JP2007172811A - 可変的アクセス経路を有するマルチポート半導体メモリ装置及びその方法 - Google Patents

可変的アクセス経路を有するマルチポート半導体メモリ装置及びその方法 Download PDF

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Abstract

【課題】複数個の入出力ポートと複数個のメモリ領域の間のアクセス経路を可変的に制御してノーマル動作またはテスト動作を行う半導体メモリ装置及びその方法を提供すること。
【解決手段】半導体メモリ装置において、互いに異なった複数個の入出力ポートと、互いに異なった複数個のメモリ領域に分割されたメモリアレイと、前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御する選択制御部と、を備える。
【選択図】図２

Description

本発明は、可変的アクセス経路を有するマルチポート半導体メモリ装置及びその方法に係るもので、詳しくは、複数個の入出力ポートと複数個のメモリ領域の間のアクセス経路を可変的に制御してノーマル動作またはテスト動作を行い得る半導体メモリ装置及びその方法に関する。
一般に、ＲＡＭをはじめとして、多くの半導体メモリ装置には外部のプロセッサと通信を行うために多数の入出力ピンセットを有する１つのポートが具備される。
図１５は従来の４つのメモリバンクと単一入出力ポートを有する半導体メモリ装置のアクセス経路を示している。
図１５に示すように、従来の半導体メモリ装置は４つのメモリバンク１０ａ，１０ｂ，１０ｃ，１０ｄを含むメモリアレイ１０と単一入出力ポートを制御するためのポート制御部２０とを備える。ここで、ポート制御部２０は入出力ポートを通じて入出力されるコマンド信号、アドレス信号、データ信号及びそのほかの信号を制御するための制御回路を備える。
メモリアレイ１０を構成する全てのメモリバンク１０ａ，１０ｂ，１０ｃ，１０ｄは、１つのポート制御部２０を通じてアクセスされるように構成される。図１５において矢印はアクセス経路を示す。
このような従来の１つのポート制御部を有する半導体メモリ装置は、アクセス速度の面及びアクセス効率の面から問題点を有している。例えば、図１５においてＡバンク１０ａに第１データを貯蔵する第１動作と、該第１動作とは別の動作として、第２データをＢバンクでリードする第２動作とを行うべきの場合を仮定して説明する。この場合にも図１５に示したように１つのポートを有する半導体メモリ装置においては、第１動作を行ってから第２動作を行うか、または第２動作を行ってから第１動作を行わなければならない。これは高速化及び高効率化の求められる場合には適合しないという問題点があった。
このような問題点を改善するために、複数のプロセッサを通じて通信を行い、複数の入出力ポートを通じてメモリセルをアクセスできるマルチポート半導体メモリ装置が開発されている。このようなマルチポート半導体メモリ装置の一例として特許文献１がある。
このような従来のマルチポート半導体メモリ装置は、一般にメモリセルをアクセスするために様々な構成を有するが、代表的には以下のような３つの構成を有する。即ち、（１）複数の入出力ポートのうちいずれの入出力ポートでも全てのメモリセルに対するアクセスが可能になるように設定された場合、（２）メモリセルのそれぞれが定められた入出力ポートの以外にはアクセスの不可能な場合、（３）特定メモリセルの場合には予め定められた入出力ポートのみでアクセス可能であるが、残りのメモリセルはいずれのポートでもアクセス可能な場合などである。
このような場合のそれぞれは、入出力ポートとメモリセルとのアクセス経路がハードウェア的に予め定められているため、互いの構成を変更することが不可能である。即ち、ユーザが、（１）の複数の入出力ポートのうちいずれの入出力ポートでも全てのメモリセルに対するアクセスが可能になるように設定された場合から、（２）のメモリセルのそれぞれが定められた入出力ポートの以外にはアクセス不可能な場合への変更は不可能である。これはマルチポート半導体メモリ装置の効率性を低下させる問題点として作用する。また、テストの面からもそれぞれの入出力ポートを通じて個別に行うべきであるため、テスト効率の面からも問題点となる。
米国特許第５，８１５，４５６号
そこで、本発明の目的は、上述のような問題点を解決できるマルチポート半導体メモリ装置及びその方法を提供することにある。
本発明の他の目的は、入出力ポートとメモリ領域の間のアクセス経路を可変的に制御できるマルチポート半導体メモリ装置及びその方法を提供することにある。
本発明の又他の目的は、メモリ領域を効率的に活用可能なマルチポート半導体メモリ装置及びその方法を提供することにある。
本発明のまた他の目的は、テスト環境に従いメモリ領域に対する効率的なテストが可能なマルチポート半導体メモリ装置及びその方法を提供することにある。
このような目的を達成するために本発明による半導体メモリ装置は、互いに異なった複数個の入出力ポートと、互いに異なった複数個のメモリ領域に分割されたメモリアレイと、前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御する選択制御部と、を備える。
前記選択制御部におけるアクセス経路制御は、外部コマンド信号に応じて行われ、前記外部コマンド信号はＭＲＳコード信号又は任意のコマンド信号の組合せで発生されうる。
前記選択制御部は前記外部コマンド信号に応じて前記入出力ポートと前記メモリ領域の間のデータ経路及びアドレス経路を制御できる。そして、前記選択制御部はノーマル動作モードではノーマル動作用外部コマンド信号に応じて動作し、テストモードではテストモード用外部コマンド信号に応じて動作できる。また、前記外部コマンド信号は前記メモリ領域のそれぞれに対応してそれぞれ個別に存在し、互いに独立した信号であることができる。
本発明の他の好適な実施の形態に係る半導体メモリ装置は、互いに異なった第１及び第２入出力ポートと、互いに異なった複数個のメモリ領域に分割されるメモリアレイと、前記メモリ領域のそれぞれを第１入出力ポート専用アクセス領域、第２入出力ポート専用アクセス領域、及び共有アクセス領域のうちいずれか１つの領域に可変的に割り当てるためのアクセス経路を制御する選択制御部と、を備える。
前記選択制御部におけるメモリ領域の割り当て動作は、外部コマンド信号に応じて行われ、前記外部コマンド信号はＭＲＳコード信号又は任意のコマンド信号の組合せで発生されうる。
前記選択制御部は、前記外部コマンド信号に応じて前記メモリ領域のそれぞれを第１入出力ポート専用アクセス領域、第２入出力ポート専用アクセス領域、及び共有アクセス領域のうちいずれか１つの領域に割り当てるための選択制御信号を発生させるコマンドＭＵＸ部と、前記選択制御信号に応じて前記入出力ポートと前記メモリ領域の間のデータ経路を制御するデータＭＵＸと、前記選択制御信号に応じて前記入出力ポートと前記メモリ領域の間のアドレス経路を制御するアドレスＭＵＸ部とを備えることができる。そして、前記選択制御部はノーマル動作モードにおいてはノーマル動作用ＭＲＳコード信号に基づいた外部コマンド信号に応じて動作し、テストモードではテストモード用ＭＲＳコード信号に基づいた外部コマンド信号に応じて動作することができる。前記外部コマンド信号は前記メモリ領域のそれぞれに対応してそれぞれ個別に存在し、互いに独立した信号であることができる。
本発明のまた他の好適な実施の形態に係る互いに異なった複数個の入出力ポートと互いに異なった複数個のメモリ領域に分割されるメモリアレイを備えた半導体メモリ装置において、それぞれの入出力ポートにメモリ領域をそれぞれ割り当てるメモリ領域割り当て方法は、前記メモリ領域割り当てのための外部コマンド信号が印加される段階と、前記外部コマンド信号に応じて前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御することにより、前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように、前記入出力ポートのそれぞれに前記メモリ領域を可変的に割り当てる段階と、を備える。
前記半導体メモリ装置が第１入出力ポート及び第２入出力ポートを有する場合、前記メモリ領域のそれぞれは第１入出力ポート専用アクセス領域、第２入出力ポート専用アクセス領域、及び共有アクセス領域のうちいずれか１つの領域に可変的に割り当てられ、前記外部コマンド信号はＭＲＳコード信号又は任意のコマンド信号の組合せで発生されうる。また、前記外部コマンド信号は前記メモリ領域のそれぞれの割り当てのためにそれぞれのメモリ領域に対し個別に存在し、互いに独立した信号であることができる。
上述のような技術的課題を達成するための本発明のまた他の好適な実施の形態に係る互いに異なった複数個の入出力ポートと互いに異なった複数個のメモリ領域に分割されたメモリアレイを備えたマルチポート半導体メモリ装置のテスト方法は、前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御することにより、前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように、前記入出力ポートのそれぞれに前記メモリ領域を割り当てる段階と、割り当てられた前記メモリ領域をこれに対応するそれぞれの入出力ポートを通じてテストする段階と、を備える。
前記入出力ポートのそれぞれに対し前記メモリ領域を割り当てる動作は、テスト環境に対応して印加される外部コマンド信号に応じて行われ、前記外部コマンド信号はテスト用ＭＲＳコード信号に基づくことができる。そして、前記半導体メモリ装置が第１入出力ポート及び第２入出力ポートを有する場合、前記メモリ領域のそれぞれは第１入出力ポート専用アクセス領域または第２入出力ポート専用アクセス領域に割り当てることができる。
本発明は、各入出力ポート別にアクセス可能なメモリ領域を可変的に制御することにより、効率的なメモリ領域の活用が可能であり、効率的なテストが可能である。
以下、本発明の好適な実施の形態について、添付の図面を参照して詳しく説明する。以下に説明される本発明の好適な実施の形態は、理解の便宜上、２つの入出力ポートを有するマルチポート半導体メモリ装置に対してのみ説明する。しかし、当業者であれば容易に、以下に説明される実施の形態を用いて２つ以上の入出力ポートを有するマルチポート半導体メモリ装置にも適用可能であることは明白なことであろう。
図１は本発明の好適な一実施形態に係るマルチポート半導体メモリ装置の概略的ブロック図である。
図１に示すように、本発明の好適な一実施形態に係るマルチポート半導体メモリ装置は、メモリアレイ１００、前記第１入出力ポートを通じて入出力される信号を制御するための第１ポート制御部２００、前記第１入出力ポートとは異なった第２入出力ポートを通じて入出力される信号を制御するための第２ポート制御部３００、及び選択制御部４００を備える。
メモリアレイ１００は複数個の互いに異なったメモリ領域に分割される。ここでは、通常の半導体メモリ装置のように４つのメモリバンク１００ａ，１００ｂ，１００ｃ，１００ｄに分割されると仮定する。
第１ポート制御部２００は第１入出力ポートを含む概念として理解されるべきであり、前記第１入出力ポートを通じて入出力されるコマンド信号、アドレス信号、データ信号及びそのほかの信号などを制御するための制御回路を備える。
第２ポート制御部３００は第２入出力ポートを含む概念として理解されるべきであり、前記第２入出力ポートを通じて入出力されるコマンド信号、アドレス信号、データ信号及びそのほかの信号などを制御するための制御回路を備える。
選択制御部４００はメモリアレイ１００を構成するメモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれ可変的にアクセスされるように、前記メモリ領域と前記入出力ポートの間のアクセス経路を制御する。例えば、選択制御部４００は前記メモリアレイを構成する４個のメモリバンク１００ａ，１００ｂ，１００ｃ，１００ｄのそれぞれを、第１入出力ポート専用アクセス領域、第２入出力ポート専用アクセス領域、及び共有アクセス領域のうちいずれか１つの領域に可変的に割り当てるためのアクセス経路を制御する。
選択制御部４００はノーマル動作ではノーマル動作用ＭＲＳコード信号に応じてメモリ割り当て動作を行い、テスト動作ではテスト動作用ＭＲＳコード信号に応じてメモリ割り当て動作を行い得る。
選択制御部４００はＭＲＳコード信号でなく、一般的に半導体メモリ装置の動作のために印加される任意の外部コマンド信号または前記外部コマンド信号の組合せにより発生されるコマンド信号に応じて動作を行い得る。
選択制御部４００におけるメモリ割り当て動作は前記入出力ポートと前記メモリ領域の間のデータ経路及びアドレス経路などを制御することにより行われる。
図２は図１における第１または第２入出力ポートに１つのメモリバンク（例えばＡバンク１００ａを割り当てるための選択制御部４００ａ及び第１，第２ポート制御部２００ａ，３００ａの構成例をブロック図で示したものである。
図２において選択制御部４００ａ及び第１，第２ポート制御部２００ａ，３００ａは単に１つのメモリバンク（例えばＡバンク１００ａ）のための構成を示す。そこで、半導体メモリ装置が複数個のメモリバンクを有する場合、選択制御部４００ａ及び第１，第２ポート制御部２００ａ，３００ａの構成をそれぞれのメモリバンクごとに同一または類似に備えることができるし、これは当業者にとって明白なことである。
図２に示すように、図１のメモリアレイ１００を構成するメモリ領域のＡバンク１００ａは一般的な半導体メモリ装置のメモリバンクのうち１つを指すこととして理解すればよい。しかし、このような一般的なメモリバンクよりも小さい単位のメモリバンクを構成する内部のサブブロックの概念として理解してもよい。また、２つ以上のメモリバンクを合わせた広い意味として理解されることができる。Ａバンク１００内のメモリセルのそれぞれはワードラインＷＬのうちいずれか１つとビットラインＢＬのうちいずれか１つの選択により選択される。Ａバンク１００ａの周りにはＡバンク１００ａ内のワードラインＷＬを選択するためのローデコーダー１１０と、Ａバンク１００ａ内のビットラインＢＬを選択するためのコラムデコーダー１２０を備える。
第１ポート制御部２００ａは第１入出力ポートを通じて前記Ａバンクに入出力されるデータを制御するための第１データセンスアンプ２１０及び第１データドライバ２２０を備える（追加的にデータ入出力を制御するためのデータバッファ回路及びラッチ回路などが具備されることができる）。また、第１ポート制御部２００ａは前記第１入出力ポートを通じて入力されるコマンド信号（例えば、バンク選択信号ＣＭＤ＿Ａ１）、ＲＡＳ信号、ＣＡＳ信号、ライトコマンド信号、リードコマンド信号）及びアドレス信号ＡＤＤ＿１を制御するための制御信号（例えば、コマンドバッファ回路、コマンドラッチ回路、アドレスラッチ回路、アドレスバッファ回路など）を含むことができる。ここで、第１データセンスアンプ２１０はＡバンク１００ａに貯蔵されたデータＤｏｕｔ＿１をセンシングして外部に出力するリード動作用回路であり、第１データドライバ２２０は外部から入力するデータＤｉｎ＿１を伝送してＡバンク１００ａに貯蔵するライト動作用回路である。
第２ポート制御部３００ａは第２入出力ポートを通じて前記Ａバンクに入出力されるデータを制御するための第２データセンスアンプ３１０及び第２データドライバ３２０を備える（追加的にデータ入出力を制御するためのデータバッファ回路及びラッチ回路などが具備されることもできる）。また、第２ポート制御部３００ａは前記第２入出力ポートを通じて入出力されるコマンド信号（例えば、バンク選択信号ＣＭＤ＿Ａ２、ＲＡＳ信号、ＣＡＳ信号、ライトコマンド信号、リードコマンド信号）及びアドレス信号ＡＤＤ＿２を制御するための制御回路（例えば、コマンドバッファ回路、コマンドラッチ回路、アドレスラッチ回路、アドレスバッファ回路など）を含むことができる。ここで、第２データセンスアンプ３１０はＡバンク１００ａに貯蔵されたデータＤｏｕｔ＿２をセンシングして外部に出力するリード動作用回路であり、第２データドライバ３２０は外部から入力するデータＤｉｎ＿２を伝送してＡバンク１００ａに貯蔵するライト動作用回路である。
選択制御部４００ａは第１コマンドＭＵＸ４１０と第２コマンドＭＵＸ４６０を含んだコマンドＭＵＸ部４１０，４６０、第１データＭＵＸ４２０と第２データＭＵＸ４３０を含んだデータＭＵＸ部４２０，４３０、ローアドレスＭＵＸ４４０とコラムアドレスＭＵＸ４５０を含んだアドレスＭＵＸ部４４０，４５０を備える。
コマンドＭＸＵ部４１０，４６０はＡバンク１００ａを第１入出力ポート専用アクセス領域、第２入出力ポート専用アクセス領域、及び共有アクセス領域のうちいずれか１つの領域に割り当てるための選択制御信号ＩＣＭＤ＿１，ＩＣＭＤ＿２を発生させる。
第１コマンドＭＵＸ４１０は第１入出力ポートを通じて入力され、Ａバンク１００ａを選択するためのコマンド信号のＡバンク選択信号ＣＭＤ＿Ａ１と、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｓｈａｒｅｄに応じて第１入出力ポート用第１選択制御信号ＩＣＭＤ＿１を発生させる。第１選択制御信号ＩＣＭＤ＿１はＡバンク１００ａを前記第１入出力ポート専用アクセス領域または共有アクセス領域のうちいずれか１つのアクセス領域に設定するためのアクセス経路を制御する。
第２コマンドＭＵＸ４６０は第２入出力ポートを通じて入力され、Ａバンク１００ａを選択するためのコマンド信号のＡバンク選択信号ＣＭＤ＿Ａ２と、アクセス経路制御コマンド信号Ｆｉｘ＿２，Ｓｈａｒｅｄに応じて第２入出力ポート用第２選択制御信号ＩＣＭＤ＿２を発生させる。第２選択制御信号ＩＣＭＤ＿２はＡバンク１００ａを前記第２入出力ポート専用アクセス領域または共有アクセス領域のうちいずれか１つのアクセス領域に設定するためのアクセス経路を制御する。
アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，Ｓｈａｒｅｄのうち１つのコマンド信号Ｆｉｘ＿１はＡバンク１００ａを第１入出力ポート専用アクセス領域に設定するためのコマンド信号であり、また１つのコマンド信号Ｆｉｘ＿２はＡバンク１００ａを第２入出力ポート専用アクセス領域に設定するためのコマンド信号である。また、残りのコマンド信号ＳｈａｒｅｄはＡバンク１００ａを第１入出力ポート及び第２入出力ポートでもアクセス可能な共有アクセス領域に設定するためのコマンド信号である。例えば、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，Ｓｈａｒｅｄのうちいずれか１つのコマンド信号を論理‘ハイ’にし、残りの信号を論理‘ロー’に印加することにより、Ａバンク１００ａをある入出力ポートを通じてアクセスするかが決定される。勿論、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，Ｓｈａｒｅｄのうちいずれか１つを論理‘ロー’にし、残りの信号を論理‘ハイ’に印加することによっても可能である。
アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，Ｓｈａｒｅｄは第１入出力ポートを通じて入力され、第２入出力ポートを通じて入力されることもできる。また、一部のコマンド信号Ｆｉｘ＿１，Ｓｈａｒｅｄは第１入出力ポートを通じて入力され、残りのコマンド信号Ｆｉｘ＿２は第２入出力ポートを通じて入力されるようにすることもできる。
アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，ＳｈａｒｅｄはＭＲＳコード信号であるか、ＭＲＳコード信号に基づき発生される信号であることもできる。また、一般に半導体メモリ装置において使用されるコマンド信号を組合せるか、或いは任意のコマンド信号を選択することにより発生されるコマンド信号であることができる。
上述したように、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，Ｓｈａｒｅｄの入力に従い、選択されたメモリ領域（例えばＡバンク１００ａ）のアクセス経路が決定されるようになる。
データＭＵＸ部４２０，４３０は選択制御信号ＩＣＭＤ＿１，ＩＣＭＤ＿２に応じて第１及び第２ポート制御部２００ａ，３００ａとＡバンク１００ａの間のデータ経路を制御する。
第１データＭＵＸ４２０は第１選択制御信号ＩＣＭＤ＿１に応じて第１ポート制御部２００ａとＡバンク１００ａの間のデータ経路を制御する。例えば、第１選択制御信号ＩＣＭＤ＿１がアクセス経路制御コマンド信号Ｆｉｘ＿１，Ｓｈａｒｅｄに応じて発生されたものであれば、Ａバンク１００ａのデータラインＤＬと第１ポート制御部２００ａ内の第１データセンスアンプ２１０または第１データドライバ２２０が電気的に互いに連結されるように制御する。よって、第１入出力ポートを通じて入力されるデータがＡバンク１００ａ内のメモリセルに貯蔵され、Ａバンク１００ａに貯蔵されたデータがセンシングされて前記第１入出力ポートを通じて出力されるようになる。
第２データＭＵＸ４３０は第２選択制御信号ＩＣＭＤ＿２に応じて第２ポート制御部３００ａとＡバンク１００ａの間のデータ経路を制御する。例えば、第２選択制御信号ＩＣＭＤ＿２がアクセス経路制御コマンド信号Ｆｉｘ＿２，Ｓｈａｒｅｄに応じて発生されたものであれば、Ａバンク１００ａのデータラインＤＬと第２ポート制御部３００ａ内の第２データセンスアンプ３１０または第２データドライバ３２０が電気的に互いに連結されるように制御する。従って、第２入出力ポートを通じて入力されるデータがＡバンク１００ａ内のメモリセルに貯蔵され、Ａバンク１００ａに貯蔵されたデータがセンシングされて前記第２入出力ポートを通じて出力されるようになる。
アドレスＭＵＸ部４４０，４５０は選択制御信号ＩＣＭＤ＿１，ＩＣＭＤ＿２に応じて第１，２ポート制御部２００ａ，３００ａとＡバンク１００ａの間のアドレス経路を制御する。
ローアドレスＭＵＸ部４４０は第１選択制御信号ＩＣＭＤ＿１に応じて第１ポート制御部２００ａとＡバンク１００ａの間のローアドレス経路を制御し、第２選択制御信号ＩＣＭＤ＿２に応じて第２ポート制御部３００ａとＡバンク１００ａの間のローアドレス経路を制御する。例えば、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｓｈａｒｅｄに応じて第１選択制御信号ＩＣＭＤ＿１が発生されると、ローアドレスＭＵＸ４４０は前記第１入出力ポートを通じて入力されるローアドレス信号ＡＤＤ＿１をローデコーダー１１０に伝達する。そして、アクセス経路制御コマンド信号Ｆｉｘ＿２，Ｓｈａｒｅｄに応じて第２選択制御信号ＩＣＭＤ＿２が発生されると、ローアドレスＭＵＸ４４０は前記第２入出力ポートを通じて入力されるローアドレス信号ＡＤＤ＿２をローデコーダー１１０に伝達する。従って、Ａバンク１００ａ内の特定メモリセルと連結されるワードラインＷＬを選択してイネーブルさせるようになる。
コラムアドレスＭＵＸ部４５０は第１選択制御信号ＩＣＭＤ＿１に応じて第１ポート制御部２００ａとＡバンク１００ａの間のコラムアドレス経路を制御し、第２選択制御信号ＩＣＭＤ＿２に応じて第２ポート制御部３００ａとＡバンク１００ａの間のコラムアドレス経路を制御する。例えば、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｓｈａｒｅｄに応じて第１選択制御信号ＩＣＭＤ＿１が発生されると、コラムアドレスＭＵＸ４５０は前記第１入出力ポートを通じて入力されるコラムアドレス信号ＡＤＤ＿１をコラムデコーダー１２０に伝達する。そして、アクセス経路制御コマンド信号Ｆｉｘ＿２，Ｓｈａｒｅｄに応じて第２選択制御信号ＩＣＭＤ＿２が発生すると、コラムアドレスＭＵＸ４５０は前記第２入出力ポートを通じて入力されるコラムアドレス信号ＡＤＤ＿２をコラムデコーダー１２０に伝達する。よって、Ａバンク１００ａ内の特定メモリセルと連結されるビットラインＢＬを選択する。ここで、ローアドレス信号とコラムアドレス信号は同一の信号ではないが、通常のアドレス信号ＡＤＤ＿１，ＡＤＤ＿２に含まれるので、同じ符号で表示した。
図３〜図７Ｂは図２における第１及び第２ポート制御部２００ａ，３００ａと選択制御部４００ａの構成要素の具現回路例を示す。
図３Ａ及び図３ＢはコマンドＭＵＸ部４１０，４６０の具現例を示した図であり、図３Ａは図２の第１コマンドＭＵＸ４１０を示した図で、図３Ｂは図２の第２コマンドＭＵＸ４６０を示した図である。
図３Ａに示すように、第１コマンドＭＵＸ４１０は論理ＯＲ回路ＯＲ４１０、論理ＮＡＮＤ回路ＮＡ４１０、及びインバーター回路ＩＮ４１０を備える。
論理ＯＲ回路ＯＲ４１０は外部から印加するアクセス経路制御コマンド信号Ｆｉｘ＿１，Ｓｈａｒｅｄを論理演算して出力する。例えば、論理ＯＲ回路ＯＲ４１０はアクセス経路制御コマンド信号Ｆｉｘ＿１，Ｓｈａｒｅｄが全て論理‘ロー’である場合には論理‘ロー’信号を出力し、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｓｈａｒｅｄのうちいずれか１つが論理‘ハイ’の場合には論理‘ハイ’レベルの信号を出力する。
論理ＮＡＮＤ回路ＮＡ４１０は論理ＯＲ回路ＯＲ４１０の出力信号とＡバンク選択信号ＣＭＤ＿Ａ１を論理演算して出力する。論理ＮＡＮＤ回路ＮＡ４１０は論理ＯＲ回路ＯＲ４１０の出力信号と、第１入出力ポートを通じて印加されるＡバンク選択信号ＣＭＤ＿Ａ１の全てが論理‘ハイ’である場合には論理‘ロー’信号を出力し、そのほかの場合には論理‘ハイ’信号を出力する。
インバータ回路ＩＮ４１０はＮＡＮＤ回路ＮＡ４１０の出力信号を反転して出力する。インバータ回路ＩＮ４１０の出力信号が第１選択制御信号ＩＣＭＤ＿１である。
図３Ｂに示すように、第２コマンドＭＵＸ４６０は論理ＯＲ回路ＯＲ４６０、論理ＮＡＮＤ回路ＮＡ４６０、及びインバータ回路ＩＮ４６０を備える。
論理ＯＲ回路ＯＲ４６０は外部から印加されるアクセス経路制御コマンド信号Ｆｉｘ＿２，Ｓｈａｒｅｄを論理演算して出力する。例えば、論理ＯＲ回路ＯＲ４６０はアクセス経路制御コマンド信号Ｆｉｘ＿２，Ｓｈａｒｅｄの全てが論理‘ロー’である場合には論理‘ロー’信号を出力し、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｓｈａｒｅｄのうちいずれか１つが論理‘ハイ’である場合には論理‘ハイ’レベルの信号を出力する。
論理ＮＡＮＤ回路ＮＡ４６０は論理ＯＲ回路ＯＲ４６０の出力信号と、第２入出力ポートを通じて印加されるＡバンク選択信号ＣＭＤ＿Ａ２を論理演算して出力する。論理ＮＡＮＤ回路ＮＡ４６０は論理ＯＲ回路ＯＲ４６０の出力信号とＡバンク選択信号ＣＭＤ＿Ａ２の全てが論理‘ハイ’の場合には論理‘ロー’信号を出力し、そのほかの場合には論理‘ハイ’信号を出力する。
インバータ回路ＩＮ４６０はＮＡＮＤ回路ＮＡ４６０の出力信号を反転して出力する。インバータ回路ＩＮ４６０の出力信号ＩＣＭＤ＿２が第２選択制御信号ＩＣＭＤ＿２である。
ここで、第１選択制御信号ＩＣＭＤ＿１の発生に寄与するＡバンク選択信号ＣＭＤ＿Ａ１と第２選択制御信号ＩＣＭＤ＿２の発生に寄与するＡバンク選択信号ＣＭＤ＿Ａ２は前記Ａバンクを選択するための同一の信号であって、ある入出力ポートを通じて印加されるかに従い区分したものにすぎない。従って、第１選択制御信号ＩＣＭＤ＿１の発生に寄与するＡバンク選択信号ＣＭＤ＿Ａ１と第２選択制御信号ＩＣＭＤ＿２の発生に寄与するＡバンク選択信号ＣＭＤ＿Ａ２は全て論理‘ハイ’レベルを有する場合には存在しない。
図４は図２のアドレスＭＵＸ部４４０，４５０を構成するローアドレスＭＵＸ４４０の具現例を示す。
アドレスＭＵＸ部４４０，４５０を構成するコラムアドレスＭＵＸ４５０はローアドレス信号の代わりにコラムアドレス信号が入力され、その出力信号がコラムデコーダー１２０に印加されることを除きローアドレスＭＵＸ４４０の具現例と同一の構成を有する。そこで、コラムアドレスＭＵＸ４５０の具現例及びその説明を省略する。
図４に示したように、ローアドレスＭＵＸ４４０はインバーター回路ＩＮ４４０，ＩＮ４４２，ＩＮ４４４，ＩＮ４４６，ＩＮ４４８及び伝送ゲートＴＧ４４０，ＴＧ４４２を備えて図４のような結線構造を有する。
ローアドレスＭＵＸ４４０は、第１選択制御信号ＩＣＭＤ＿１が論理‘ハイ’で、第２選択制御信号ＩＣＭＤ＿２が論理‘ロー’の場合には２つの伝送ゲートＴＧ４４０，ＴＧ４４２のうち伝送ゲートＴＧ４４０が動作する。従って、第１ポート制御部２００ａを通じて印加されるアドレス信号ＡＤＤ＿１が伝送ゲートＴＧ４４０を通じて伝送され、インバータ回路ＩＮ４４２，ＩＮ４６０を含むラッチ回路でラッチされた後にローデコーダー１１０に伝送される。そして、第１選択制御信号ＩＣＭＤ＿１が論理‘ロー’で、第２選択制御信号ＩＣＭＤ＿２が論理‘ハイ’の場合には、２つの伝送ゲートＴＧ４４０，ＴＧ４４２のうち伝送ゲートＴＧ４４２が動作する。それで、第２入出力ポート制御部３００ａを通じて印加されるアドレス信号ＡＤＤ＿２が伝送ゲートＴＧ４４２を通じて伝送され、インバータ回路ＩＮ４４２，ＩＮ４４６を含むラッチ回路でラッチされた後にローデコーダー１１０に伝送される。第１選択制御信号ＩＣＭＤ＿１及び第２選択制御信号ＩＣＭＤ＿２が全て論理‘ロー’の場合には伝送ゲートＴＧ４４０，ＴＧ４４２が動作せず、アドレス信号がローデコーダー１１０に印加されない。
第１選択制御信号ＩＣＭＤ＿１及び第２選択制御信号ＩＣＭＤ＿２が全て論理‘ハイ’の場合は存在しない。なぜならば、第１選択制御信号ＩＣＭＤ＿１の発生に寄与するＡバンク選択信号ＣＭＤ＿Ａ１と、第２選択制御信号ＩＣＭＤ＿２の発生に寄与するＡバンク選択信号ＣＭＤ＿２がすべて論理‘ハイ’の場合は発生されないように設定されているからである。
図５Ａは図２の第１ポート制御部２００ａを構成する第１データセンスアンプ２１０の具現例を示す。第１データセンスアンプ２１０はＰＭＯＳトランジスタＰ２１０，Ｐ２１２、ＮＭＯＳトランジスタＮ２１０，Ｎ２１２，Ｎ２１４、インバータ回路ＩＮ２１０、及びＮＡＮＤ回路ＮＡ２１０を備えて図５Ａに示したような結線構造を有する。
図５Ａに示したように、第１データセンスアンプ２１０はインバーター回路ＩＮ２１０及びＮＡＮＤ回路ＮＡ２１０を除き従来の一般のセンスアンプ回路と同一である。即ち、第１データセンスアンプ２１０はＡバンク１００ａでリードされて伝送されるデータＤＩＯ＿１，ＤＩＯＢ＿１をセンシング及び増幅する。そして、出力されるデータＦＤＩＯ＿１，ＦＤＩＯＢ＿１を第１ポート制御部２００ａに具備されるデータ出力バッファ（図示せず）及び／または出力ドライバ（図示せず）に伝送する。
従来のデータセンスアンプはＮＭＯＳトランジスタＮ２１４のゲートにリードコマンド信号ＰＲＥＡＤが入力されるようになっている。そして、リードコマンド信号ＰＲＥＡＤが印加されると、前記データセンスアンプが動作する構造を有していた。しかし、本発明の好適な実施の形態では、第１データセンスアンプ２１０がリードコマンド信号ＰＲＥＡＤと第１選択制御信号ＩＣＭＤ＿１の組合せにより動作するような構造を有する。例えば、リードコマンド信号ＰＲＥＡＤと第１選択制御信号ＩＣＭＤ＿１が全て論理‘ハイ’である場合のみに動作するように具現できる。これは第１選択制御信号ＩＣＭＤ＿１を通じて、前記Ａバンクが第１入出力ポート専用アクセス領域または共有アクセス領域である場合のみに第１データセンスアンプ２１０が動作するように制御できることを意味する。従って、消費電力を減少させ、効率的な動作をすることができるようになる。上述のような第１データセンスアンプは一般的に使用される全てのデータセンスアンプにおいて応用可能である。即ち、クロスカップル型データセンスアンプ及び電流ミラー型データセンスアンプ、そのほかのデータセンスアンプなどにより第１データセンスアンプ２１０の具現が可能なのは明白なことである。
図５Ｂは図２の第２ポート制御部３００ａを構成する第２データセンスアンプ３１０の具現例を示す。第２データセンスアンプ３１０はＰＭＯＳトランジスタＰ３１０，Ｐ３１２、ＮＭＯＳトランジスタＮ３１０，Ｎ３１２，Ｎ３１４、インバータ回路ＩＮ３１０、及びＮＡＮＤ回路ＮＡ３１０を備えて、図５Ｂに示したような結線構造を有する。
図５Ｂに示したように、第２データセンスアンプ３１０はインバータ回路ＩＮ３１０及びＮＡＮＤ回路ＮＡ３１０を除き従来の一般のセンスアンプ回路と同一である。即ち、第２データセンスアンプ３１０はＡバンク１００ａでリードされて伝送されるデータＤＩＯ＿２，ＤＩＯＢ＿２をセンシング及び増幅して出力されるデータＦＤＩＯ＿２，ＦＤＩＯＢ＿２を第２ポート制御部３００ａに具備されるデータ出力バッファ（図示せず）及び／または出力ドライバ（図示せず）に伝送する。
第２データセンスアンプ３１０も従来と異なって、リードコマンド信号ＰＲＥＡＤと第１選択制御信号ＩＣＭＤ＿２の組合せにより動作するような構造を有する。例えば、リードコマンド信号ＰＲＥＡＤと第２選択制御信号ＩＣＭＤ＿２が全て論理‘ハイ’である場合のみに動作する構造を有することができる。これは第２選択制御信号ＩＣＭＤ＿２を通じて前記Ａバンクが第２入出力ポート専用アクセス領域または共有アクセス領域である場合のみに第２データセンスアンプ３１０が動作するように制御することが可能なことを意味する。従って、消費電力を減少させ、効率的な動作をすることができる。上述のような第２データセンスアンプ３１０は一般的に使用される全てのデータセンスアンプにおいて応用できる。即ち、上述のような変形を通じてクロスカップル型データセンスアンプ及び電流ミラー型データセンスアンプ、そのほかのセンスアンプなどにより前記第２データセンスアンプを具現できる。
図６Ａは図２の第１ポート制御部２００ａを構成する第１データドライバ２２０の具現例を示す。第１データドライバ２２０はＰＭＯＳトランジスタＰ２２０，Ｐ２２２、ＮＭＯＳトランジスタＮ２２０，Ｎ２２２、論理ＮＡＮＤ回路ＮＡ２２０、及びインバータ回路ＩＮ２２０を備えて、図６Ａに示したような結線構造を有する。
図６Ａに示したように、第１データドライバ２２０はインバータ回路ＩＮ２２０及びＮＡＮＤ回路ＮＡ２２０を除き従来の一般のデータドライバ回路と同一である。即ち、第１データドライバ２２０はライト動作のために第１ポート制御部２００ａ内のデータ入力バッファ（図示せず）を通じて入力されるデータＤｉｎ＿１をドライビングして出力する。第１データドライバ２２０で出力されたデータＤＩＯ＿１は第１データＭＵＸ４２０を通じてＡバンク１００ａに伝送される。
従来のデータドライバはＮＡＮＤ回路ＮＡ２２０を備えずにＰＭＯＳトランジスタＰ２２０とＮＭＯＳトランジスタＮ２２２のゲートにライトコマンド信号ＰＷＲＩＴＥ信号またはその反転信号が入力されるようになっている。それで、ライトコマンド信号ＰＷＲＩＴＥが印加されるときのみに（例えば、論理‘ハイ’に印加される場合）、前記データドライバが動作する構造を有していた。しかし、本発明では第１データドライバ２２０がライトコマンドＰＷＲＩＴＥと第１選択制御信号ＩＣＭＤ＿１の組合せにより動作するような構造を有している。例えば、ライトコマンド信号ＰＷＲＩＴＥと第１選択制御信号ＩＣＭＤ＿１が全て論理‘ハイ’である場合のみに動作する構造である。これは第１選択制御信号ＩＣＭＤ＿１を通じて、前記Ａバンクが第１入出力ポート専用アクセス領域または共有アクセス領域である場合のみに第１データドライバ２２０が動作するように制御できることを意味する。従って、消費電力を減少させ、効率的な動作をすることができる。上述のような第１データドライバは一般的に使用される全てのデータドライバに応用可能であり、そのほかのデータ入力のための回路にも応用可能なのは明白なことである。
図６Ｂは図２の第２ポート制御部３００ａを構成する第２データドライバ３２０の具現例を示す。第２データドライバ３２０はＰＭＯＳトランジスタＰ３２０，Ｐ３２２、ＮＭＯＳトランジスタＮ３２０，Ｎ３２２、論理ＮＡＮＤ回路ＮＡ３２０、及びインバータ回路ＩＮ３２０を備えて、図６Ｂに示したような結線構造を有する。
図６Ｂに示したように、第２データドライバ３２０はインバータ回路ＩＮ３２０及びＮＡＮＤ回路ＮＡ３２０を除き従来の一般のデータドライバ回路と同一である。即ち、第２データドライバ３２０はライト動作のために第２ポート制御部３００ａ内のデータ入力バッファ（図示せず）を通じて入力されるデータＤｉｎ＿２をドライビングして出力する。第２データドライバ３２０から出力されたデータＤＩＯ＿２は第２データＭＵＸ４３０を通じてＡバンク１００ａに伝送される。
従来のデータドライバはＮＡＮＤ回路ＮＡ３２０を具備せずにＰＭＯＳトランジスタＰ３２０とＮＭＯＳトランジスタＮ３２２のゲートにライトコマンド信号ＰＷＲＩＴＥ信号またはその反転信号が入力されるようになっている。それで、ライトコマンド信号ＰＷＲＩＴＥが印加されるときのみに（例えば、論理‘ハイ’に印加される場合）、前記データドライバが動作する構造を有する。しかし、本発明では第２データドライバ３２０がライトコマンドＰＷＲＩＴＥと第２選択制御信号ＩＣＭＤ＿２の組合せにより動作するような構造を有する。例えば、ライトコマンド信号ＰＷＲＩＴＥと第２選択制御信号ＩＣＭＤ＿２が全て論理‘ハイ’である場合のみに動作する構造を有するようにすることができる。これは第２選択制御信号ＩＣＭＤ＿２を通じて、前記Ａバンクが第２入出力ポート専用アクセス領域または共有アクセス領域である場合のみに第２データドライバ３２０が動作するように制御できることを意味する。従って、消費電力を減少させ、効率的な動作をすることができるようになる。上述のような第２データドライバは一般的に使用されるすべてのデータドライバに応用可能であり、そのほかのデータ入力のための回路にも応用可能なのは明白なことである。
図７Ａは図２の第１データＭＵＸ４２０の具現例を示す。第１データＭＵＸ４２０はインバータ回路ＩＮ４２０とＰＭＯＳトランジスタＰ４２０，Ｐ４２２を備えて図７Ａに示したような結線構造を有する。
図７Ａに示したように、第１データＭＵＸ４２０は第１選択制御信号ＩＣＭＤ＿１の反転信号に応ずるＰＭＯＳトランジスタＰ４２０，Ｐ４２２を通じてＡバンク１００ａと第１ポート制御部２００ａのデータ伝送を制御する。例えば、第１選択制御信号ＩＣＭＤ＿１が論理‘ハイ’である場合のみにＡバンク１００ａでセンシングされたデータが第１ポート制御部２００ａに伝送されることができる。また、第１選択制御信号ＩＣＭＤ＿１が論理‘ハイ’である場合のみに第１ポート制御部２００ａを通じて入力されるデータがＡバンク１００ａに伝送されてライト動作が行われることができる。
図７Ｂは図２の第２データＭＵＸ４３０の具現例を示す。第２データＭＵＸ４３０はインバータ回路ＩＮ４３０とＰＭＯＳトランジスタＰ４３０，Ｐ４３２を備えて図７Ｂに示したような結線構造を有する。
図７Ｂに示したように、第２データＭＵＸ４３０は第２選択制御信号ＩＣＭＤ＿２の反転信号に応ずるＰＭＯＳトランジスタＰ４３０，Ｐ４３２を通じてＡバンク１００ａと第２ポート制御部３００ａのデータ伝送を制御する。例えば、第２選択制御信号ＩＣＭＤ＿２が論理‘ハイ’である場合のみにＡバンク１００ａでセンシングされたデータが第２ポート制御部３００ａに伝送されることができる。また、第２選択制御信号ＩＣＭＤ＿２が論理‘ハイ’である場合のみに、第２ポート制御部３００ａを通じて入力されたデータがＡバンク１００ａに伝送されてライト動作が行われることができる。
図２〜図７Ｂで説明した回路は単に１つの具現例である。当業者により容易に図２〜図７Ｂで説明した動作を行う他の等価回路及びそのほかの変形回路も本発明の技術的範囲に属しているといえる。
図８〜図１４は上述のような構造を有する本発明の好適な一実施形態に係る半導体メモリ装置において、可変的なアクセス経路制御を通じたメモリ領域割り当て動作の例を示す。
本発明による半導体メモリ装置は、複数個の入出力ポートと、複数個のメモリ領域に分割されたメモリアレイとを備える。しかし、理解の便宜のため、四つのメモリバンクに分割されたメモリアレイ１００と２つの入出力ポートを備えた半導体メモリ装置の場合だけを仮定して、その例を図８〜図１４に示す。
上述の実施形態の説明はＡバンク１００ａに係るものであるが、他のメモリバンクと関連しても上述のような構成が可能なのは当業者には明白なことである。以下、第１ポート制御部２００を通じて印加されるＡバンク選択信号ＣＭＤ＿Ａ１に対応するＢバンク選択信号を‘ＣＭＤ＿Ｂ１’と、第２ポート制御部３００を通じて印加されるＡバンク選択信号ＣＭＤ＿Ａ２に対応するＢバンク選択信号を‘ＣＭＤ＿Ｂ２’とする。これに伴い、Ｃバンク選択信号も‘ＣＭＤ＿Ｃ１’と‘ＣＭＤ＿Ｃ２’し、Ｄバンク選択信号も‘ＣＭＤ＿Ｄ１’と‘ＣＭＤ＿Ｄ２’とする。
そして、上述のように、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，Ｓｈａｒｅｄは符号だけが同一で、それぞれのメモリバンクのアクセス経路のために別の信号として独立して印加される信号であることに留意されたい。例えば、図２〜図７Ｂで説明したアクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，ＳｈａｒｅｄはＡバンク１００ａのアクセス経路のためのものであり、残りのバンクのアクセス経路には影響を与えない。
図８はＡバンク１００ａとＢバンク１００ｂが第１入出力ポート専用アクセス領域に割り当てられ、Ｃバンク１００ｃ及びＤバンク１００ｄが第２入出力ポート専用アクセス領域に割り当てられる動作例を示す。
図８に示したように、Ａバンク１００ａを第１入出力ポート専用アクセス領域に割り当てるためにはＡバンク１００ａと第１ポート制御部２００の間にアクセス経路ＰＡ１が設定されるべきである。即ち、外部コマンド信号のＡバンク選択信号ＣＭＤ＿Ａ１と、アクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，ＳｈａｒｅｄのうちＡバンク１００ａを第１入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿１がイネーブルされなければならない。例えば、図２〜図７Ｂで説明したように、Ａバンク選択信号ＣＭＤ＿Ａ１が論理‘ハイ’レベルに印加され、Ａバンク１００ａを第１入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿１が論理‘ハイ’レベルに印加されると、Ａバンク１００ａは第１入出力ポート専用アクセス領域に割り当てられる。ここで、残りのコマンド信号ＣＭＤ＿Ａ２，Ｆｉｘ＿２，Ｓｈａｒｅｄは論理‘ロー’レベル状態を維持する。
そして、Ｂバンク１００ｂを第１入出力ポート専用アクセス領域に割り当てるためには、Ｂバンク１００ｂと第１ポート制御部２００の間にアクセス経路ＰＡ２が設定されるべきである。即ち、外部コマンド信号のＢバンク選択信号ＣＭＤ＿Ｂ１と、Ｂバンク１００ｂだけを準備するアクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，ＳｈａｒｅｄのうちＢバンク１００ｂを第１入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿１がイネーブルされなければならない。例えば、Ａバンク１００ａの場合を考えると、Ｂバンク選択信号ＣＭＤ＿Ｂ１が論理‘ハイ’レベルに印加され、Ｂバンク１００ｂを第１入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿１が論理‘ハイ’レベルに印加されると、Ｂバンク１００ｂは第１入出力ポート専用アクセス領域に割り当てられる。ここで、残りのコマンド信号ＣＭＤ＿Ｂ２，Ｆｉｘ＿２、Ｓｈａｒｅｄは論理‘ロー’レベル状態を維持する。
そして、Ｃバンク１００ｃを第２入出力ポート専用アクセス領域に割り当てるためには、Ｃバンク１００ｃと第２ポート制御部３００の間にアクセス経路ＰＡ３が設定されるべきである。外部コマンド信号のＣバンク選択信号ＣＭＤ＿Ｃ２と、Ｃバンク１００ｃだけのために準備されるアクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，ＳｈａｒｅｄのうちＣバンク１００ｃを第２入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿２がイネーブルされなければならない。例えば、Ａバンク１００ａの場合を考えると、Ｃバンク選択信号ＣＭＤ＿Ｃ２が論理‘ハイ’レベルに印加され、Ｃバンク１００ｃを第２入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿２が論理‘ハイ’レベルに印加されると、Ｃバンク１００ｃは第２入出力ポート専用アクセス領域に割り当てられる。ここで残りのコマンド信号ＣＭＤ＿Ｃ１，Ｆｉｘ＿１、Ｓｈａｒｅｄは論理‘ロー’レベル状態を維持する。
Ｄバンク１００ｄの場合にも、Ｄバンク１００ｄと第２ポート制御部３００の間にアクセス経路ＰＡ４が設定されるべきである。即ち、Ｄバンク選択信号ＣＭＤ＿Ｄ２が論理‘ハイ’レベルに印加され、Ｄバンク１００ｄを第２入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿２が論理‘ハイ’レベルに印加されると、Ｄバンク１００ｄは第２入出力ポート専用アクセス領域に割り当てられる。ここで、残りのコマンド信号ＣＭＤ＿Ｄ１，Ｆｉｘ＿１、Ｓｈａｒｅｄは論理‘ロー’レベル状態を維持する。
図９はＡバンク１００ａは第１入出力ポート専用アクセス領域に割り当てられ、Ｂバンク１００ｂ、Ｃバンク１００ｃ、及びＤバンク１００ｄが第２入出力ポート専用アクセス領域に割り当てられる動作例を示す。
図９に示したように、Ａバンク１００ａを第１入出力ポート専用アクセス領域に割り当てるためには、Ａバンク１００ａと第１ポート制御部２００の間にアクセス経路ＰＡ１が設定されるべきである。これは図８のＡバンク１００ａの場合と同一であるため、その説明を省略する。
そして、Ｂバンク１００ｂを第２入出力ポート専用アクセス領域に割り当てるためには、Ｂバンク１００ｂと第２ポート制御部３００の間にアクセス経路ＰＡ５が設定されるべきである。即ち、外部コマンド信号のＢバンク選択信号ＣＭＤ＿Ｂ２と、Ｂバンク１００ｂだけのために準備されるアクセス経路制御コマンド信号Ｆｉｘ＿１，Ｆｉｘ＿２，ＳｈａｒｅｄのうちＢバンク１００ｂを第２入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿２がイネーブルされなければならない。例えば、Ｂバンク選択信号ＣＭＤ＿Ｂ２が論理‘ハイ’レベルに印加され、Ｂバンク１００ｂを第２入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿２が論理‘ハイ’レベルに印加されると、Ｂバンク１００ｂは第２入出力ポート専用アクセス領域に割り当てられる。ここで、残りのコマンド信号ＣＭＤ＿Ｂ１，Ｆｉｘ＿１，Ｓｈａｒｅｄは論理‘ロー’レベル状態を維持する。
Ｃバンク１００ｃ及びＤバンク１００ｄが第２入出力ポート専用アクセス領域に割り当てるためにはアクセス経路ＰＡ３，ＰＡ４が設定されるべきであるが、この場合には図８で説明したので、その説明を省略する。
図１０はＡバンク１００ａ、Ｂバンク１００ｂ、Ｃバンク１００ｃ、及びＤバンク１００ｄの全てが第１入出力ポート専用アクセス領域に割り当てられる動作例を示す。この場合は単一ポート半導体メモリ装置として動作する。
図１０に示したように、Ａバンク１００ａ、Ｂバンク１００ｂ、Ｃバンク１００ｃ、及びＤバンク１００ｄのすべてが第１入出力ポート専用アクセス領域に割り当てられるためには、メモリバンク１００ａ，１００ｂ，１００ｃ，１００ｄのそれぞれと第１ポート制御部２００の間にアクセス経路ＰＡ１，ＰＡ２，ＰＡ７，ＰＡ８が設定されなければならない。
このなかでＡバンク１００ａ及びＢバンク１００ｂを第１入出力ポート専用アクセス領域に設定するための割り当て動作例は図８で説明したので、その説明を省略する。
Ｃバンク１００ｃを第１入出力ポート専用アクセス領域に割り当てるためには、Ｃバンク１００ｃと第１ポート制御部２００の間にアクセス経路ＰＡ７が設定されるべきである。このためにはＣバンク選択信号ＣＭＤ＿Ｃ１が論理‘ハイ’レベルに印加され、Ｃバンク１００ｃを第１入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿１が論理‘ハイ’レベルに印加されると、Ｃバンク１００ｃは第１入出力ポート専用アクセス領域に割り当てられる。ここで、残りのコマンド信号ＣＭＤ＿Ｃ２，Ｆｉｘ＿２，Ｓｈａｒｅｄは論理‘ロー’レベル状態を維持する。
Ｄバンク１００ｄの場合にも、第１入出力ポート専用アクセス領域に割り当てるためには、Ｄバンク１００ｄと第１ポート制御部２００の間にアクセス経路ＰＡ８が設定されるべきである。このためにはＤバンク選択信号ＣＭＤ＿Ｄ１が論理‘ハイ’レベルに印加され、Ｄバンク１００ｄを第１入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿１が論理‘ハイ’レベルに印加されると、Ｄバンク１００ｄは第１入出力ポート専用アクセス領域に割り当てられる。ここで、残りのコマンド信号ＣＭＤ＿Ｄ２，Ｆｉｘ＿２，Ｓｈａｒｅｄは論理‘ロー’レベル状態を維持する。
図１１はＡバンク１００ａ、Ｂバンク１００ｂ、Ｃバンク１００ｃ、及びＤバンク１００ｄの全てが第２入出力ポート専用アクセス領域に割り当てられる動作例を示す。この場合にも単一ポート半導体メモリ装置として動作する。
図１１に示したように、Ａバンク１００ａ、Ｂバンク１００ｂ、Ｃバンク１００ｃ、及びＤバンク１００ｄの全てが第２入出力ポート専用アクセス領域に割り当てられるためには、メモリバンク１００ａ,１００ｂ、１００ｃ、１００ｄのそれぞれと第２ポート制御部３００の間にアクセス経路ＰＡ３，ＰＡ４，ＰＡ５，ＰＡ６が設定されなければならない。
この中で、Ｂバンク１００ｂを前記第２入出力ポート専用アクセス領域に割り当てるための動作例は図９で説明したので、その説明を省略する。また、Ｃバンク１００ｃ及びＤバンク１００ｄを第２入出力ポート専用アクセス領域に設定するための割り当て動作例は図８で説明したので、その説明を省略する。
Ａバンク１００ａを第２入出力ポート専用アクセス領域に割り当てるためには、Ａバンク１００ａと第２ポート制御部３００の間にアクセス経路ＰＡ６が設定されるべきである。このためには、Ａバンク選択信号ＣＭＤ＿Ａ２が論理‘ハイ’レベルに印加され、Ａバンク１００ａを第２入出力ポート専用アクセス領域に割り当てるための信号Ｆｉｘ＿２が論理‘ハイ’レベルに印加されると、Ａバンク１００ａは第２入出力ポート専用アクセス領域に割り当てられる。ここで、残りのコマンド信号ＣＭＤ＿Ａ１，Ｆｉｘ＿１，Ｓｈａｒｅｄは論理‘ロー’レベル状態を維持する。
図１２では、Ａバンク１００ａが第１入出力ポート専用アクセス領域、Ｂバンク１００ｂが共有アクセス領域、Ｃバンク１００ｃ及びＤバンク１００ｄが第２入出力ポート専用アクセス領域に割り当てる動作例を示す。この場合は第１入出力ポートと第２入出力ポートにおいてアクセスの可能な共有アクセス領域が存在する。
図１２に示したように、Ａバンク１００ａが第１入出力ポート専用アクセス領域に割り当てるためにはアクセス経路ＰＡ１が設定されるべきである。また、Ｃバンク１００ｃ及びＤバンク１００ｄが第２入出力ポート専用アクセス領域に割り当てるためには、Ｃバンク１００ｃ及びＤバンク１００ｄのそれぞれと第２ポート制御部３００の間にアクセス経路ＰＡ３，ＰＡ４が設定されなければならない。これに対する動作は図８〜図１１で既に説明したので、その説明を省略する。
Ｂバンク１００ｂが共有アクセス領域に割り当てるためには第１ポート制御部２００とのアクセス経路ＰＡ２、及び第２ポート制御部３００とのアクセス経路ＰＡ５が設定されるべきである。このためには、まずＢバンク１００ｂを共有アクセス領域に割り当てるための信号Ｓｈａｒｅｄが論理‘ハイ’レベルに印加される。この状態で第１ポート制御部２００とのアクセス経路ＰＡ２及び第２ポート制御部３００とのアクセス経路ＰＡ５のうち動作しようとするアクセス経路を通じてアクセス動作をする。例えば、第１入出力ポートを通じてＢバンク１００ｂをアクセスしようとすれば、前記第１ポート制御部を通じてＢバンク選択信号ＣＭＤ＿Ｂ１が論理‘ハイ’レベルに印加される。そして、前記第２入出力ポートを通じてＢバンク１００ｂをアクセスしようとすれば、前記第２ポート制御部を通じてＢバンク選択信号ＣＭＤ＿Ｂ２が論理‘ハイ’レベルに印加される。即ち、Ｂバンク１００ｂを共有アクセス領域に割り当てるための信号Ｓｈａｒｅｄが論理‘ハイ’レベルに印加されても、アクセス経路ＰＡ２，ＰＡ５を制御するための第１選択制御信号及び第２選択制御信号は論理‘ハイ’レベルにならない。以後にある入出力ポートを通じてＢバンク選択信号ＣＭＤ＿１またはＣＭＤ＿Ｂ２が論理‘ハイ’レベルに印加されるかに従いアクセス経路が決定される。これは、共有アクセス領域における各入出力ポート間のアクセス衝突を防止し得るという特長を有する。ここで、コマンド信号Ｓｈａｒｅｄ，ＣＭＤ＿Ｂ１，ＣＭＤ＿Ｂ２の印加順序は変動可能である。
図１３はＡバンク１００ａ及びＢバンク１００ｂは共有アクセス領域、Ｃバンク１００ｃ及びＤバンク１００ｄは第２入出力ポート専用アクセス領域に割り当てる動作例を示す。この場合は第１入出力ポートと第２入出力ポートにおいてアクセスの可能な共有アクセス領域が２つのメモリバンクになる。
図１３に示したように、Ｃバンク１００ｃ及びＤバンク１００ｄが第２入出力ポート専用アクセス領域に割り当てるためには、Ｃバンク１００ｃ及びＤバンク１００ｄのそれぞれと第２ポート制御部３００の間にアクセス経路ＰＡ３，ＰＡ４が設定されるべきである。これに対する動作は図８〜図１２で既に説明したので、その説明を省略する。また、Ｂバンク１００ｂの共有アクセス領域の割り当て動作は図１２で説明したので、その説明を省略する。
Ａバンク１００ａが共有アクセス領域に割り当てるためには第１ポート制御部２００とのアクセス経路ＰＡ１、及び第２ポート制御部３００とのアクセス経路ＰＡ６が設定されるべきである。このためには、まずＡバンク１００ａを共有アクセス領域に割り当てるための信号Ｓｈａｒｅｄが論理‘ハイ’レベルに印加される。この状態で第１ポート制御部２００とのアクセス経路ＰＡ１と第２ポート制御部３００とのアクセス経路ＰＡ６のうち動作を所望するアクセス経路を通じてアクセス動作を行う。例えば、第１入出力ポートを通じてＡバンク１００ａをアクセスしようとすれば、第１ポート制御部２００を通じてＡバンク選択信号ＣＭＤ＿Ａ１が論理‘ハイ’レベルに印加される。そして、前記第２入出力ポートを通じてＡバンク１００ａをアクセスしようとすれば、前記第２ポート制御部を通じてＡバンク選択信号ＣＭＤ＿Ａ２が論理‘ハイ’レベルに印加される。即ち、Ａバンク１００ａを共有アクセス領域に割り当てるための信号Ｓｈａｒｅｄが論理‘ハイ’レベルに印加されても、アクセス経路ＰＡ１，ＰＡ６を制御するための第１選択制御信号及び第２選択制御信号は論理‘ハイ’レベルにならない。以後にある入出力ポートを通じてＡバンク選択信号ＣＭＤ＿Ａ１またはＣＭＤ＿Ａ２が論理‘ハイ’レベルに印加されるかに従いアクセス経路が決定される。これは、共有アクセス領域における各入出力ポート間のアクセス衝突を防止できるという特長を有する。ここで、コマンド信号Ｓｈａｒｅｄ，ＣＭＤ＿Ａ１，ＣＭＤ＿Ａ２の印加順序は変動可能である。
図１４は全てのメモリバンク１００ａ，１００ｂ，１００ｃ，１００ｄが共有アクセス領域に割り当てる場合の動作例を示す。
図１４に示したように、Ａバンク１００ａ及びＢバンク１００ｂが共有アクセス領域に割り当てるためにはアクセス経路ＰＡ１，ＰＡ２，ＰＡ５，ＰＡ６が設定されるべきである。これに対する動作は図１２〜図１３に既に説明されているので、その説明を省略する。
Ｃバンク１００ｃが共有アクセス領域に割り当てるためには第１ポート制御部２００とのアクセス経路ＰＡ７、及び第２ポート制御部３００とのアクセス経路ＰＡ３が設定されるべきである。このためには、まずＣバンク１００ｃを共有アクセス領域に割り当てるための信号Ｓｈａｒｅｄが論理‘ハイ’レベルに印加される。この状態で第１ポート制御部２００とのアクセス経路ＰＡ７及び第２ポート制御部３００とのアクセス経路ＰＡ３のうち動作を所望するアクセス経路を通じてアクセス動作を行う。例えば、第１入出力ポートを通じてＣバンク１００ｃをアクセスしようとすれば、第１ポート制御部２００を通じてＣバンク選択信号ＣＭＤ＿Ｃ１が論理‘ハイ’レベルに印加される。そして、前記第２入出力ポートを通じてＣバンク１００ｃをアクセスしようとすれば、前記第２ポート制御部を通じてＣバンク選択信号ＣＭＤ＿Ｃ２が論理‘ハイ’レベルに印加される。入出力ポート間のアクセス衝突を防止するための趣旨はＣバンク１００ｃの場合も同じである。ここで、コマンド信号Ｓｈａｒｅｄ，ＣＭＤ＿Ｃ１，ＣＭＤ＿Ｃ２の印加順序は変動可能である。
Ｄバンク１００ｄが共有アクセス領域に割り当てるためには第１ポート制御部２００とのアクセス経路ＰＡ８及び第２ポート制御部３００とのアクセス経路ＰＡ４が設定されるべきである。このためには、まずＤバンク１００ｄを共有アクセス領域に割り当てるための信号Ｓｈａｒｅｄが論理‘ハイ’レベルに印加される。この状態で第１ポート制御部２００とのアクセス経路ＰＡ８及び第２ポート制御部３００とのアクセス経路ＰＡ４のうち動作を所望するアクセス経路を通じてアクセス動作を行う。例えば、第１入出力ポートを通じてＤバンク１００ｄをアクセスしようとすれば、第１ポート制御部２００を通じてＤバンク選択信号ＣＭＤ＿Ｄ１が論理‘ハイ’レベルに印加される。そして、前記第２入出力ポートを通じてＤバンク１００ｄをアクセスしようとすれば、前記第２ポート制御部を通じてＤバンク選択信号ＣＭＤ＿Ｄ２が論理‘ハイ’レベルに印加される。入出力ポート間のアクセス衝突を防止するための趣旨はＤバンク１００ｄの場合も同じである。ここで、コマンド信号Ｓｈａｒｅｄ，ＣＭＤ＿Ｄ１，ＣＭＤ＿Ｄ２の印加順序は変動可能である。
図８〜図１４の動作例は代表的な割り当て動作例を説明したものにすぎず、そのほかにも様々な動作例が存在するのは明白なことである。
上述のような本発明の好適な一実施形態に係る半導体メモリ装置は、テストのためにも有用である。即ち、与えられたテスト環境に従いアクセス経路を制御して条件に合うテストをすることができるという特長がある。
例えば、テスト装備のテストピンを減少させる必要がある場合にはメモリバンク１００ａ，１００ｂ，１００ｃ，１００ｄの全てを、図１０のように第１入出力ポート専用アクセス領域に割り当てるか、または図１１に示すように、第２入出力ポート専用アクセス領域に割り当てる。その後、第１入出力ポートまたは第２入出力ポートを通じてテストを進行すれば、テストピンを減少させることができて、残ったテストピンで他のメモリ装置のテストを進行できるようになる。
また他の例として、テスト時間を減少させようとする場合、メモリバンク１００ａ，１００ｂ，１００ｃ，１００ｄを、図８のように第１入出力ポート専用アクセス領域と第２入出力ポート専用アクセス領域に半分ずつ割り当てる。その後、第１入出力ポートまたは第２入出力ポートを通じてテストを進行すれば、テスト時間を減少させることができる。残りの場合においてもテスト環境に合うようにアクセス経路を制御してテストを進行すれば、効率的なテストが可能になる。ここで、前記テスト動作のためのアクセス経路の制御は図１〜図１４で説明したような動作により行われることができる。但し、この場合に外部コマンド信号としてはテスト用外部コマンド信号（例えば、テスト用ＭＲＳコード信号）及びそのほかの入力コマンド信号の組合信号であることができる。
上述の実施形態の説明は本発明の一層徹底した理解のために図面を参照して挙げられたものにすぎないため、本発明を限定する意味として解釈されてはいけない。また、当業者にとって、本発明の基本的原理を逸脱しない範囲内で多様な変化と変更が可能なのは明白なことである。
本発明の好適な一実施実施形態に係るマルチポート半導体メモリ装置の概略的なブロック図である。 図１におけるＡバンクに対する選択制御部４００ａ及び第１，第２ポート制御部２００ａ，３００ａの構成例を示すブロック図である。 、 図２の第１及び第２コマンドＭＵＸの具現回路図である。 図２のローアドレスＭＵＸの具現回路図である。 、 図２の第１及び第２データセンスアンプの具現回路図である。 、 図２の第１及び第２データドライバの具現回路図である。 、 図２の第１及び第２データＭＵＸの具現回路図である。 、 、 、 、 、 、 本発明の好適な一実施形態に係る半導体メモリ装置のアクセス経路制御動作例を示す図である。 従来の４つのメモリバンクと単一入出力ポートを有する半導体メモリ装置のアクセス経路を示す図である。
符号の説明
１００ａ：Ａバンク
２００ａ：第１ポート制御部
３００ａ：第２ポート制御部
４００ａ：選択制御部
１１０：ローデコーダー
１２０：コラムデコーダー
４１０，４６０：第１及び第２コマンドＭＵＸ
４４０，４５０：ロー及びコラムアドレスＭＵＸ
４２０，４３０：第１及び第２データＭＵＸ

Claims (20)

  1. 半導体メモリ装置において、
    互いに異なった複数個の入出力ポートと、
    互いに異なった複数個のメモリ領域に分割されたメモリアレイと、
    前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御する選択制御部と、を備えることを特徴とする半導体メモリ装置。
  2. 前記選択制御部におけるアクセス経路制御は、外部コマンド信号に応じて行われることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記外部コマンド信号は、ＭＲＳコード信号または任意のコマンド信号の組合せにより発生されることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記選択制御部は、前記外部コマンド信号に応じて前記入出力ポートと前記メモリ領域の間のデータ経路及びアドレス経路を制御することを特徴とする請求項２に記載の半導体メモリ装置。
  5. 前記選択制御部は、ノーマル動作モードではノーマル動作用外部コマンド信号に応じて動作し、テストモードではテストモード用外部コマンド信号に応じて動作することを特徴とする請求項２に記載の半導体メモリ装置。
  6. 前記外部コマンド信号は、前記メモリ領域のそれぞれに対応してそれぞれ個別に存在し、互いに独立した信号であることを特徴とする請求項３に記載の半導体メモリ装置。
  7. 半導体メモリ装置において、
    互いに異なった第１及び第２入出力ポートと、
    互いに異なった複数個のメモリ領域に分割されるメモリアレイと、
    前記メモリ領域のそれぞれを第１入出力ポート専用アクセス領域、第２入出力ポート専用アクセス領域、及び共有アクセス領域のうちいずれか１つの領域に可変的に割り当てるためのアクセス経路を制御する選択制御部と、を備えることを特徴とする半導体メモリ装置。
  8. 前記選択制御部におけるメモリ領域の割り当て動作は、外部コマンド信号に応じて行われることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記外部コマンド信号は、ＭＲＳコード信号または任意のコマンド信号の組合せにより発生されることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記選択制御部は、前記外部コマンド信号に応じて前記メモリ領域のそれぞれを、第１入出力ポート専用アクセス領域、第２入出力ポート専用アクセス領域、及び共有アクセス領域のうちいずれか１つの領域に割り当てるための選択制御信号を発生させるコマンドＭＵＸ部と、
    前記選択制御信号に応じて前記入出力ポートと前記メモリ領域の間のデータ経路を制御するデータＭＵＸ部と、
    前記選択制御信号に応じて前記入出力ポートと前記メモリ領域の間のアドレス経路を制御するアドレスＭＵＸ部と、を備えることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記選択制御部は、ノーマル動作モードではノーマル動作用ＭＲＳコード信号に基づいた外部コマンド信号に応じて動作し、テストモードではテストモード用ＭＲＳコード信号に基づいた外部コマンド信号に応じて動作することを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記外部コマンド信号は、前記メモリ領域のそれぞれに対応して個別に存在し、互いに独立した信号であることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 互いに異なった複数個の入出力ポートと、互いに異なった複数個のメモリ領域に分割されるメモリアレイを備える半導体メモリ装置においてそれぞれの入出力ポートにメモリ領域をそれぞれ割り当てるメモリ領域割り当て方法において、
    前記メモリ領域割り当てのための外部コマンド信号が印加される段階と、
    前記外部コマンド信号に応じて前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御することにより、前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように、前記入出力ポートのそれぞれに前記メモリ領域を可変的に割り当てる段階と、を備えることを特徴とするメモリ領域割り当て方法。
  14. 前記半導体メモリ装置が第１入出力ポート及び第２入出力ポートを有する場合に、前記メモリ領域のそれぞれは第１入出力ポート専用アクセス領域、第２入出力ポート専用アクセス領域、及び共有アクセス領域のうちいずれか１つの領域に可変的に割り当てることを特徴とする請求項１３に記載のメモリ領域割り当て方法。
  15. 前記外部コマンド信号は、ＭＲＳコード信号または任意のコマンド信号の組合せにより発生されることを特徴とする請求項１３に記載のメモリ領域割り当て方法。
  16. 前記外部コマンド信号は、前記メモリ領域のそれぞれの割り当てのためにそれぞれのメモリ領域に対しそれぞれ個別に存在し、互いに独立した信号であることを特徴とする請求項１３に記載の半導体メモリ装置。
  17. 互いに異なった複数個の入出力ポートと互いに異なった複数個のメモリ領域に分割されたメモリアレイを備えるマルチポート半導体メモリ装置のテスト方法において、
    前記メモリ領域と前記入出力ポートの間のアクセス経路を可変的に制御することにより、前記メモリ領域のそれぞれが前記入出力ポートのうち少なくとも１つ以上の入出力ポートを通じてそれぞれアクセスされるように、前記入出力ポートのそれぞれに前記メモリ領域を割り当てる段階と、
    割り当てられた前記メモリ領域をこれに対応するそれぞれの入出力ポートを通じてテストする段階と、を備えることを特徴とするテスト方法。
  18. 前記入出力ポートのそれぞれに対し前記メモリ領域を割り当てる動作は、テスト環境に対応して印加される外部コマンド信号に応じて行われることを特徴とする請求項１７に記載のテスト方法。
  19. 前記外部コマンド信号は、テスト用ＭＲＳコード信号に基づくことを特徴とする請求項１８に記載のテスト方法。
  20. 前記半導体メモリ装置が第１入出力ポート及び第２入出力ポートを有する場合に、前記メモリ領域のそれぞれは第１入出力ポート専用アクセス領域または第２入出力ポート専用アクセス領域に割り当てられることを特徴とする請求項１８に記載のテスト方法。
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