JPH0793970A - シンクロナスｄｒａｍ - Google Patents
シンクロナスｄｒａｍInfo
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- JPH0793970A JPH0793970A JP5235225A JP23522593A JPH0793970A JP H0793970 A JPH0793970 A JP H0793970A JP 5235225 A JP5235225 A JP 5235225A JP 23522593 A JP23522593 A JP 23522593A JP H0793970 A JPH0793970 A JP H0793970A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Abstract
(57)【要約】
【目的】電源投入後アクセス可能になるまでの時間を短
縮し、かつ、プログラムによるモード設定の煩雑さを低
減する。 【構成】モード初期設定回路３０は、外部から供給され
る電源電圧ＶＣＣの立ち上がりの際に電源電圧ＶＣＣが
規定値に達したことを検出して１個のパルスＲＳＴを発
生させるリセット信号発生回路３１と、一端がリセット
信号発生回路３１の出力端に共通に接続され、他端がフ
リップフロップ１１〜１３のセット入力端Ｓ及びリセッ
ト入力端Ｒのいずれかに接続された不揮発性スイッチ素
子３２〜３７、例えば電気的に又はレーザで熔断自在な
ヒューズを有する。
縮し、かつ、プログラムによるモード設定の煩雑さを低
減する。 【構成】モード初期設定回路３０は、外部から供給され
る電源電圧ＶＣＣの立ち上がりの際に電源電圧ＶＣＣが
規定値に達したことを検出して１個のパルスＲＳＴを発
生させるリセット信号発生回路３１と、一端がリセット
信号発生回路３１の出力端に共通に接続され、他端がフ
リップフロップ１１〜１３のセット入力端Ｓ及びリセッ
ト入力端Ｒのいずれかに接続された不揮発性スイッチ素
子３２〜３７、例えば電気的に又はレーザで熔断自在な
ヒューズを有する。
Description
【０００１】
【産業上の利用分野】本発明は、クロック入力に同期し
てデータ入出力を行うシンクロナスＤＲＡＭに関する。
てデータ入出力を行うシンクロナスＤＲＡＭに関する。
【０００２】
【従来の技術】マイクロプロセッサの動作周波数向上に
伴い、高速アクセス可能なＤＲＡＭが要求され、これに
応えるものとしてシンクロナスＤＲＡＭが開発されてい
る。シンクロナスＤＲＡＭは、モードレジスタを備えて
おり、これにバーストレングス、ラップタイプ及びＣＡ
Ｓレーテンシを設定することにより、システムに最適な
動作を行わせることができる。
伴い、高速アクセス可能なＤＲＡＭが要求され、これに
応えるものとしてシンクロナスＤＲＡＭが開発されてい
る。シンクロナスＤＲＡＭは、モードレジスタを備えて
おり、これにバーストレングス、ラップタイプ及びＣＡ
Ｓレーテンシを設定することにより、システムに最適な
動作を行わせることができる。
【０００３】ここに、バーストレングスは、連続して入
出力するデータ数であり、１、２、４、８及びフルペー
ジのいずれかを選択することができる。ラップタイプ
は、バーストアクセス（連続入出力）の際に内部で生成
されるカラムアドレスの変化のさせ方であって、同一バ
ンク内でカラムアドレスを連続的に変化させるシーケン
シャル方式と、カラムアドレスをスクランブルさせるイ
ンタリーブ方式との一方を選択することができる。ま
た、ＣＡＳレーテンシは、リードコマンド入力後、最初
のデータが読めるまでのクロック数であり、１、２及び
３の中から選択することができる。
出力するデータ数であり、１、２、４、８及びフルペー
ジのいずれかを選択することができる。ラップタイプ
は、バーストアクセス（連続入出力）の際に内部で生成
されるカラムアドレスの変化のさせ方であって、同一バ
ンク内でカラムアドレスを連続的に変化させるシーケン
シャル方式と、カラムアドレスをスクランブルさせるイ
ンタリーブ方式との一方を選択することができる。ま
た、ＣＡＳレーテンシは、リードコマンド入力後、最初
のデータが読めるまでのクロック数であり、１、２及び
３の中から選択することができる。
【０００４】図４は、シンクロナスＤＲＡＭ内のモード
設定に関する従来の回路を簡単化して示す。モードレジ
スタ１０は、３ビットのＤフリップフロップ１１〜１３
を備えている。Ｄフリップフロップ１１、１２及び１３
の出力はそれぞれ、バーストレングス、ラップタイプ及
びＣＡＳレーテンシを表している。実際には、バースト
レングスが１、２、４、８及びフルページの各々に対し
１個のフリップフロップを備え、他のモードについても
同様であるが、図４では簡単化している。
設定に関する従来の回路を簡単化して示す。モードレジ
スタ１０は、３ビットのＤフリップフロップ１１〜１３
を備えている。Ｄフリップフロップ１１、１２及び１３
の出力はそれぞれ、バーストレングス、ラップタイプ及
びＣＡＳレーテンシを表している。実際には、バースト
レングスが１、２、４、８及びフルページの各々に対し
１個のフリップフロップを備え、他のモードについても
同様であるが、図４では簡単化している。
【０００５】アンドゲート２１〜２３はいずれも、モー
ドレジスタセット信号ＭＲＳにより開かれ、その出力は
７ビットのアドレスＡ０〜Ａ６の値で定まる。モードレ
ジスタセット信号ＭＲＳは、アンドゲート２５の出力で
あり、チップセレクト信号＊ＣＳ、ロウアドレスストロ
ーブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊Ｃ
ＡＳ及びライトイネーブル信号＊ＷＥがいずれも‘０’
のときに‘１’となる。ここに、一般に信号＊Ａは信号
Ａの論理値を反転したものである。
ドレジスタセット信号ＭＲＳにより開かれ、その出力は
７ビットのアドレスＡ０〜Ａ６の値で定まる。モードレ
ジスタセット信号ＭＲＳは、アンドゲート２５の出力で
あり、チップセレクト信号＊ＣＳ、ロウアドレスストロ
ーブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊Ｃ
ＡＳ及びライトイネーブル信号＊ＷＥがいずれも‘０’
のときに‘１’となる。ここに、一般に信号＊Ａは信号
Ａの論理値を反転したものである。
【０００６】上記構成において、シンクロナスＤＲＡＭ
に対しプログラムにより、チップセレクト信号＊ＣＳ、
ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレス
ストローブ信号＊ＣＡＳ及びライトイネーブル信号＊Ｗ
Ｅをいずれも‘０’とし、同時に、所定のアドレス値Ａ
０〜Ａ６を与えることにより、モードレジスタ１０に適
当な動作モードを設定することができる。
に対しプログラムにより、チップセレクト信号＊ＣＳ、
ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレス
ストローブ信号＊ＣＡＳ及びライトイネーブル信号＊Ｗ
Ｅをいずれも‘０’とし、同時に、所定のアドレス値Ａ
０〜Ａ６を与えることにより、モードレジスタ１０に適
当な動作モードを設定することができる。
【０００７】
【発明が解決しようとする課題】一般にＤＲＡＭは、図
３（Ａ）に示す如く、電源電圧ＶＣＣが立ち上がった
後、直ちにアクセスすることができない。すなわち、電
源電圧ＶＣＣが規定値、例えば３．３Ｖ±０．３Ｖに達
してから、ＤＲＡＭ内の基板バイアス回路が安定するの
に必要な時間２００μｓ経過するのを待ち、次に、順序
論理回路の電位を正常なレベルにするために８回のダミ
ーサイクル動作を行う必要がある。シンクロナスＤＲＡ
Ｍの場合には更に、上記モード設定をするのに１クロッ
ク、この設定に関し信号の電圧レベルが安定するの待つ
のに３クロック、合計４クロックの時間を必要とする。
３（Ａ）に示す如く、電源電圧ＶＣＣが立ち上がった
後、直ちにアクセスすることができない。すなわち、電
源電圧ＶＣＣが規定値、例えば３．３Ｖ±０．３Ｖに達
してから、ＤＲＡＭ内の基板バイアス回路が安定するの
に必要な時間２００μｓ経過するのを待ち、次に、順序
論理回路の電位を正常なレベルにするために８回のダミ
ーサイクル動作を行う必要がある。シンクロナスＤＲＡ
Ｍの場合には更に、上記モード設定をするのに１クロッ
ク、この設定に関し信号の電圧レベルが安定するの待つ
のに３クロック、合計４クロックの時間を必要とする。
【０００８】このため、電源投入後、アクセス可能にな
るまでの時間が長くなる。また、電源投入後、メモリア
クセス前に初期化ルーチン等においてモードを設定しな
ければならない。本発明の目的は、このような問題点に
鑑み、電源投入後アクセス可能になるまでの時間を短縮
することができ、かつ、プログラムによるモード設定の
煩雑さを低減することができるシンクロナスＤＲＡＭを
提供することにある。
るまでの時間が長くなる。また、電源投入後、メモリア
クセス前に初期化ルーチン等においてモードを設定しな
ければならない。本発明の目的は、このような問題点に
鑑み、電源投入後アクセス可能になるまでの時間を短縮
することができ、かつ、プログラムによるモード設定の
煩雑さを低減することができるシンクロナスＤＲＡＭを
提供することにある。
【０００９】
【課題を解決するための手段及びその作用】本発明に係
るシンクロナスＤＲＡＭを、実施例図中の対応する構成
要素の符号を引用して説明する。本発明では、例えば図
１〜３に示す如く、動作モードを設定するためのモード
レジスタ１０と、外部からの制御信号をデコードしてモ
ードレジスタセット信号ＭＲＳを生成し、モードレジス
タセット信号ＭＲＳがアクティブのときにアドレスＡ０
〜Ａ６をデコードしてモードレジスタ１０に動作モード
を設定するコマンドデコーダ２０とを有し、設定された
動作モードでクロック入力ＣＬＫに同期してデータ入出
力を行うシンクロナスＤＲＡＭにおいて、電源電圧ＶＣ
Ｃの立ち上がりの際に電源電圧ＶＣＣが規定値に達した
ことを検出してリセット信号ＲＳＴを生成し、リセット
信号ＲＳＴのタイミングでモードレジスタ１０に動作モ
ードの初期値を設定するモード初期設定回路３０を有す
る。
るシンクロナスＤＲＡＭを、実施例図中の対応する構成
要素の符号を引用して説明する。本発明では、例えば図
１〜３に示す如く、動作モードを設定するためのモード
レジスタ１０と、外部からの制御信号をデコードしてモ
ードレジスタセット信号ＭＲＳを生成し、モードレジス
タセット信号ＭＲＳがアクティブのときにアドレスＡ０
〜Ａ６をデコードしてモードレジスタ１０に動作モード
を設定するコマンドデコーダ２０とを有し、設定された
動作モードでクロック入力ＣＬＫに同期してデータ入出
力を行うシンクロナスＤＲＡＭにおいて、電源電圧ＶＣ
Ｃの立ち上がりの際に電源電圧ＶＣＣが規定値に達した
ことを検出してリセット信号ＲＳＴを生成し、リセット
信号ＲＳＴのタイミングでモードレジスタ１０に動作モ
ードの初期値を設定するモード初期設定回路３０を有す
る。
【００１０】本発明によれば、電源投入により生成され
るリセット信号ＲＳＴに応答して自動的にモードレジス
タ１０に対し、利用者が通常使用する又は利用者が要求
する動作モードを初期設定することができるので、シン
クロナスＤＲＡＭ以外の内部クロック生成型ＤＲＡＭと
同様に、図３に示す如く、例えば８回のダミーサイクル
後にアクセスが可能となり、従来よりも４クロック分だ
け早期にアクセスすることが可能となる。また、初期化
ルーチン等でモード設定をする必要がないので、プログ
ラムによるモード設定の煩雑さを低減することができ
る。
るリセット信号ＲＳＴに応答して自動的にモードレジス
タ１０に対し、利用者が通常使用する又は利用者が要求
する動作モードを初期設定することができるので、シン
クロナスＤＲＡＭ以外の内部クロック生成型ＤＲＡＭと
同様に、図３に示す如く、例えば８回のダミーサイクル
後にアクセスが可能となり、従来よりも４クロック分だ
け早期にアクセスすることが可能となる。また、初期化
ルーチン等でモード設定をする必要がないので、プログ
ラムによるモード設定の煩雑さを低減することができ
る。
【００１１】本発明の第１態様では、例えば図１に示す
如く、モードレジスタ１０は、セット入力端Ｓ及びリセ
ット入力端Ｒを有するｎ個のフリップフロップ１１〜１
３を有し、モード初期設定回路３０は、外部から供給さ
れる電源電圧ＶＣＣの立ち上がりの際に該電源電圧が規
定値に達したことを検出して１個のパルスであるリセッ
ト信号ＲＳＴを発生させるリセット信号発生回路３１
と、一端が該リセット信号発生回路の出力端に共通に接
続され、他端が該フリップフロップの該セット入力端及
び該リセット入力端のいずれかに接続された２ｎ個の不
揮発性スイッチ素子３２〜３７、例えば電気的に又はレ
ーザで熔断自在なヒューズ又はレイアウト設計で接続／
非接続が選択される配線パターンを有する。
如く、モードレジスタ１０は、セット入力端Ｓ及びリセ
ット入力端Ｒを有するｎ個のフリップフロップ１１〜１
３を有し、モード初期設定回路３０は、外部から供給さ
れる電源電圧ＶＣＣの立ち上がりの際に該電源電圧が規
定値に達したことを検出して１個のパルスであるリセッ
ト信号ＲＳＴを発生させるリセット信号発生回路３１
と、一端が該リセット信号発生回路の出力端に共通に接
続され、他端が該フリップフロップの該セット入力端及
び該リセット入力端のいずれかに接続された２ｎ個の不
揮発性スイッチ素子３２〜３７、例えば電気的に又はレ
ーザで熔断自在なヒューズ又はレイアウト設計で接続／
非接続が選択される配線パターンを有する。
【００１２】この構成の場合、シンクロナスＤＲＡＭ利
用者のシステムに応じて容易に動作モードの初期値を設
定することができる。
用者のシステムに応じて容易に動作モードの初期値を設
定することができる。
【００１３】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図２は、シンクロナスＤＲＡＭの概略構成を示
す。このシンクロナスＤＲＡＭは、バンク０のＤＲＡＭ
コア４０と、バンク１のＤＲＡＭコア４１とを備えてい
る。アドレスＡ０〜Ａ１１は、アドレスバッファ４２を
介し、最初、ＤＲＡＭコア４０及び４１のロウアドレス
入力端ＲＡＤＲに供給され、アドレスのビットＡ１１が
‘０’のときＤＲＡＭコア４０が選択され、ビットＡ１
１が‘１’のときＤＲＡＭコア４１が選択される。次に
供給されるアドレスＡ０〜Ａ１１は、アドレスバッファ
４２を介してコラムアドレスカウンタ４３及び４４に保
持され、その内容がＤＲＡＭコア４０及び４１のコラム
アドレス入力端ＣＡＤＲに供給される。コラムアドレス
カウンタ４３及び４４の内容は、バースト転送の際に、
モードレジスタ１０に設定されたモードに応じてカウン
トアップされる。ＤＲＡＭコア４０及び４１のデータ入
出力端Ｉ／Ｏに対するデータＤ０〜Ｄ７の入出力は、入
出力データバッファ・レジスタ４５を介して行われる。
データ入出力の制御は、コマンドデコーダ２０に供給さ
れるチップセレクト信号＊ＣＳ、ロウアドレスストロー
ブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡ
Ｓ及びライトイネーブル信号＊ＷＥに基づき、クロック
バッファ４６に供給されるクロックＣＬＫに同期して行
われる。
する。図２は、シンクロナスＤＲＡＭの概略構成を示
す。このシンクロナスＤＲＡＭは、バンク０のＤＲＡＭ
コア４０と、バンク１のＤＲＡＭコア４１とを備えてい
る。アドレスＡ０〜Ａ１１は、アドレスバッファ４２を
介し、最初、ＤＲＡＭコア４０及び４１のロウアドレス
入力端ＲＡＤＲに供給され、アドレスのビットＡ１１が
‘０’のときＤＲＡＭコア４０が選択され、ビットＡ１
１が‘１’のときＤＲＡＭコア４１が選択される。次に
供給されるアドレスＡ０〜Ａ１１は、アドレスバッファ
４２を介してコラムアドレスカウンタ４３及び４４に保
持され、その内容がＤＲＡＭコア４０及び４１のコラム
アドレス入力端ＣＡＤＲに供給される。コラムアドレス
カウンタ４３及び４４の内容は、バースト転送の際に、
モードレジスタ１０に設定されたモードに応じてカウン
トアップされる。ＤＲＡＭコア４０及び４１のデータ入
出力端Ｉ／Ｏに対するデータＤ０〜Ｄ７の入出力は、入
出力データバッファ・レジスタ４５を介して行われる。
データ入出力の制御は、コマンドデコーダ２０に供給さ
れるチップセレクト信号＊ＣＳ、ロウアドレスストロー
ブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡ
Ｓ及びライトイネーブル信号＊ＷＥに基づき、クロック
バッファ４６に供給されるクロックＣＬＫに同期して行
われる。
【００１４】チップセレクト信号＊ＣＳ、ロウアドレス
ストローブ信号＊ＲＡＳ、コラムアドレスストローブ信
号＊ＣＡＳ及びライトイネーブル信号＊ＷＥは、これら
全てが‘０’でないとき、クロックバッファ４６からの
クロックにより、コントロール信号ラッチ回路４７及び
４８に保持され、ＤＲＡＭコア４０及び４１のロウアド
レスストローブ信号入力端ＲＡＳ、コラムアドレススト
ローブ信号入力端ＣＡＳ及びライトイネーブル信号入力
端ＷＥに供給される。クロックＣＬＫは、クロックイネ
ーブル信号ＣＫＥが‘１’のとき内部で有効にされる。
ストローブ信号＊ＲＡＳ、コラムアドレスストローブ信
号＊ＣＡＳ及びライトイネーブル信号＊ＷＥは、これら
全てが‘０’でないとき、クロックバッファ４６からの
クロックにより、コントロール信号ラッチ回路４７及び
４８に保持され、ＤＲＡＭコア４０及び４１のロウアド
レスストローブ信号入力端ＲＡＳ、コラムアドレススト
ローブ信号入力端ＣＡＳ及びライトイネーブル信号入力
端ＷＥに供給される。クロックＣＬＫは、クロックイネ
ーブル信号ＣＫＥが‘１’のとき内部で有効にされる。
【００１５】以上の公知の構成に対し、本実施例ではさ
らに、電源投入時にモードレジスタ１０に、通常のシス
テムで使用されるモードを初期設定するため、次のよう
なモード初期設定回路３０を備えている。モード初期設
定回路３０は、図１に示す如く、電源電圧ＶＣＣの立ち
上がりの際にこれが規定値、例えば、３．３Ｖ±０．３
Ｖに達したことを検出して１個のパルスであるリセット
信号ＲＳＴを発生させるリセット信号発生回路３１と、
一端が該リセット信号発生回路３１の出力端に共通に接
続された不揮発性スイッチ素子３２〜３７とを有し、不
揮発性スイッチ素子３２〜３７の他端はそれぞれＤフリ
ップフロップ１１のセット入力端、リセット入力端、Ｄ
フリップフロップ１２のセット入力端、リセット入力
端、Ｄフリップフロップ１３のセット入力端及びリセッ
ト入力端に接続されている。
らに、電源投入時にモードレジスタ１０に、通常のシス
テムで使用されるモードを初期設定するため、次のよう
なモード初期設定回路３０を備えている。モード初期設
定回路３０は、図１に示す如く、電源電圧ＶＣＣの立ち
上がりの際にこれが規定値、例えば、３．３Ｖ±０．３
Ｖに達したことを検出して１個のパルスであるリセット
信号ＲＳＴを発生させるリセット信号発生回路３１と、
一端が該リセット信号発生回路３１の出力端に共通に接
続された不揮発性スイッチ素子３２〜３７とを有し、不
揮発性スイッチ素子３２〜３７の他端はそれぞれＤフリ
ップフロップ１１のセット入力端、リセット入力端、Ｄ
フリップフロップ１２のセット入力端、リセット入力
端、Ｄフリップフロップ１３のセット入力端及びリセッ
ト入力端に接続されている。
【００１６】不揮発性スイッチ素子３２〜３７は、例え
ば、電気的に又はレーザで熔断自在なヒューズ又はレイ
アウト設計で接続／非接続が選択される配線パターンで
ある。不揮発性スイッチ素子３２〜３７は、利用者が通
常使用する又は利用者が要求する動作モードに応じて、
３２と３３の一方、３４と３５の一方及び３６と３７の
一方が熔断又は非接続にされる。図１では、不揮発性ス
イッチ素子３３、３５及び３７がオン、不揮発性スイッ
チ素子３１、３３及び３６がオンになっている。
ば、電気的に又はレーザで熔断自在なヒューズ又はレイ
アウト設計で接続／非接続が選択される配線パターンで
ある。不揮発性スイッチ素子３２〜３７は、利用者が通
常使用する又は利用者が要求する動作モードに応じて、
３２と３３の一方、３４と３５の一方及び３６と３７の
一方が熔断又は非接続にされる。図１では、不揮発性ス
イッチ素子３３、３５及び３７がオン、不揮発性スイッ
チ素子３１、３３及び３６がオンになっている。
【００１７】なお、クロックＣＫは従来と同様に、プロ
グラムによりモードレジスタ１０を設定する際に、図２
に示すクロックバッファ４６から供給されるものであ
る。図１に関し他の点は、図４と同一である。次に、上
記の如く構成された本実施例の動作を説明する。図１及
び図３（Ｂ）において、電源投入により電源電圧ＶＣＣ
が立ち上がって規定値、例えば３Ｖ±０．３Ｖに達する
と、リセット信号ＲＳＴがリセット信号発生回路３１か
ら出力され、モードレジスタ１０のＤフリップフロップ
１１〜１３のリセット入力端に供給され、Ｄフリップフ
ロップ１１〜１３がゼロクリアされる。これにより、利
用者が通常使用する又は利用者が要求するバーストレン
グス、ラップタイプ及びＣＡＳレーテンシが初期設定さ
れる。
グラムによりモードレジスタ１０を設定する際に、図２
に示すクロックバッファ４６から供給されるものであ
る。図１に関し他の点は、図４と同一である。次に、上
記の如く構成された本実施例の動作を説明する。図１及
び図３（Ｂ）において、電源投入により電源電圧ＶＣＣ
が立ち上がって規定値、例えば３Ｖ±０．３Ｖに達する
と、リセット信号ＲＳＴがリセット信号発生回路３１か
ら出力され、モードレジスタ１０のＤフリップフロップ
１１〜１３のリセット入力端に供給され、Ｄフリップフ
ロップ１１〜１３がゼロクリアされる。これにより、利
用者が通常使用する又は利用者が要求するバーストレン
グス、ラップタイプ及びＣＡＳレーテンシが初期設定さ
れる。
【００１８】図３（Ｂ）に示す２００μｓ及び８回のダ
ミーサイクルはメモリセルアレイに関するものであるの
で、この間はメモリセルアレイに対し通常のアクセスを
行うことができないが、モードレジスタ１０に対する設
定は、メモリセルアレイに対するアクセスではないの
で、上記のように電源電圧ＶＣＣが立ち上がった直後に
モード設定を行うことができる。
ミーサイクルはメモリセルアレイに関するものであるの
で、この間はメモリセルアレイに対し通常のアクセスを
行うことができないが、モードレジスタ１０に対する設
定は、メモリセルアレイに対するアクセスではないの
で、上記のように電源電圧ＶＣＣが立ち上がった直後に
モード設定を行うことができる。
【００１９】本実施例によれば、電源投入により生成さ
れるリセット信号ＲＳＴに応答して自動的にモードレジ
スタ１０に対し、利用者が通常使用する又は利用者が要
求するモードを初期設定しているので、シンクロナスＤ
ＲＡＭ以外のＤＲＡＭと同様に、８回のダミーサイクル
後にアクセスが可能となり、従来よりも４クロック分だ
け早期にアクセスすることが可能となる。また、初期化
ルーチン等でモード設定をする必要がないので、プログ
ラムによるモード設定の煩雑さを低減することができ
る。
れるリセット信号ＲＳＴに応答して自動的にモードレジ
スタ１０に対し、利用者が通常使用する又は利用者が要
求するモードを初期設定しているので、シンクロナスＤ
ＲＡＭ以外のＤＲＡＭと同様に、８回のダミーサイクル
後にアクセスが可能となり、従来よりも４クロック分だ
け早期にアクセスすることが可能となる。また、初期化
ルーチン等でモード設定をする必要がないので、プログ
ラムによるモード設定の煩雑さを低減することができ
る。
【００２０】
【発明の効果】以上説明した如く、本発明に係るシンク
ロナスＤＲＡＭによれば、電源投入により生成されるリ
セット信号に応答して自動的にモードレジスタに対し、
利用者が通常使用する又は利用者が要求する動作モード
を初期設定することができるので、シンクロナスＤＲＡ
Ｍ以外の内部クロック生成型ＤＲＡＭと同様に、例えば
８回のダミーサイクル後にアクセスが可能となり、従来
よりも４クロック分だけ早期にアクセスすることが可能
となり、また、初期化ルーチン等でモード設定をする必
要がないので、プログラムによるモード設定の煩雑さを
低減することができるという効果を奏する。
ロナスＤＲＡＭによれば、電源投入により生成されるリ
セット信号に応答して自動的にモードレジスタに対し、
利用者が通常使用する又は利用者が要求する動作モード
を初期設定することができるので、シンクロナスＤＲＡ
Ｍ以外の内部クロック生成型ＤＲＡＭと同様に、例えば
８回のダミーサイクル後にアクセスが可能となり、従来
よりも４クロック分だけ早期にアクセスすることが可能
となり、また、初期化ルーチン等でモード設定をする必
要がないので、プログラムによるモード設定の煩雑さを
低減することができるという効果を奏する。
【００２１】本発明の第１態様によれば、シンクロナス
ＤＲＡＭ利用者のシステムに応じて、デバイスメーカサ
イド又は利用者サイドで容易に動作モードの初期値を設
定することができるという効果を奏する。
ＤＲＡＭ利用者のシステムに応じて、デバイスメーカサ
イド又は利用者サイドで容易に動作モードの初期値を設
定することができるという効果を奏する。
【図１】本発明の一実施例の、シンクロナスＤＲＡＭ内
のモード設定に関する回路を示す図である。
のモード設定に関する回路を示す図である。
【図２】図１の回路を含むシンクロナスＤＲＡＭの全体
構成を示すブロック図である。
構成を示すブロック図である。
【図３】アクセス開始可能になるまでの経過を、従来例
と本実施例とについて対比して示す波形図である。
と本実施例とについて対比して示す波形図である。
【図４】従来の、シンクロナスＤＲＡＭのモード設定に
関する回路を示す図である。
関する回路を示す図である。
１０ モードレジスタ １１〜１４ Ｄフリップフロップ ２０ コマンドデコーダ ２１〜２５ アンドゲート ３０ モード初期設定回路 ３１ タイミングパルス発生回路 ３２ オアゲート ４０、４１ ＤＲＡＭコア
Claims (2)
- 【請求項１】 動作モードを設定するためのモードレジ
スタ（１０）と、 外部からの制御信号をデコードしてモードレジスタセッ
ト信号（ＭＲＳ）を生成し、該モードレジスタセット信
号がアクティブのときにアドレス（Ａ０〜Ａ６）をデコ
ードして該モードレジスタに動作モードを設定するコマ
ンドデコーダ（２０）と、 を有し、設定された該動作モードでクロック入力（ＣＬ
Ｋ）に同期してデータ入出力を行うシンクロナスＤＲＡ
Ｍにおいて、 電源電圧（ＶＣＣ）の立ち上りの際に該電源電圧が規定
値に達したことを検出してリセット信号（ＲＳＴ）を生
成し、該リセット信号のタイミングで該モードレジスタ
に該動作モードの初期値を設定するモード初期設定回路
（３０）、 を有することを特徴とするシンクロナスＤＲＡＭ。 - 【請求項２】 前記モードレジスタ（１０）は、セット
入力端（Ｓ）及びリセット入力端（Ｒ）を有するｎ個の
フリップフロップ（１１〜１３）を有し、 前記モード初期設定回路（３０）は、 外部から供給される電源電圧（ＶＣＣ）の立ち上がりの
際に該電源電圧が規定値に達したことを検出して１個の
パルスであるリセット信号（ＲＳＴ）を発生させるリセ
ット信号発生回路（３１）と、 一端が該リセット信号発生回路の出力端に共通に接続さ
れ、他端が該フリップフロップの該セット入力端及び該
リセット入力端のいずれかに接続された２ｎ個の不揮発
性スイッチ素子（３２〜３７）と、 を有することを特徴とする請求項１記載のシンクロナス
ＤＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05235225A JP3080520B2 (ja) | 1993-09-21 | 1993-09-21 | シンクロナスｄｒａｍ |
| KR1019940023777A KR0174733B1 (ko) | 1993-09-21 | 1994-09-17 | 동기 디램 |
| US08/307,420 US5448528A (en) | 1993-09-21 | 1994-09-19 | Synchronous DRAM having initial mode setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05235225A JP3080520B2 (ja) | 1993-09-21 | 1993-09-21 | シンクロナスｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793970A true JPH0793970A (ja) | 1995-04-07 |
| JP3080520B2 JP3080520B2 (ja) | 2000-08-28 |
Family
ID=16982940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05235225A Expired - Lifetime JP3080520B2 (ja) | 1993-09-21 | 1993-09-21 | シンクロナスｄｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5448528A (ja) |
| JP (1) | JP3080520B2 (ja) |
| KR (1) | KR0174733B1 (ja) |
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-
1994
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Also Published As
| Publication number | Publication date |
|---|---|
| KR0174733B1 (ko) | 1999-04-01 |
| KR950010074A (ko) | 1995-04-26 |
| US5448528A (en) | 1995-09-05 |
| JP3080520B2 (ja) | 2000-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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