KR100284987B1 - 버스트 edo 메모리 장치 어드레스 카운터 - Google Patents

버스트 edo 메모리 장치 어드레스 카운터 Download PDF

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아드리안 이. 옹
폴 에스. 자가르
브레트 엘. 윌리암스
트로이 에이. 맨닝
Original Assignee
로데릭 더블류 루이스
마이크론 테크놀로지, 인크.
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Abstract

순차적 및 인터리브된 어드레스 시퀀스를 생성하기 위해 카운터를 갖는 집적 메모리 회로가 기술된다. 생성된 어드레스는 버스트 EDO DRAM(Extended Data Output Dynamic Randonm Access Memory) 내의 메모리 소자를 액세스하는데 사용된다. 어드레스는 열 어드레스 신호(CAS*)의 상승 에지에 응답해서 변경된다. 메모리는 또한 열 어드레스 신호의 하강 에지에 응답해서 어드레스 카운터의 출력을 래치시키는 버퍼를 포함한다. 버퍼 내에서 래치된 어드레스를 사용하여 열 어드레스 신호의 하강 에지에서 버스트 방식으로 메모리 셀이 액세스된다. 메모리는 외부 열 어드레스 신호에 기초하여 내부 제어 신호를 발생시키기 위한 발생기 회로를 포함한다. 발생기 회로는 열 어드레스 신호의 제1 액티브 신호와 열 어드레스 신호의 제1 인액티브 신호를 검출한다. 카운터의 출력은 버스트 시퀀스의 끝을 검출하고 또 다른 버스트 액세스를 위해 장치를 초기화하기 위해 입력 어드레스 래치의 출력과 비교된다.

Description

[발명의 명칭]
버스트 EDO 메모리 장치 어드레스 카운터
[발명의 상세한 설명]
[기술분야]
본 발명은 고속의 판독(read) 및 기록(write) 액세스 사이클(cycle)을 갖는 고밀도의 데이터 저장을 제공하도록 설계된 메모리 장치 구조에 관한 것이다. 특히, 본 발명은 내부 어드레스 발생 회로와 버스트 액세스 가능한 메모리 장치를 위한 카운터, 및 버스트 액세스 메모리 장치를 액세스하는 방법에 관한 것이다.
[배경기술]
다이내믹 랜덤 액세스 메모리(DRAM)은 오늘날 제작되는 회로 중 가장 많고 가장 복잡한 직접 회로이다. 많은 생산량에도 불구하고, 이들 소자들의 제조기술 요건은 가격을 터무니 없게 높게 만들었다. 그런,대량 생산과 관련된 효율성으로 인해, 이들 메모리의 비트당 가격은 계속해서 하락하고 있다. 낮은 메모리 가격은 개인용 컴퓨터의 성장과 발전에 원동력이 되었다. 개인용 컴퓨터가 더욱 발전함에 따라, 이들 컴퓨터들은 표준 DRAM과 가격은 같으나 더 빠르고 더 고밀도의 메모리 소자를 필요로 하고 있다. 패스트 페이지 모드(fast page mode) DRAM은 오늘날 가장 널리 쓰이는 표준 DRAM이다. 패스트 페이지 모드 동작에서, 행 어드레스 스트로브(Row Address Strobe; RAS*)는 다중화된 DRAM 어드레스의 행 어드레스부를 래치하는데 사용된다. 다음으로 열 어드레스 스트로브(Column Address Strobe; CAS*)의 복수 발생(multiple occurrence)은 선택된 행 내의 데이터를 액세스하기 위해 복수의 열 어드레스를 래치하는데 사용된다. CAS*의 하강 에지(falling edge)가 발생할 때, 어드레스는 래치되고, DRAM 출력은 인에이블된다. CAS*가 하이로 전이할 때, DRAM 출력은 하이 임피던스(high impedance) 상태(tri-state)에 놓이게 된다. 집적 회로 제작의 진보로, DRAM의 내부 회로는 이전보다 더 빠르게 동작한다. 이러한 고속 회로는 보다 빠른 패스트 페이지 모드 사이클 타임(page mode cycle times)을 가능하게 했다. 소자가 최소한의 패스트 페이지 사이클 타임에서 동작할 때, DRAM을 판독하는데 있어 문제가 발생한다. CAS*는 15 나노초(nanoseconds)만큼 작은 시간동안 로우 상태일 수 있고, CAS*로부터 유효 출력 데이터(tCAC)까지의 데이터 액세스 시간은 15 나노초에 이를 것이다. 따라서, 최소한의 시간에서 동작하는 최악의 경우에는, 메모리 장치의 바깥으로 출력 데이터를 래치할 시간이 없게 될 수도 있다. tCAC가 10 나노초만큼 작은 장치에 대해서, 데이터는 수 나노초 동안만 유효할 수 있다. 과부하 상태의 마이크로프로세서 메모리 버스 상에서, 단지 수 나노초 동안만 유효한 비동기 신호를 래칭하는 것은 매우 어렵다. 더욱이, 매 35 나노 초마다 새로운 어드레스를 제공하는 것은 시스템 내에 상당한 양의 전기적 잡음을 생성하는 많은 어드레스 드라이버를 필요로 한다.
오늘날의 개인용 컴퓨터의 집적을 위한 방법으로서, 보다 빠르고 보다 더 높은 밀도의 랜덤 액세스 메모리 집적 회로가 요구된다. 이러한 요구를 만족시키려는 노력으로 표준 DRAM 설계에 대한 다수의 대안이 제안되었다. EDO(Extended Data Out) 모드라 일컬어지는 한 방법은 패스트 페이지 모드 사이클 시간을 증가시키지 않고, DRAM의 출력에서 데이터가 유효한 더 긴 시간 주기를 제공한다. EDO DRAM에서는 데이터 선들이 패스트 페이지 모드 동작시의 판독 사이클 사이에서 3상태에 있지 않다. 대신에, 데이터는 CAS*가 하이상태로 된 후, 다음 CAS*의 낮은 펄스가 발생된 후 얼마지날 때까지, 또는 RAS*나 출력 인에이블(OE*)이 하이상태로 될 때까지 유효하게 유지된다. 유효한 데이터가 패스트 페이지 모드나 EDO DRAM의 출력에 언제 도착하는지를 결정하는 것을 열 어드레스 입력이 유효한 때, CAS*가 하강할 때, OE*의 상태, 및 이전 사이클에서 CAS*가 상승하였을 때의 복합 함수가 될 수 있다. 데이터가 제어선 신호(특히, CAS*)에 대해 유효한 주기는 다양한 DRAM 제작자에 의해 채택된 바와 같이 EDO 모드의 특정구현방식에 의해 결정된다.
메모리 액세스 사이클을 단축시키는 방법은 부가 회로, 부가 제어핀, 및 표준화되지 않은 장치의 핀출력을 요구하는 경향이 있다. 예로서 제안하는 산업 표준 SDRAM(Synchronous DRAM)은 시스템 클럭 신호를 수신하기 위한 핀을 추가적으로 갖는다. 메모리 시스템에서 시스템 클럭은 각 장치에 연결되므로, 고부하가 걸리게 되고, 모든 장치내에서 항상 토글링(toggling) 회로가 된다. SDRAM은 또한 클럭 인에이블 핀, 칩 선택 핀, 및 데이터 마스크(mask) 핀을 갖는다. 표준 DRAM에서 볼 수 있는 것과 이름이 유사한 신호들은 SDRAM에서 상당히 다른 기능을 갖는다. 수 개의 제어핀을 부가하는 것은 장치 핀출력에서 표준 DRAM으로부터의 이탈을 요구하여 이러한 새 장치를 사용하는 설계 시도를 더 복잡하게 한다. SDRAM 장치에서는 상당한 양의 부가 회로가 요구되어 실제로 더 높은 장치 제작 비용을 필요로 한다.
현존하는 컴퓨터 시스템이 비표준 핀출력을 갖는 개선된 장치를 사용하기 위해서는 그러한 시스템들이 광범위하게 수정되어야 한다. 또한, 신호선상의 큰 용량성 부하로 인하여, 제어 및 어드레스 신호가 고속에서 새로운 메모리 장치를 동작시키는데 요구되는 주파수에서 교환될 수 없도록, 기존의 컴퓨터 시스템 메모리 구조가 설계된다. 단일 선내의 메모리 모듈(SIMM)은 컴퓨터 시스템에서 무엇이 메모리를 패키징하는 산업 표준 형태가 되는지에 대한 예를 제공한다. SIMM상에서 모든 어드레스 선은 모든 DRAM에 연결된다. 또한, 행 어드레스 스트로브(RAS*)와 기록 인에이블(WE*)은 때로 SIMM상의 각 DRAM에 연결된다. 이러한 선들은 그에 의해 구동되는 장치 입력수의 결과로 본래 용량성 부하를 갖는다. SIMM 장치들은 또한 전형적으로 출력 인에이블(OE*) 핀을 접지함으로써, OE*를 메모리 장치에 확장된 기능을 제공하기 위한 덜 매력적인 후보로 만든다.
SIMM을 사용하는 방대한 수의 컴퓨터로 인해 표준 SIMM 설계로부터 벗어난 제안에 대해서도 많은 저항이 있다. 표준으로부터의 급진적인 벗어남에 대한 산업계의 저항감과 SDRAM과 같은 새로운 장치를 지원할 수 없는 현재 시스템의 무능력이 폭넓은 수용을 지연시키게 된다. 그러므로, 급격히 다른 설계를 갖는 제한된 양의 장치만이 먼저 제작된다. 이러한 제한된 제작은 대량 생산과 더불어 제작개선과 효율성을 통해 이루어질 수 있는 비용 감소를 방해한다. EDO를 갖는 메모리에 대한 설명으로 Electronic Engineering Vol. 66, no. 813, September 1994, Woolwich, London, GB, pages 47-48에 소개된 “하이퍼 페이지 모드 DRAM”을 참조하라. 또한, 내부 어드레스 카운터를 갖는 메모리를 기술한 미국 특허 제4,984,217호를 참조할 수 있다.
[발명의 요약]
본 발명에서는 표준 DRAM 핀출력을 갖춘 집적 회로 메모리 장치가 고속 데이타 액세스를 위해, 그리고 현존하는 메모리 시스템과의 호환성을 위해 설계된다. 다중의 순차적인 액세스가 단일 열 어드레스에 이어서 발생되고, 판독된 데이타는 CAS* 제어 신호와 관련하여 출력이 되는 고속 버스트(burst) 모드의 동작이 제공된다. 버스트 모드 동작에서, 어드레스는 장치 내부적으로 증가되어 외부 어드레스선이 고주파수로 스위칭될 필요성을 제거한다. 판독/기록 명령은 버스트 액세스 당 한 번씩 주어져 고속으로 판독/기록 제어선을 토글할 필요성을 제거한다. 내부 어드레스 카운터와 데이타 입력/출력 래치의 클럭을 조정하기 위해서는, 각 메모리 칩에 대하여 단 하나의 제어선(CAS*)만이 동작 주파수에서 토글되어야 한다. 각 CAS*는 전형적으로 한 바이트 폭의 데이타 버스만을 제어하므로, 각 CAS*상의 부하는 전형적으로 다른 제어 신호(RAS*, WE*, 및 OE*)상의 부하보다 작다. 메모리 장치의 내부 회로는 현존하는 EDO(Extended Data Out) DRAM과 대개 호환가능하다. 이러한 유사성은 일부의 부가 회로를 가진 한 다이(die)상에서 두 종류가 제작되는 것을 허용한다. 표준 비버스트(non-burst) 모드와 고속 버스트 모드간의 스위치 기능은 그 장치가 표준 장치를 대신하여 사용되는 것을 허용하고, 보다 복잡한 고속 메모리 장치로의 교환 필요성을 제거한다. 내부 어드레스 발생은 패스트 페이지 모드 또는 EDO DRAM 중에서 가능한 것보다 더 빠른 데이터 액세스 시간을 제공한다. 이러한 버스트 EDO 장치의 고속 동작은 높은 데이터 출력을 달성하기 위하여 메모리 장치를 인터리브 시켜야 하는 필요성을 제거한다. 새로운 버퍼 회로가 메모리 어드레스를 래치하는데 사용되고, 새로운 발생회로가 다중 CAS* 선상의 전이를 감지할 수 있도록 제공된다. 이 장치는 기존의 메모리 모듈 핀출력과 호환된다. 메모리 모듈은 단일 인라인 메모리 모듈(Single In-Line Memory Module), 멀티칩 모듈(Multi-Chip Module), 및 듀얼 인라인 메모리 모듈(Dual In-Line Memory Module)을 포함한다. 이러한 특징들의 조합은 최소의 설계 변경으로 상당한 시스템 성능 향상을 가능하게 한다.
[도면의 간단한 설명]
제1도는 본 발명의 한 실시예에 따른 메모리 장치의 전기적인 개략도.
제2도는 선형 대 인터리브 어드레싱 포맷을 보여주는 도표.
제3도는 제1도의 장치를 액세싱하기 위한 타이밍도.
제4도는 제1도의 장치를 액세싱하기 위한 역시 또 다른 타이밍도.
제5도는 본 발명의 또 다른 실시예에 따른 단일 인-라인 메모리 모듈의 전기적인 개략도.
제6도는 열 어드레스 발생 제어 회로의 개략도.
제7도는 1비트 카운터 소자의 개략도.
제8도는 카운터 소자 클럭 인에이블 회로의 개략도.
제9도는 플립-플롭의 개략도.
제10도는 인에이블 NAND 게이트의 개략도.
제11도는 인에이블 NOR 게이트의 개략도.
제12도는 3비트 어드레스 발생기 회로의 개략도.
제13도는 제1도의 카운터 회로의 개략도.
제14도는 제1도의 버퍼 회로.
제15도는 제13도의 회로의 타이밍도.
제16도는 제13도의 쉬프트 레지스터 회로의 개략도.
제17도는 본 발명의 한 실시예에 따른 메모리 장치의 개략도.
제18도는 본 발명의 단일의 발생기 회로의 개략도.
제19도는 AND 논리를 사용한 BEDOCAS* 신호의 타이밍도.
제20도는 제17도의 회로의 타이밍도.
제21도는 본 발명에 따라 설계된 시스템의 개략도.
[양호한 실시예의 상세 설명]
제1도는 본 발명에 따라 설계된 16 메가비트 장치의 개략도이다. 장치는 8비트의 데이타 입력/출력 경로(10)를 갖는 2 Meg x 8 BEDO DRAM으로 구성되어 메모리 어레이(array)(12)내에 2,097,152바이트의 정보에 대한 데이타 저장을 제공한다. 제1도의 장치는 8비트 폭의 EDO DRAM의 산업 표준 핀출력을 갖는다. 액티브 로우(active-low) 행 어드레스 스트로브(RAS*) 신호(14)는 래치(18)에서 어드레스 입력(16)으로부터의 다중화된 메모리 어드레스 중 제1부분을 래치시키는데 사용된다. 래치된 행 어드레스(20)는 행 디코더(22)에서 복호화된다. 복호화된 행 어드레스는 메모리 어레이(12) 중 한 행을 선택하는데 사용된다. 열 어드레스 스트로브(CAS*) 신호(24)는 어드레스 입력(16)으로부터의 메모리 어드레스 중 제2부분을 열 어드레스 카운터(26)로 래치시키는데 사용된다. 래치된 열 어드레스(28)는 열 어드레스 디코더(30)에서 복호화된다. 복호화된 열 어드레스는 메모리 어레이(12) 중 한 열을 선택하는데 사용된다.
버스트 판독 사이클에서는 메모리 어레이내에서 행 및 열 어드레스 디코더에 의해 선택된 행 및 열 어드레스에 위치하는 데이타가 메모리 어레이로부터 판독되어 데이타 경로(32)를 따라 출력 래치(34)로 전달된다. 버스트 EDO DRAM으로부터 구동된 데이타(10)는 미리 결정된 수의 CAS* 사이클 지연(대기 시간(latency)) 이후 CAS*와 동기되어 장치 외부로 래치된다. 두 사이클 대기 시간의 설계를 위해, 버스트 액세스의 초기 어드레스를 래치시키는데 첫 번째 CAS* 하강 에지가 사용된다. 메모리로부터의 제1버스트 데이타는 두 번째 CAS* 하강 에지 이후에 메모리로부터 구동되고, 세 번째 CAS* 하강 에지를 통해 유효하게 유지된다. 일단 메모리 장치가 버스트 판독 사이클에서 데이타를 출력하기 시작하면, 출력 구동기(34)는 출력 인에이블(42) 및 기록 인에이블(36)(OE* 및 WE*) 제어선의 상태에 의존해 CAS*의 하이상태 간격 동안 데이타 출력을 3상태(tri-state)로 만들지 않고 데이타선을 계속 구동시키므로, 시스템이 출력 데이타를 래치시키도록 부가 시간을 허용한다. 일단 행 및 열 어드레스가 선택되면, CAS* 신호의 추가 전이는 미리 결정된 차례로 열 어드레스 카운터내에서 열 어드레스를 진행시키는데 사용된다. OE*가 로우로 유지되고 WE*가 하이를 유지한다면, 데이타가 버스트 EDO DRAM의 출력에서 유효하게 될 시간은 CAS* 신호의 타이밍에만 의존한다. 출력 데이타 신호 레벨은 그에 제한되지는 않지만, 표준 CMOS, TTL, LVTTL, GTL,또는 HSTL 출력 레벨 설명서에 따라 구동된다.
어드레스는 전체 시스템 요구조건과의 호환을 최대화하기 위해 선형적으로, 또는 인터리브된(interleaved) 형태로 진행된다. 제2도는 2, 4, 및 8 사이클의 버스트 길이에 대한 선형 및 인터리브된 어드레스 지정 시퀀스를 도시하는 도표이다. 도표에서 시작 어드레스 A1과 A2에 대한 “V”는 버스트 시퀀스를 통해 변경없이 유지되는 어드레스값을 나타낸다. 각 열 어드레스를 가진 어레이로부터 하나 이상의 데이터 워드가 판독되는 경우 열 어드레스는 각 CAS* 전이, 각 펄스, 또는 다수의 CAS* 펄스와 더불어 진행된다. 어드레스가 CAS* 신호의 각 전이와 더불어 진행될 때, CAS* 신호의 각 에지를 참조로 하는 장치 대기 시간에 이어지는 각 전이 이후에 데이터는 또한 그 일부로부터 구동된다. 이는 스위칭 제어선(CAS*)이 각 메모리 사이클 동안 한 번만 토글(하이상태에서 로우상태로 또는 로우상태에서 하이상태로)되는 버스트 액세스 사이클을 허용한다. 이는 각 사이클 동안 CAS*가 로우상태로 되고 이어서 하이상태로 되도록 요구하는 표준 DRAM, 및 각 메모리 사이클에 대해 모든 클럭 사이클(하이상태 및 로우상태 전이)의 전이를 요구하는 SDRAM과 대조된다. 기존의 EDO DRAM 장치와의 호환을 극대화 하기 위해, 본 발명은 CAS* 신호의 하강 에지에서 열 어드레스를 래치시키고 진행시키도록 설계된 장치를 참조로 더 설명된다.
버스트 액세스 메모리 장치내에서, 어드레스 입력(16)에서 지정되는 열 어드레스를 추가로 요구하지 않고서도 메모리 어레이내의 데이타를 추가로 액세스하기 위해서, 어드레스 발생 회로로부터 각각의 새로운 열 어드레스가 복호되어 사용된다. 이러한 데이타 버스트 시퀀스는, 버스트 길이와 같은 소정의 수의 데이타 액세스가 발생될 때까지 각 CAS* 하강 에지 동안 계속된다. 최종 버스트 어드레스가 발생된 후 수신된 CAS* 하강 에지는 어드레스 입력(16)으로부터의 또 다른 열 어드레스를 래치시켜 새로운 버스트 시퀀스가 시작된다. 판독된 데이타는 첫 번째 CAS* 대기 시간 이후 CAS*의 각 하강 에지에 래치되고 출력된다.
버스트 기록 사이클 동안, 데이터(10)는 입력 데이터 래치(34)에서 래치된다. 행 및 열 어드레스에 의해 지정된 제1어드레스를 목표로 하는 데이터는 제1열 어드레스가 래치될 때(기록 사이클 데이터 대기 시간이 0) CAS* 신호로 래치된다. 다른 기록 사이클 데이터 대기 시간값이 가능하지만, 오늘날의 메모리 시스템에서는 0이 바람직하다. 증가된 열 어드레스 위치에 저장하기 위한 부가 입력 데이터 단어는 연속되는 CAS* 펄스에서 CAS*에 의해 래치된다. 입력 래치(34)로부터의 입력 데이터는 데이터 경로(32)를 따라 메모리 어레이에 전해져 행 및 열 어드레스 디코더에 의해 선택된 위치에 저장된다. 앞서 설명된 버스트 판독 사이클에서와 같이, 미리 결정된 수의 버스트 액세스 기록은 어드레스선(16)에 제공되는 부가 열 어드레스의 요구 없이 발생된다. 미리 결정된 수의 버스트 기록이 발생된 후, 이어지는 CAS* 펄스는 새로 시작하는 열 어드레스를 래치시켜, 또 다른 버스트 판독 또는 기록 액세스가 시작된다.
제1도의 메모리 장치는 버스트 EDO 및 표준 EDO 동작 모드 사이의 스위칭 옵션을 포함한다. 이러한 경우에, 기록 인에이블 신호(WE*)(36)는 그 행에 대한 메모리 액세스가 버스트 또는 페이지 모드 사이클인가 여부를 결정하기 위해 행 어드레스 래치 시간(RAS* 하강, CAS* 상승)에 사용된다. RAS*가 하강될 때 WE*가 로우상태이면, 버스트 액세스 사이클이 선택된다. RAS* 하강시 WE*가 하이상태이면, 표준 EDO(Extended Data Out) 페이지 모드 사이클이 선택된다. 버스트 및 EDO 페이지 모드 사이클은 모두 RAS*가 로우상태인 동안 데이터 판독 사이클 사이에서 데이터 출력 구동기(34)가 데이터선(10)을 하이임피던스 상태로 놓이도록 요구하지 않음으로서 증가된 메모리 장치 동작 주파수를 허용한다. DRAM 제어 회로(38)는 표준 DRAM 제어 기능을 실행하는 것에 부가하여, RAS*가 하강될 때 WE*에 의해 선택된 모드에 따라 I/O 회로(34)와 열 어드레스 카운터/래치(26)를 제어한다. 버스트 모드 전용 DRAM에서, 또는 버스트 및 비버스트 액세스 사이클 사이를 교환하는 다른 방법으로 설계된 장치에서, RAS*가 하강될 때의 WE* 상태는 인터리빙 어드레스 지정 모드 대 선형 어드레스 지정 모드와 같이 다른 가능한 동작 모드간을 교환하는데 사용된다.
버스트 액세스 사이클에서 버스트 사이클 동안의 초기 열 어드레스가 CAS*에 의해 래치될 때, 기록 인에이블 신호는 판독 또는 기록 버스트 액세스를 선택하는데 사용된다. 열 어드레스 래치시 로우상태인 WE*는 버스트 기록 액세스를 선택한다. 열 어드레스 래치시 하이상태인 WE*는 버스트 판독 액세스를 선택한다. WE*의 레벨은 버스트 액세스를 통해 판독 동안에는 하이상태로 유지되고 기록 버스트 액세스 동안에는 로우상태로 유지되어야 한다. 버스트 기록 액세스내에서 로우상태로부터 하이상태로의 전이는 버스트 액세스를 종료시키게 되고, 더 이상의 기록이 일어나는 것을 방지한다. 버스트 판독 액세스내에서 WE*가 하이상태로부터 로우상태로 전이되는 것은 유사하게 버스트 판독 액세스를 종료시키게 되고, 데이터 출력(10)을 하이임피던스 상태에 놓는다. WE* 신호의 전이는 거짓(false) 기록 사이클을 트리거(trigger)시킬 가능성을 줄이기 위해 액세스 사이클내에서 중요한 타이밍 주기동안에는 고정된다. 중요한 타이밍 주기 이후에, WE*의 상태는 버스트 액세스가 계속되는가, 초기화되는가, 또는 종료되는가 여부를 결정하게 된다. 버스트 액세스의 종료는 버스트 길이 카운터를 리셋하고, DRAM을 또 다른 버스트 액세스 명령이 수신될 상태에 놓는다. 버스트 액세스 동안 하이상태가 되는 RAS* 및 CAS*는 또한 버스트 액세스 사이클을 종료하여 데이터 구동기를 하이임피던스 출력 상태에 놓고, 또한 버스트 길이 카운터를 리셋한다. CAS*가 숨겨진 리프레쉬 사이클과의 호환을 위해 활성화되어 있는 동안 RAS*만이 하이상태로 되면, 판독 데이터는 장치 출력에서 유효하게 유지되고, 그렇지 않은 경우 하이상태인 RAS*만이 버스트 액세스를 종료하는데 사용된다. 버스트 판독을 종료하고 또 다른 버스트 판독을 시작하거나, 버스트 액세스 사이의 최소 지연으로 또 다른 버스트 기록을 실행하기 전에 버스트 기록을 종료하는 것을 원할 때는 최소 기록 인에이블 펄스 폭만이 요구된다. 버스트 판독의 경우, WE*는 제1버스트 판독을 종료하도록 하이상태에서 로우상태로 전이되고, 이어서 새로운 버스트 판독 사이클을 지정하기 위해 CAS*의 다음 하강 에지 전에 다시 하이상태로 전이된다. 버스트 기록에서는 WE*가 현재의 버스트 기록 액세스를 종료하도록 하이상태로 전이되고, 이어서 또 다른 버스트 기록 액세스를 초기화하도록 CAS*의 다음 하강 에지 전에 다시 하이상태로 전이된다.
제1도의 장치에 대한 기본적인 실행은 고정된 버스트 길이 4, 고정된 CAS* 대기 시간 2, 및 고정된 버스트 어드레스의 인터리빙 순차를 포함한다. 이러한 기본적인 실행은 표준 EDO 페이지 모드 DRAM에 거의 부가 회로를 요구하지 않아, 표준 EDO 페이지 모드 및 버스트 EDO DRAM 모두의 기능을 제공하도록 대량 제작될 수 있다. 이러한 장치는 또한 많은 SIMM 모듈 설계와의 호환을 위해 출력 인에이블 핀(OE*)이 접지되는 것을 허용한다. 디스에이블(disable)되지 않을 때(접지에 연결되어) OE*는 CAS* 하강 전에 인액티브(하이) 상태이고 CAS* 상승을 지나 인액티브 상태를 유지하면 판독 사이클에서 일부로부터 데이터가 구동되는 것을 방지하는 비동기 제어이다. 이러한 설정 및 유지 조건이 만족되지 않으면, 판독 데이터는 판독 사이클의 일부 동안 구동된다. OE* 신호를 CAS*와 동기화시키는 것이 가능하지만, 이는 전형적으로 CAS*를 데이터 유효 지연 시간으로 증가시키고, 그렇지 않은 경우 불필요한 부가 CAS* 저펄스 없이 하이상태인 RAS* 이전에 판독 데이터가 디스에이블되는 것을 허용하지 않는다. 바람직한 실시예에서는 판독 사이클 중 임의의 시간에 OE*가 하이상태로 전이되면, OE* 신호의 전이에도 불구하고 CAS*의 다음 하강 에지때까지는 출력이 하이임피던스 상태로 유지된다.
WCBR(write-CAS*-before-RAS*) 프로그래밍 사이클의 수신시, 하나 또는 그 이상의 애드레스 입력 신호(16) 상태나 데이터 신호(10)의 상태를 래치시키는 모드 레지스터(40)를 사용하여, 버스트 길이, CAS* 대기 시간, 및 어드레스 시퀀스를 프로그램 할 수 있다. 이러한 장치에서, 모드 레지스터로부터의 출력(44)은 DRAM에 필요한 회로를 제어한다. 1, 2, 3의 CAS* 대기 시간 뿐만 아니라, 2, 4, 8의 버스트 길이 선택, 전 페이지가 제공될 수 있다. 장치의 동작 속도가 증가하고 컴퓨터 구조가 발달함에 따라, 선택 가능한 다른 버스트 길이 및 대기 시간이 제공될 수도 있다. 제1도의 장치는 WCBR 사이클 동안 최하위 어드레스 비트의 상태를 래치시킴으로써 어드레싱 시퀀스의 프로그램 가능성을 포함한다. 추가 입력신호가 어드레스 시퀀스를 설정하는 인에이블을 복호하기 위해 사용될 수 있다. 예를 들어, 시퀀스 모드가 설정되는 것을 지시하기 위해, WCBR 사이클에서 주소 선 A1-A7상에서 수신되는 특정값이 복호되고, A0의 상태는 어느 모드가 선택되는지를 지시하기 사용된다. 본 특정 실시예에 대한 버스트 길이 및 CAS* 대기는 고정된다. 이러한 DRAM의 특성 세트에서 가능한 다른 방법은 고정된 버스트 모드만을 갖는 것, 표준 패스트 페이지 모드(비(non) EDO)와 버스트 모드간에 선택되는 것, 및 동작 모드간에 선택된 RAS*와 조합하여 출력 인에이블 핀(OE*)(42)을 사용하는 것을 포함한다. 또한, WCBR 리프레쉬 사이클은 RAS*와 결합된 제어 신호 보다는 오히려 동작 모드를 선택하도록 사용될 수 있다. RAS* 하강시 WE* 및 OE*의 다양한 조합을 이용해, 보다 복잡한 메모리 장치는 패스트 페이지 모드, EDO 페이지 모드, 정적 칼럼 모드, 및 버스트 동작간의 스위칭과 같은 부가적인 동작 모드를 제공한다. 원하는 모드를 부호화하도록 다중 어드레스나 데이터선을 이용하는 WCBR 사이클의 사용을 통해 유사한 세트의 모드로부터 한 모드가 선택될 수 있다. 다른 방법으로, 다중 동작 모드를 갖춘 장치가 장치의 동작 모드를 프로그램하는데 사용되는 와이어(wire) 결합 위치 또는 프로그램가능한 휴즈를 포함할 수 있다.
본 발명은 수개의 바람직한 실시예를 참고로 설명되었다. 패스트 페이지 모드 DRAM과 EDO DRAM이 x1, x4, x8, 및 x16의 데이터 폭과, 1메가비트, 4메가비트, 16메가비트, 및 64메가비트의 밀도를 포함하는 다수의 구성에서 이용가능한 것과 같이; 본 발명의 메모리 장치는 다른 많은 메모리 조직의 형태를 취한다. 집적 회로 메모리 설계기술에 숙련된 자는 본 명세서의 도움으로 본 발명의 의도로부터 벗어나지 않는 다양한 메모리 장치를 설계할 수 있다. 그러므로, 본 발명에 적용될 수 있는 다양한 메모리 장치의 조직에 관한 상세한 설명은 필요하지 않다.
버스트 EDO 메모리 장치에 대한 바람직한 핀출력이 제3도에 도시된다. 핀출력은 EDO DRAM의 핀출력과 동일함을 주목하여야 한다. 공통된 핀출력은 최소의 설계 변화로 이 새로운 장치가 기존의 메모리 설계에서 사용되는 것을 허용한다. 공통된 핀출력은 또한 표준 EDO DRAM 핀출력에 익숙한 종래 기술에 숙련된 자에게 새로운 설계가 용이하도록 한다. 표준 EDO DRAM 핀출력을 유지하는 상기 발명의 변화는 메모리 장치의 데이터 액세스를 시스템 클럭과 동기 시키도록 시스템 클럭 신호로 CAS* 핀을 구동시키는 것을 포함한다. 본 실시예에서는 행 어드레스를 래치하기 위해 RAS* 하강 이후의 제1 CAS* 액티브 에지를 이용하고, 버스트 액세스 사이클의 제1열 어드레스를 래치시키기 위해 나중의 에지를 이용하는 것이 바람직학다. 행 및 열 어드레스가 장치내에서 래치된 후, 시스템 클럭과 동기된 버스트 액세스 사이클를 제공하도록 어드레스는 내부적으로 증가된다. 그 부분이 OE* 핀에서 데이터 출력 디스에이블 기능을 요구하지 않으므로, 다른 핀 기능의 대체 방법은 버스트 어드레스 증가 신호를 OE*에서 구동하는 것을 포함한다. OE* 핀의 다른 대체 사용은 장치가 표준 EDO 핀출력을 유지하도록 허용하지만, 버스트 액세스와 같은 증가된 기능을 제공한다. OE* 핀은 유효한 칼럼 시작 어드레스의 유무를 신호로 전하거나 버스트 액세스를 종료 하는데 사용된다. 이러한 각 실시예는 최소의 재설계로 현재 메모리 시스템에서 사용될 수 있는 고속 버스트 액세스 메모리 장치를 제공한다.
제3도는 제1도의 장치의 버스트 기록으로 이어지는 버스트 판독을 실행하기 위한 타이밍도이다. 제3도에서, 행 어드레스는 RAS* 신호에 의해 래치된다. WE* 핀의 상태가 RAS* 시간에 버스트 액세스 사이클을 지정하는데 사용되는 설계의 실시예에서, WE*는 RAS*가 하강될 때 로우상태이다. 다음에는 버스트 판독 액세를 초기화하기 위해 하이상태인 WE*로 CAS*가 낮게 구동되고, 열 어드레스가 래치된다. 데이터 출력 신호(DQ)는 제1 CAS* 사이클에서 구동되지 않는다. CAS* 신호의 제2하강 에지에서는 내부 어드레스 발생 회로가 열 어드레스를 진행시켜 어레이의 또 다른 액세스를 시작하고, 제1데이터 출력은 데이터 액세스 시간(tCAS)으로의 CAS* 이후에 장치로부터 구동된다. 새로운 버스트 판독 액세스를 위한 새로운 열 어드레스를 래치시키는 CAS*의 제5 하강 에지까지는, 지정된 버스트 길이 4를 갖는 장치에서 부가적인 버스트 액세스 사이클이 계속된다. 제5 CAS* 사이클에서의 WE* 하강은 버스트 액세스를 종료하고, 부가적인 버스트 액세스를 위해 장치를 초기화한다. 로우상태인 WE*로의 제6 CAS* 하강 에지는 새로운 버스트 어드레스를 래치시키고, 입력 데이터를 래치시키고, 또한 장치의 버스트 기록 액세스를 시작하는데 사용된다. RAS*가 버스트 액세스를 종료시키기 위해 상승할 때까지, 부가 데이터값은 연속된 CAS* 하강 에지 상에서 래치된다.
제4도는 버스트 판독 사이클로 이어지는 버스트 기록 액세스 사이클을 도시하는 타이밍도이다. 제4도에서와 같이 RAS* 신호는 행 어드레스를 래치시키는데 사용된다. 버스트와 비 버스트(non-burst) 액세스 모드중에서 선택하기 위해 RAS* 시간에서 WE*의 상태를 이용하지 않는 본 발명의 실시예에서는 WE* RAS*의 하강시에 “무정의(don′t care)” 상태가 된다. 로우상태인 WE*와 조합된 제1 CAS* 하강 에지는 래치된 제1데이터로 버스트 기록 액세스를 시작한다. 부가 데이터값은 연속된 CAS* 하강 에지로 래치되고, 메모리 어드레스는 인터리빙 또는 순차적인 방법으로 장치 내부에서 진행된다. 제5 CAS* 하강 에지에서는 새로운 열 어드레스 및 관련된 기록 데이터가 래치된다. 제6 CAS* 사이클에서 WE* 신호가 하이상태로 될 때까지 버스트 기록 액세스 사이클은 계속된다. WE* 신호의 전이는 버스트 기록 액세스를 종료한다. 제7 CAS* 로우상태 전이는 새로운 열 어드레스를 래치시키고 버스트 판독 액세스를 시작한다(WE*가 하이상태). 버스트 판독은 버스트 사이클을 종료시키는 RAS*가 상승할 때까지 계속된다.
제3도 및 제4도로부터, 데이터 전이의 짧은 주기를 제외하고 OE* 핀이 로우상태에 있는 한 버스트 판독 사이클 동안의 데이터는 장치 출력에서 유효하게 유지됨을 주목하여야 한다. 또한, CAS*가 하강될 때 또는 그 이전에 WE* 핀은 로우상태이므로, 데이터 입력/출력선은 기록 사이클 동안 그 부분에서 구동되지 않고, OE* 핀은 “무정의” 상태이다. CAS* 신호와 데이터 신호만이 비교적 높은 주파수에서 토글되고, CAS* 이외의 제어 신호는 하나의 CAS* 사이클 시간이나 그 이하 동안 활성 또는 인액티브 상태에 있도록 요구되지는 않는다. 이것은 다양한 장치 기능을 위해 종종 행 어드레스 스트로브, 열 어드레스 스트로브, 데이터 마스크, 및 판독/기록 제어 신호가 한 클럭 사이클이나 그 이하 동안 유효하도록 요구하는 SDRAM과 대조된다. 전형적인 DRAM은 또한 CAS* 하강에 앞서 데이터 액세스를 시작하도록 열 어드레스가 어레이로 전파되는 것을 허용한다. 이는 CAS 하강 이전의 충분한 시간 주기 동안 어드레스가 유효하면 CAS* 하강으로부터의 고속 데이터 액세스를 어레이로부터 액세스되었던 데이터에 제공하도록 행해진다. 이러한 설계에서는 열 어드레스가 CAS* 하강 이전에 변하면 메모리 액세스를 재시도하기 위해 어드레스 전이 검출 회로가 사용된다. 이러한 방법은 실질적으로 새로운 열 어드레스를 준비하기 위해 최종 어드레스 전이 이후 각 메모리 사이클의 시작부에 시간 주기를 허용하여야 하므로 메모리 액세스를 실행하기 위한 부가 시간을 요구한다. CAS* 하강에 바로 앞선 열 어드레스에서의 변화는 대략 5㎱ 만큼 액세스 시간을 증가시킨다. CAS*가 하강된 후까지 열 어드레스가 어레이에 전파되는 것을 본 발명의 실시예는 허용하지 않는다. 이는 어드레스 전이 검출 회로의 필요성을 제거하고, CAS*에 관한 고정된 어레이 액세스를 허용한다.
제5도는 본 발명에 따라 설계된 단일 선내 메모리 모듈(SIMM)의 도면이다. SIMM은 현존하는 시스템 및 소켓과의 물리적인 호환을 위해 표준 SIMM 모듈 핀 출력을 갖는다. 2 Meg x 8 메모리 장치(410, 412, 414, 416) 각각이 EDO 페이지 모드에서 동작될 때, EDO 페이지 모드 SIMM과의 기능적인 호환성이 유지된다. CAS* 신호 (418, 420,422), 및 (424) 각각은 한 바이트 폭의 32비트 데이터 버스(426, 428, 430, 432)를 제어한다. RAS* 신호(434)는 각 메모리 장치에서 행 어드레스를 래치시키는데 사용되고, 장치가 두 모드에서 동작할 수 있도록 페이지 모드와 버스트 모드 액세스 사이클간을 선택하게 WE*(436)과 조합되어 사용된다. 어드레스 신호(438)는 SIMM상의 각 메모리 장치에 다중화된 행 및 열 어드레스를 제공한다. CAS* 신호의 각 에지가 상술된 바와 같이 사용되면, 버스트 모드에서는 활성화된 CAS* 제어선만이 장치의 동작 주파수에 또는 반 주파수에서 토글되도록 요구된다. 데이터선은 CAS* 선의 주파수의 반에서, 또는 같은 주파수에 교환가능하도록 요구되고, 다른 제어 및 어드레스 신호는 CAS* 및 데이터선 보다 더 낮은 주파수에서 교환된다. 제5도에 도시된 바와 같이, 각 CAS* 신호 및 각 데이터선은 단일 메모리 장치에 연결되어 다른 제어 및 어드레스 신호 보다 더 높은 주파수 스위칭을 허용한다. 각 메모리 장치 (410), (412), (414), 및 (416)은 본 발명에 따라 설계되어, 제1행 및 열 어드레스가 래치된 후 CAS* 제어선에 관한 타이밍으로 다중 메모리 어드레스 위치로부터 순차 또는 인터리빙 데이터 액세스를 위하여 내부 어드레스 발생을 제공하는 버스트 동작 모드를 허용한다.
제6도는 제1도의 어드레스 발생 회로(26)의 개략도이다. 예로서의 제6도는 고정된 버스트 길이 4를 갖는 버스트 EDO 메모리 장치를 위한 2비트 어드레스 발생기를 도시한다. 제1도의 구성 요소와 공통이거나 제1도로부터 유도된 제6도의 전기 신호 및 회로 요소는 동일한 참조 번호가 할당되어 있다. 제1도에 도시된 바와 같이, 제어 회로(38)로부터의 어드레스(16), 어드레스 스트로브(24), 및 제어(39)는 어드레스 발생 회로(26)에 입력을 제공한다. 제6도의 모드 제어 레지스터로부터의 모드 제어 정보(44)는 어드레스 발생 회로(26)에 의해 역시 수신된다. 도시된 2비트 어드레스 발생기에 대해, 어드레스의 최상위 비트(MSB; Most Significant Bit)는 래치(50)에서 래치되어 제1도의 어드레스(28)의 일부를 형성하는 공통 어드레스 MSB(52)를 제공한다. 어드레스(16)의 2개의 최하위 비트(LSB; Least Significant Bit)(A0, A1)는 1비트 카운터 소자(54)에 각각 결합된다. 2개의 1비트 카운터 소자는 합쳐져 2 비트 버스트 어드레스 카운터를 이룬다. 1비트 카운터 소자의 출력은 초기 어드레스 비트(56, 58), 버스트 어드레스 비트(60, 62), 및 버스트 어드레스 비트의 보원(compliment)(64, 66)을 래치시킨다. 래치된 초기 어드레스(52, 56, 58)는 새로운 초기 버스트 어드레스의 위에 덧씌어질 때까지 초기 버스트 어드레스를 반영한다. 래치된 초기 어드레스는 종료 버스트 어드레스가 언제 도달했는지를 결정하는데에 사용된다. LSB 래치된 초기 어드레스(58)는 다음의 상위 카운터 비트에 대한 토글 조건(68)을 판별하는데 사용된다. 최하위 어드레스 카운터 소자에 대한 클럭은 어드레스 스트로브 신호(24)로부터 유도된다. 다음의 최하위 비트에 대한 클럭은 어드레싱 모드(70)와 LSB 카운터 소자의 래치된 초기 어드레스의 논리함수(본 실시예에서는 AND 게이트(69))에 의해 선택되는 LSB 카운터 소자의 원(true)(60) 또는 보원(64) 버스트 어드레스 출력(60)의 조합에 의한 어드레스 스트로브 신호로부터 유도된다.
동작시, 버스트 액세스 명령(39), 선(90) 상의 버스트 종료 명령(예를 들어 기록가능 전이), 라인(88) 상의 리셋 조건, 또는 선(84) 상의 정합 신호는 스트로브 신호와 결합되어 부하 제어 회로(92)로부터의 부하 신호(74)에 응답하여 초기 어드레스가 래치되도록 할 것이다. 초기 어드레스가 래치된 후에, 버스트 액세스가 개시될 것이다. 초기 어드레스는 어드레스 래치(50)와 어드레스 카운터 소자에서 래치된다. 각각의 어드레스 스트로브 액티브 에지 전이는 LSB 카운터 소자 버스트 어드레스 출력(60, 64)가 제2도에 기술된 어드레싱 시퀀스에 따라 토글되도록 유발한다. 제2어드레스 비트는 다음의 저차 카운터 소자의 원 출력 또는 그 보원 출력의 상태에 따른 어드레스 스트로브에 응답하여 계속해서 토글링할 것이다. 선형 어드레싱 모드에서, 제2카운터 소자는 LSB(60)가 하이에서 로우로 토글링함에 따라 토글하며, LSB가 로우에서 하이로 토글할 때는 상태를 유지한다. 인터리브 어드레싱 모드에서, 제2 LSB는 LSB가 하이에서 로우로 토글할 때 이와 같이 토글하며 LSB가 로우에서 하이로 토글하나 래치된 어드레스 LSB(58)가 로우(모두 짝수 초기 어드레스)라면 상태를 유지할 것이다. 홀수(LSB 하이) 초기 어드레스로부터 인터리브된 어드레싱의 경우, 제2 LSB 카운터 출력은 LSB(60)가 로우에서 하이로 토글함에 따라 토글할 것이다. LSB 카운터의 원 출력이 로우에서 하이로 토글할 때, 보원 출력(64)은 하이에서 로우로 토글할 것이다. 멀티플렉서(76)은 차기 카운터 비트에 대한 토글 조건을 제공하기 위해 LSB 카운터 원 출력 및 보원 출력간의 선택을 위해 사용된다. 멀티플렉서 출력은 논리 회로(70)에 의해 선택된다.
양호한 실시예에서, 클럭 인에이블 회로(78)는 단일선(68)을 통해 토글 신호를 수신한다. 이것은 또한 어드레스 스트로브 신호를 수신하고 글리치 프리(glitch free) 클럭 신호를 제2카운터 소자에 제공한다. 인에이블 신호(94)는 클럭 인에이블 회로를 초기화 또는 디스에이블하는데 사용된다. 카운터 소자가 8에 이르는 버스트 길이에 대한 어드레스를 제공하기 위해 추가로 첨가될 수 있다. 추가 단계의 토글 조건은 앞단게에서 래치된 초기 어드레스 출력(56)과 어드레싱 모드의 논리 조합에 따라 제2단계가 제1단계에 의존하는 방식으로 결정된다. 제2단계로부터의 초기 래치된 어드레스 비트는 인터리브 대 선형 모드 제어와 결합하여 제2단계 원 또는 보원 출력이 제3단에 대한 토글 조건을 제어하는지의 여부를 판별한다. 풀 페이지(full page) 버스트 능력에 대해, 풀 페이지 버스트 시퀀스는 전형적으로 선형 어드레싱에만 정의되므로 토글 조건을 선택하기 위한 추가 멀티플렉서 없이 카운터가 확장될 수 있다.
비교기(comparator)는 버스트 시퀀스의 종점을 검출하는데 사용된다. 초기 어드레스가 적재되면 비교기는 디스에이블된다. 카운터가 증분된 후에, 비교기는 인에이블된다. 종료 버스트 어드레스가 도달한 후에, 카운터는 초기값과 정합하는 값까지 증분될 것이다. 이러한 조건은 비교기 내에서 어드레스 정합을 일으킨다. 정합 신호는 카운터 부하 제어 회로에 결합되어, 새로운 버스트 액세스 초기 어드레스가 적재되도록 한다. 이 때, 카운터는 어드레스가 진행할 때까지 다시 디스에이블된다.
양호한 실시예에서, CAS* 신호의 하이에서 로우로의 전이에 응답하여 메모리 액세스가 시작되며, CAS*의 로우에서 하이로의 전이에 응답하여 어드레스 카운터가 진행한다. 새로운 버스트 액세스가 시작되면, 어드레스 래치와 카운터가 적재되고, 액세스 사이클이 제1초기 어드레스에서 시작하고 비교기가 디스에이블된다. CAS*가 상승될 때, 카운터는 증분되고, 비교기는 인에이블된다. 이어지는 CAS* 하강 에지에 응답하여 추가 액세스 사이클이 발생한다. 버스트 사이클의 마지막 액세스 다음에 오는 CAS* 상승 에지는 카운터를 진행시키고 제1초기 어드레스와 정합하는 어드레스가 된다. 비교기는 다음의 CAS* 하강 에지에 응답하여 새로운(제2) 초기 버스트 어드레스가 래치되도록 하는 정합 신호(84)를 출력할 것이다. 비교기는 CAS*가 하이상태로 바뀐 후, 적어도 로우로 갈 때까지의 시간지연 후부터 CAS*가 하이인 동안 인에이블될 필요가 있다. 지연 회로(80)는 지연된 CAS* 신호를 비교기에 제공하여 비교기의 정합 신호 출력을 제공한다.
제7도는 제6도의 1비트 카운터 소자(54)의 한 실시예의 개략적 표현이다. 전달 장치(101)는 제6도의 부하 제어 회로(92)로부터의 부하 제어 신호(74)에 응답하여 인에이블된다. 전달 장치가 인에이블될 때, 풀업(pull up) 장치(102)는 디스에이블된다. 제6도의 어드레스 버스(16)로부터의 어드레스 비트(104)는 그 보원(106)과 더불어 SR 플립플롭(filp flop)(108)을 셋(set) 또는 리셋(reset)시키는데 사용된다. 부하 제어 신호가 인액티브(inactive) 상태(이 실시예에서는 하이상태)에 있을 때, 풀업 장치는 패스 장치를 디스에이블 시킨 채 셋 입력 또는 리셋 입력을 하이로 끌어 올려 SR 플립플롭을 토글 플립플롭 구성 상태에 둔다. 플립 플롭 출력은 입력 클럭(109)의 각각의 양의 전이와 더불어 토글할 것이다. 초기 어드레스는 래치(111)에서 역시 래치되어 버퍼(11)을 통해 카운터 소자 밖으로 버퍼링된다. SR 플립플롭은 버퍼(112, 114)에 의해 역시 버퍼링된다.
제8도는 제6도의 클럭 인에이블 회로의 개략도이다. 클럭 인에이블 회로(120)의 출력은 클럭킹 신호(122)(전형적으로 제6도의 열 어드레스 스트로브(24)와 제6도의 멀티플렉서로부터 수신되는 토글 조건 신호(68)와의 논리 함수이다. 클럭 신호가 상승할 때(이전 카운터 소자와 동기화하여) 카운터 소자를 클럭킹할 클럭 인에이블 회로로부터의 글리치 프리 클럭 신호를 제공하는 것이 바람직하다. 클럭 신호가 상승할 때, 입력(68)는 래치(124)를 통과하는 것이 허용되고, 출력은 신호(125)에 의해 하이로 강제된다. 출력을 하이로 강제하는 것은 카운터가 진행할 때 클럭의 상승 에지 이후에 발생하는 입력 상의 전이에 응답하여 출력이 스위칭되는 것을 방지한다. 입력 클럭 신호가 로우로 갈때, 만일 입력(68)이 하이이면, 래치(124)의 출력은 하이로 래치될 것이며, 클럭 인에이블 회로의 출력은 로우로 가서 클럭의 다음번 상승 에지에서 다음번 카운터 단계가 클럭될 것임을 가리킨다. 다음번 상승 클럭 에지가 발생하면, 클럭 인에이블 회로의 출력은 다시 하이로 강제되고, 이제는 로우인 입력(68)이 통과되어 클럭 전이가 로우로 되돌아 갈 때 출력을 하이로 유지한다. 제3카운터 소자 클럭 입력에 대한 클럭 인에이블 회로 입력은, 입력이 제1클럭 인에이블 회로에 대한 입력(68)과 제12도에 도시된 바와 같은 제2카운터 소자의 멀티플렉서 출력의 논리적 AND인 것과 유사한 방식으로 설계될 수 있다. 이러한 방식으로 입력을 게이팅(gating)하는 것은 다음번 카운터 단계가 토글되려 할 때 입력이 한 사이클 동안 하이가 되는 것을 보장한다. 인에이블 입력(94)은 하이일 때 클럭 인에이블 회로 출력을 하이로 강제하여 다음번 카운터 단계가 진행하는 것을 방지한다. 이 입력은 리셋 조건에 대해 하이로 구동되어 버스트 모드 어드레싱을 디스에이블하거나 제12도에 도시된 바와 같은 실시예에서 버스트 길이를 조절한다.
제9도는 제7도의 플립플롭(108)의 한 실시예의 개략도이다. 플립플롭은 2개의 상호교차된 인에이블 NAND 게이트와 2개의 상호교차된 인에이블 NOR 게이트로 구성된다. 플립플롭의 이 실시예는 액티브 로우 셋(S*)과 리셋(R*) 입력, 클럭 입력, 원 출력, 보원 출력으로 구성된다. 인에이블 NAND와 인에이블 NOR 게이트 예가 각각 제10도와 제11도에 나타나 있다.
제12도는 본 발명의 지침에 따라 설계된 3비트 카운터의 개략도이다. 제12도의 많은 구성 요소들이 제6도에서의 유사 또는 동일한 요소들과 대응하는 참조 번호를 가진다. 상술한 바와 같이, 제3카운터 소자가 제6도의 회로에 첨가되어 선형 및 인터리브된 8사이클 버스트 시퀀스에 대해 3비트 카운터를 제공할 수도 있다. MSB 어드레스 래치(50)는 제6도의 래치보다 1비트 좁다. 비교기(72)는 1비트 더 넓다. 프로그램가능한 버스트 길이 2, (제2 및 제4클럭이 마스크됨), 4(제3단 클럭이 마스크 됨), 및 8(모든 클럭이 인에이블됨)을 제공하기 위해, 추가 클럭 제어가 제2 및 제3카운터 단계의 클럭 입력을 개별적으로 마스크 하기 위해 추가의 클럭 제어가 제공될 수도 있다. 제2 및 제3단의 클럭 마스킹은 제1도의 모드 레지스터(40)으로부터의 버스트 길이 제어(44)에 응답하여 클럭 인에이블 회로의 인에이블 입력을 독립적으로 제어하여 달성될 수 있다. 만일, 더 고차의 카운터 단계의 진행이 방지되면, 비교기는 어드레스 정합을 LSB 랩 라운드(wrap around)로서 검출하며, 버스트 액세스가 제6도의 실시예를 참조하여 적절한 시간에 종료될 것이다.
제13도 및 제14도는 제1도의 어드레스 발생 회로(26)에 포함된 2비트 어드레스 카운터의 한 실시예를 도시한다. 2비트 버스트 어드레스 카운터는 BEDO 카운터 회로(250)와 2개의 버퍼 회로(272)로 구성된다. 제13도에 도시된 BEDO 카운터 회로(250)은 버스트 길이 4를 갖는 BEDO 메모리에 대해 2개의 카운트 비트 A0*_CNTR, A1*_CNTR을 생성한다. 제2도를 참조하여 상술된 선형 또는 인터리브 카운트를 생성하는데 4개의 클럭킹되는 플립-플롭(252(a)-252(d))이 사용된다. 플립-플롭의 Q 및 Q* 출력은 만일 R과 S 입력이 하이이면, 클럭 입력 상에 제공되는 클럭 신호의 하강 에지에서 토글할 것이다. 따라서, BEDOCAS는 플립-플롭이 BEDOCAS*의 상승 에지에서 진행하도록 플립-플롭(252(a)-252(c))에 대한 클럭 입력으로 사용된다. 쉬프트 레지스터(254, 256)는 플립-플롭(252(b), 252(d))에 대한 클럭 신호를 생성하는데 사용된다. 멀티플렉서 회로(258)는 쉬프트 레지스터(256, 254)를 플립-플롭(252(d))에 결합함으로써 카운터를 선형 또는 인터리브 모든 간에서 스위칭하는데 사용된다.
NOR 게이트(260)의 출력은 플립-플롭(252(a), 252(b))의 R 입력에 제공되며, 인에이블 및 MODCH 신호 모두가 로우일때 하이일 것이다. 메모리 어레이(12)의 열에 전원이 공급될 때, 인에이블 신호는 로우이다. MODCH 신호는 BEDO 모드(판독 또는 기록)에서의 변화가 언제 개시되는지를 가리키는데 사용된다. 플립-플롭(252(a))의 Q 출력은 매 클럭 신호마다 토글하며, 플립-플롭(252(b))은 하나 걸러 하나의 클럭 신호마다 토글할 것이다. 출력 CY0* 및 CY1*은 4까지 카운트 하는데 사용된다. 따라서, 이들 출력들은 카운터 회로(250)가 언제 4개의버스트 스텝을 종료했는지를 가리킨다.
플립-플롭(252(c)-252(d))은 비슷한 방식으로 동작하나, 외부적으로 입력된 열 어드레스에서 시작해서 선형 또는 인터리브적으로 카운트할 수 있다. NAND 게이트(262)는 플립-플롭(252(c) 및 252(d))의 R 및 S 입력을 하이 전압 레벨로 결합하기 위한 수단으로서 제공된다. BEDO 신호는 메모리가 BEDO 상태에서 동작한다는 것을 가리키는 내부 메모리 신호이며, NEWBURST 신호는 새로운 데이타 버스트가 개시되는 때를 가리킨다. 새로운 데이타 버스트는 버스트 동작에서의 인터럽트 이후의 모드 변화나 버스트 시퀀스 종료 후의 모드 변화와 같은 여러가지 사건에 의해 개시될 수 있다. BEDO와 NEWBURST 모두가 하이이면, NAND 게이트(262)의 출력은 로우이다. 버퍼(264)는 인에이블되어 어드레스 A0 및 A1이 NAND 게이트(268)에 결합되는 NAND 게이트(266)에 결합되도록 한다. NAND 게이트(266, 268)의 출력은 플립-플롭(252(c) 및 252(d))의 S 및 R 입력에 결합되어 버스트 스퀀스의 개시를 위한 초기 열 어드레스를 제공한다. 열 어드레스 래치 입력(CAL)은 외부 어드레스 A0 및 A1에서의 변화가 카운트 회로에 영향을 미치는 것을 막는데 선택적으로 사용된다.
BEDOCAS*의 제1상승 에지는 어드레스 A0 및 A1을 플립-플롭(252(c), 252(d))을 통해 카운터 어드레스 A0*CNTR 및 A1*_CNTR에 결합한다. NEWBURST는 로우로 가서 어드레스 입력 A0 및 A1을 플립-플롭으로부터 격리시킨다. NEWBURST는 또한 풀업 트랜지스터(271)를 활성화 시킨다. 제2, 제3, 및 제4클럭 신호에서, 플립-플롭(252(c) 및 252(d))은 초기 외부 열 어드레스로부터 선형 또는 인터리브된 패턴으로 진행할 것이다.
제14도에 도시된 버퍼 회로(272)는 제1도의 어드레스 발생 회로(26)에 역시 포함되어 있다. 버퍼 회로(272)는 BEDOCAS*가 하이일 때 상술한 회로(250)에 의해 생성된 카운터 어드레스 A0*_CNTR을 래치한다. 새로운 A0_CNTR* 신호가 BEDOCAS*의 하강 에지에서 BCA0* 및 BCA0를 출력하기 위해 결합된다. 비록 하나의 버퍼 회로(272)가 기술되었지만, 메모리는 제13도에 도시된 실시예에서 카운트에 의해 진행되는 각각의 어드레스 비트 A0 및 A1을 포함하는 것을 이해할 수 있을 것이다.
멀티플렉서(276)는 LBEDO에 응답해서 외부 어드레스 A0를 NAND 게이트(280)의 입력 또는 멀티플렉서(274)의 출력에 결합한다. 비슷하게, 멀티플렉서(274)는 A0*_CNTR 또는 피드백 인버터(277)의 출력을 멀티플렉서(276)의 입력에 결합한다. 상술한 열 어드레스 래치 신호(CAL)는 외부 어드레스 라인(A0) 내의 변화가 BCA0에 영향을 미치는 것을 선택적으로 차단하는데 사용될 수 있다.
제15도의 타이밍도를 참조하면, 제14도의 버퍼 회로(272)의 동작이 기술된다.BEDO의 동작 중에, 제1외부 CAS* 신호는 비트 A0를 포함하여 초기 열 어드레스를 적재하는데 사용된다. 따라서, 카운터 회로(250) 및 버퍼 회로(272)는 제1 CAS* 하강 에지에서 초기 열 어드레스를 래치한다. 이 예에서, 초기 어드레스 A0는 논리 하이 로직레벨이다. BEDOCAS* 즉, 지연된 CAS*신호의 하강 에지는 A0를 A0*_CNTR에 로우 레직레벨로서 결합한다. LBEDO는 CAS*와 더불어 로우로 가서 멀티플렉서(276)를 통해 어드레스 라인 A0를 BCA0에 결합한다. LBEDO는 CAS*의 제1하강 에지 이후에 이어지는 시간 지연 후에 하이로 가서 버스트 시퀀스가 완료 또는 종료할 때까지 하이에 머무른다. LBEDO의 상승 에지는 멀티플렉서(274)의 출력이 NAND 게이트(280)에 결합되도록 멀티플렉서(276)를 스위칭한다.
BEDOCAS*의 제1상승 에지에서, 피드-백(feed-back) 인버터(277)의 출력은 멀티플렉서(274)의 출력에 결합된다. BEDOCAS*의 상승 에지는 상술한 바와 같이 카운터 회로(250)를 클럭킹하는데 역시 사용될 수 있다. BEDOCAS*의 하강 에지에서, 회로(250)에 의해 생성되는 새로운 A0*_CNTR 신호는 BCA0 및 BCA0*에 결합된다. CAL 신호가 하이로 갈때, NAND 게이트(280, 282)의 출력은 역시 하이로 가서 NAND 게이트(278(a) 및 278(b)) 내의 열 어드레스를 래치한다. 역으로, CAL이 로우로 갈 때, 멀티플렉서(276)의 출력은 게이트(280, 282, 278)를 통해 출력 BCA0* 및 BCA1*로 통과한다.
제13도 및 제14도에 도시된 BEDO 카운터 회로(250)와 버퍼 회로(272)는, 열 어드레스가 CAS*의 상승 에지에 의해 진행되고, 다음으로 새로이 진행된 열 어드레스는 CAS*의 하강 에지를 사용함으로써 액세스 버퍼 내에서 래치되는 방식이 사용되는 것을 허용함으로써 버스트 EDO 메모리 회로의 타이밍을 단순화시킨다. 따라서, 이 회로는 CAS*의 하강 에지시에 열 어드레스를 진행하고 새로운 열 어드레스에 액세스하는 2가지 일을 할 필요를 없앤다. 하나의 시스템 클럭(CAS*) 사이클 상에서 두 동작 모두를 수행하는 것은 실질적으로 메모리를 느리게 한다.
제16도는 제13도의 쉬프트 레지스터(254 및 256)의 실시예의 개략도이다. 클럭 인에이블 회로의 출력(120)은 CLKIN*와 제13도의 멀티플렉서로부터 수신되는 토글 조건 신호(Q)와의 논리 함수이다. 이전의 카운터 소자에 동기하여, 클럭 신호가 상승할 때 카운터 소자를 클럭킹할 클럭 인에이블 신호로부터의 글리치 프리 클럭 신호를 제공하는 것이 바람직하다. 클럭 신호가 상승할 때, 입력(68)은 래치(124)를 통해 가는 것이 허용되고, 출력은 신호(125)에 의해 하이로 강제된다. 출력을 하이로 강제하는 것은 카운터가 진행할 때 클럭의 상승 에지 이후에 발생하는 입력 상의 전이에 응답하여 출력이 스위칭되는 것을 방지한다. 입력 클럭 신호가 로우로 갈 때, 만일 입력(68)이 하이이면, 래치(124)의 출력은 하이로 래치되고, 클럭 인에이블 회로의 출력은 로우로 가서 다음번 카운터 단계가 클럭의 다음번 상승 에지에서 클럭킹 될 것임을 가리킨다. 다음 번 상승 클럭 에지가 발생할 때, 클럭 인에이블 회로의 출력은 다시 하이로 강제되고, 이제는 로우인 입력(68)이 통과되어 클럭 전이가 로우로 되돌아 갈 때의 출력을 하이로 유지시킨다. 파워-업(power-up) 입력(PWRUP*)는 하이일 때 클럭 인에이블 회로 출력을 하이 상태로 강제하여 다음번 카운터 단계가 진행하는 것을 방지한다.
제17도는 본 발명에 따라 설계된 16메가비트 장치의 대안적 실시예의 개략도이다. 장치는 메모리 어레이(32)에 2,097,152바이트의 정보 저장을 제공하는 16비트 데이타 입/출력 경로(10)을 갖는 1Meg x 16 버스트 EDO DRAM으로 구성된다. 제17도의 장치는 16비트 폭 EDO DRAM에 대해 산업 표준 핀 출력을 가지며, 제1도의 것과 실질적으로 같다. 여기서, 비슷한 참조 번호는 비슷한 회로를 가리킨다. 액티브 로우 행 어드레스 스트로브(RAS*) 신호(14)는 래치(18) 내의 어드레스 입력(A0 내지 A9)(322)로부터의 멀티플렉서된 메모리 어드레스의 제1부분을 래치하는데 사용된다. 래치된 행 어드레스(20)은 메모리 어레이(320)의 로우를 선택하는데 사용된다. 16비트 폭 버스트 EDO 모드 DRAM은 2개의 열 어드레스 스트로브 입력 핀 CASH*와 CASL*를 가진다. CASH* 및/또는 CASL*는 어드레스 입력(322)으로부터의 열 어드레스 카운터(324)로 메모리 어드레스의 제2부분을 래치하는데 사용된다. 래치된 열 어드레스(28)는 열 어드레스 디코더(30)에서 복호된다. 복호된 열 어드레스는 메모리 어레이(320)의 열을 선택하는데 사용된다. CASH*나 CASL*의 사용은 메모리의 한 바이트를 액세스하는 반면, CASH*와 CASL* 모두의 사용은 메모리의 2바이트를 액세스할 것이다. 16비트 메모리 장치에서, 본 명세서에서는 BEDOCAS*라 언급되는 내부 타이밍 신호는 메모리 내의 타이밍 기능을 제어하며 이후에 설명되는 바와같이 CASH* 및/또는 CASL*로부터 발생된다.
BEDOCAS* 발생기 회로(350)는 메모리 회로 제어(326)에 포함되며 제18도의 개략도를 참조하여 아래에 기술될 것이다. 도시된 회로는 단지 하나의 CAS* 신호를 사용하는 8비트 데이타를 가진 버스트 메모리 장치 또는 복수의 CAS 신호, 즉 CASL*와 CASH*를 사용하는 16비트 메모리를 가진 버스트 메모리 장치에 사용될 수 있다. 복수의 CAS 신호를 사용할 때 시스템은 신호들간의 클럭 어긋남(skew)에 민감하다. 즉, CAS 신호는 BEDOCAS* 불리는 신호를 생성하는데 내부적으로 사용된다. 따라서, BEDOCAS*는 모든 CAS 신호의 함수이며, CAS 신호들 중 어느 하나가 로우로 전이하는 때에 로우로 전이하여야 한다.
단순한 AND 게이트 회로(도시되지 않음)가 BEDOCAS*를 발생키는 데 사용될 수도 있다. 그러나, 문제는 CAS 신호가 어긋날 때 발생한다. 제19도는 AND 게이트를 사용하여 발생되는 BEDOCAS* 신호와 2개의 어긋난 CAS* 신호, 즉 CASH*와 CASL*를 도시한다. BEDOCAS* 신호는 CASH*의 제1하강 에지와 더불어 로우로 가고, CASL*의 상승 에지 때까지 로우에 머무른다. BEDOCAS* 신호는 다음번 하강 에지에서 로우로 되돌아 가고, 양 CAS* 신호가 모두 하이일때까지 로우에 머무른다. BEDOCAS* 하이 신호는 중요 장치를 수 회 사이클링하기 위해 메모리 내부적으로 사용된다. CAS*에 대한 CAS*의 어긋남이 증가함에 따라, BEDOCAS* 하이 신호는 메모리 규격이 깨뜨려져 메모리 오동작이 발생하는 정도까지 감소된다.
CAS* 대 CAS* 어긋남의 부정적인 영향을 감소시키기 위해, BEDOCAS* 발생기(350)가 제공된다. 발생된 BEDOCAS* 신호는 CAS* 신호의 함수로서, 양 CAS* 신호 중 처음의 로우 CAS* 전이시에는 로우로 가고, 처음의 하이 CAS* 전이시에는 하이로 되돌아 간다. 16비트 인에이블 신호, CAS* 선택, 및 CAS* 인에이블 회로(352)는 8비트 메모리 장치 내에서 사용되는 단일 CAS*에 접속되는 버퍼(354) 또는 CASL* 및 CASH*에 접속되는 버퍼(356) 중 어느 하나를 인에이블하는데 사용된다. 만일 인에이블 신호가 하이이면, 버퍼(354, 356)의 출력은 하이로 유지된다는 것을 이해할 수 있을 것이다. 역으로, NAND 게이트(354, 356)는 인에이블 신호가 하이이면 접지에 결합될 것이다. 버퍼(354, 356)의 출력은 인에이블된 NAND 게이트(358)에 접속된다. NAND 게이트(358)의 출력은 인버터(360)에 의해 반전되어 BEDOCAS*를 생성한다. NAND 게이트(362)의 출력은 회로가 단일 CAS* 모드에서 동작할 때 로우이다. 상술한 바와 같이, 회로가 복수의 CAS* 모드에서 동작할 때 CASH*나 CASL*가 로우로 갈 때까지 NAND 게이트(362)는 인에이블되지 않는다.
트리거 회로(368, 370)는 외부 CASH*와 CASL*에 제1상승 에지가 발생하는지를 감시하는데 사용된다. NAND 게이트(358)는 BEDOCAS*가 하이로 가도록 트리거 회로에 응답하여 디스에이블된다. 16비트 메모리에 대한 BEDOCAS* 발생기 회로(350)의 동작은 제20도의 CAS* 신호를 참조하여 이후에 기술된다. CAS* 선택 신호는 하이가 되어 메모리가 16비트 메모리임을 가리킨다. 인에이블 신호는 메모리 로우가 어드레싱된 후에 로우로 가서 메모리 열이 전원공급될 수 있음을 가리킨다. 따라서, CAS* 인에이블 회로(352)는 인에이블 및 CAS* 선택에 응답하여 버퍼(354)를 디스에이블하고 버퍼(356)를 인에블시킨다. NAND 게이트(358)로의 입력은 초기에 하이이다. CASL* 및 CASH*는 NAND 게이트(372)의 출력이 로우이고 NAND 게이트(362)가 디스에이블 되도록 하이가 된다. CASH*가 로우일 때, NAND 게이트(358)의 출력은 하이로 토글되고, BEDOCAS*는 로우로 간다. NAND 게이트(372)의 출력은 또한 트리거 회로(368, 370)에 입력된다. 트리거 회로(368 및 270)의 출력은 하이이고 CASL*가 로우로 갈 때까지 하이에 머무른다. CASH*가 하이로 갈 때, 트리거 회로(368)의 출력은 NAND 게이트(362)의 출력이 NAND 게이트(358)를 디스에이블시켜 BEDOCAS*가 하이로 되게 하도록 로우로 갈 것이다. CASL*와 CASH*가 모두 하이로 간 후에, BEDOCAS* 발생기 회로(350)는 CASL*와 CASH*가 로우 전이가 되는지를 감시하기 위해 리셋된다.
따라서, 제1 CAS* 하강 에지에 응답하여 로우로 가고 제1외부 CAS* 상승 에지에서 하이로 되돌아가는 하나의 복합 BEDOCAS* 신호를 발생시키기 위해 회로가 제공된다.
버스트 판독 사이클에서, 행 및 열 어드레스 디코더에 의해 선택된 행 및 열 어드레스에 위치한 메모리 어레이 내의 데이타는 메모리 어레이로부터 판독되어 데이타 경로(32)를 따라 출력 래치(34)에 보내진다. 버스트 EDO DRAM으로 나온 데이터(10)는 미리 결정된 수의 BEDOCAS* 사이클 지연 후에 장치 밖으로 래치될 수도 있다. 2사이클 대기 시간 설계를 위해, 제1 BEDOCAS* 하강 에지는 버스트 액세스에 대한 초기 어드레스를 래치하는데 사용된다. 메모리로부터의 제1버스트 데이타는 제2 BEDOCAS* 하강 에지 이후에 메모리로부터 나와 제3 BEDOCAS* 하강 에지때까지 유효하다. 일단 메모리 장치가 버스트 판독 사이클에서 데이타를 출력하기 시작하면, 출력 드라이버(34)는 출력 인에이블 및 판독 인에이블(OE* 및 WE*) 제어선의 상태에 의존하는 BEDOCAS* 하이 구간 중에, 데이타 출력을 3상태로 함이 없이 데이타선을 계속해서 구동하여 시스템이 출력 데이타를 래치하기 위한 추가 시간을 허용한다. 일단 행 및 열 어드레스가 선택되면, BEDOCAS* 신호의 추가 전이는 열 어드레스 카운터 내의 열 어드레스를 미리 결정된 시퀀스로 진행할 것이다. OE*가 로우로 유지되고 OE*가 하이에 머무르게 되면, 버스트 EDO DRAM의 출력에서 데이타가 유효해지는 때는 BEDOCAS* 신호의 타이밍에 의존한다. 출력 데이타 신호 레벨은 표준 CMOS, TTL, LVTTL, GTL, 또는 HSTL 출력 레벨 규격에 따라 구동될 수도 있다.
어드레스는 제2도에 상술한 전체 시스템 요구에 최대로 호환되기 위해 선형 또는 인터리브 방식으로 진행할 수도 있다. 하나 이상의 데이타 워드가 각각의 열 어드레스를 갖는 어레이로부터 판독되는 경우에, 열 어드레스는 각각의 BEDOCAS* 전이, 각각의 펄스, 또는 복수의 BEDOCAS* 펄스와 더불어 진행할 수도 있다. 어드레스가 BEDOCAS* 신호의 각 전이와 더불어 진행할 때, BEDOCAS* 신호의 각 에지에 기준이 되는 장치 대기 시간에 이어지는 각 전이 이후의 부분들로부터 데이터가 역시 구동된다. 이것은 최상위 스위칭 제어선(BEDOCAS*)이 각각의 메모리 사이클에 대해 단지 한 번만(하이에서 로우 또는 로우에서 하이) 토글하는 버스트 액세스를 가능하게 한다. 이것은 각 사이클에 대해 CAS*가 로우로 간 다음 하이로 갈 것을 요구하는 표준 DRAM, 및 각 메모리 사이클에 대해 모든 클럭 사이클(하이 및 로우 전이)을 요구하는 SDRAM 과 대조되는 점이다. 기존의 EDO DRAM과 최대로 호환되기 위해, BEDOCAS* 신호의 하강 에지에서 열 어드레스를 래치 및 진행시키도록 설계된 장치를 참조하여 본 발명이 더 기술될 것이다.
제21도는 본 발명에 따라 설계된 데이타 처리 장치의 개략도이다. 제21도에서, 마이크로프로세서(212)는 어드레스선(214)과 제어선(216)을 통해 메모리 제어 회로(218)에 접속된다. 메모리 제어 회로는 라인(222, 220) 상의 어드레스 및 제어 신호를 버스트 액세스 메모리 장치(224)에 제공한다. 버스트 액세스 메모리 장치는 데이타 버스(226)를 통해 데이타를 송수신한다. 메모리 데이타 버스(226)와 마이크로 프로세서 데이타 버스(228) 사이의 선택적 데이타 버스 버퍼(230)는 데이타 신호의 증폭 및/또는 마이크로프로세서와 메모리 제어 회로와의 동기를 허용한다. 빠른 SRAM 캐쉬 회로(232)는 역시 선택 사항이며, 메모리 회로나 마이크로프로세서로부터 캐쉬 내에 저장된 데이타로의 고속 액세스를 제공한다. 메모리 제어 회로(218)는 필요한 어드레스 스트로브 신호, 어드레스 신호, 및 메모리 회로의 버스트 모드 액세스에 필요한 기록/판독 제어 신호를 제공한다. 버스트 모드로 메모리를 액세스할 수 있는 마이크로프로세서의 능력은, 빠른 SRAM 캐쉬를 필요로 하지 않고 비교적 높은 메모리 대역폭을 갖는 컴퓨터의 설계를 가능하게 한다. 대기 상태 없이 메모리 액세스를 제공하기에 충분히 빠른 SRAM은 컴퓨터 비용을 상당히 증가시킨다. 따라서, 본 발명의 버스트 액세스 메모리 장치는 중급 내지 고성능 컴퓨터가 현재 제조되고 있는 컴퓨터들보다 훨씬 저렴하게 제조될 수 있게 한다. 빠른 SRAM 캐쉬와 함께 본 발명의 버스트 액세스 메모리 장치의 사용은 캐쉬의 부재시에 메인 메모리의 빠른 버스트 액세스를 제공함으로써 보다 고성능의 컴퓨터 설계를 가능하게 한다.
동작시에, 마이크로프로세스는 메모리 제어 회로를 통해 메모리 장치에 어드레스 및 제어 신호를 제공함으로써 메모리로부터 데이타를 판독한다. 초기 어드레스, 판독 명령 및 액세스 사이클 스트로브에 응답하여, 메모리 장치는 초기 어드레스에 있는 제1 데이타 워드를 액세스하기 시작한다. 제2 액세스 사이클 스트로브는 버스트 액세스의 제2 액세스 시간에 메모리 장치 내의 어드레스를 진행시키며 제2 어드레스로부터 데이타의 판독 액세스를 개시한다. 대기 시간 2에 대해, 제1 데이타는 제1 액세스 사이클 스트로브 신호가 발생한 후 메모리 장치로부터 구동된다. 전형적으로, 제1 데이타는 버스트 액세스의 제3 액세스 사이클 시간의 시작부에 발생하는 제3 액세스 사이클 스트로브에 응답하여 마이크로프로세서 내에서 래치된다. 제3 액세스 사이클 스트로브는 제2 데이타 값이 메모리 장치로부터 구동되도록 한다. 제3 액세스 사이클 스트로브는 또한 제3 어드레스가 메모리 장치 내에서 발생되도록 하며, 제3 데이타 액세스가 개시된다. 데이타는 제4, 제5, 및 제6 액세스 사이클 스트로브에 응답해서 마이크로프로세스 내에서 래치된다. 이러한 방식으로, 4개의 데이타 값이 하나의 어드레스와 복수의 액세스 사이클 스트로브에 응답해서 마이크로프로세서 내에서 수신된다. 만일 메모리 장치가 4워드 버스트 시퀀스를 수행하도록 설계되고 추가 데이타 값이 메모리로부터 필요하다면, 마이크로프로세서는 제5액세스 사이클 스트로브 신호와 더불어 메모리 장치에 제2어드레스를 제공할 수 있다. 이 경우에, 제2의 4워드 버스트 시퀀스는 마이크로프로세서가 제1의 4워드 버스트로부터 데이타를 수신하는 중에 개시된다. 데이타 버퍼(230)는 액세스 사이클 스트로브 신호에 응답해서 수신되는 메모리 장치로부터의 데이타를 마이크로프로세서에 접속된 시스템 클럭에 동기시킨다. 기록 사이클 중에, 어떠한 대기 상태도 없다. 버스트 기록 시퀀스내에서 기록 사이클을 위한 데이타는 각각의 액세스 사이클 스트로브 신호와 함께 제공된다.
또다른 실시예에서, 초기 버스트 액세스 어드레스는 어드레스 스트로브의 하강 에지에 응답해서 메모리 내에서 래치된다. 추가 버스트 어드레스는 어드레스 스트로브의 상승 에지에 응답해서 메모리 내에서 발생된다. 추가 어드레스는 어드레스 스트로브의 하강 에지에 응답해서 메모리 액세스를 수행하는데 사용된다. 이러한 방식으로, 다음번 액세스 사이클에 대한 어드레스의 발생은 미리 시작된다. 이 어드레스는 버스트 시퀀스 상태의 마지막을 검출하기 위해 초기 어드레스에 비교될 수도 있다. 버스트 액세스가 완료되거나 종료되면, 새로운 초기 어드레스가 하강 어드레스 스트로브 신호에 응답해서 래치된다.
본 규격의 목적을 위해, 마이크로프로세서는 마이크로프로세서, 마이크로컨트롤러, 디지털 신호 처리기, 또는 산술 프로세서일 수도 있으나 이것들에 한정되는 것은 아니다. 신호는 도전체를 통해 전송되는 정보, 정보 전송을 위한 도전체라 언급될 수도 있으나 이에만 한정되는 것은 아니다. 노드는 입력점, 출력점, 도전체의 교차점, 또는 도전체를 따르는 점으로 불릴 수도 있으나 이에만 한정되는 것은 아니다.
본 발명이 바람직한 실시예를 참조하여 기술되었지만, 본 발명의 많은 수정과 변경이 본 발명의 영역으로부터 벗어남이 없이 당업자에 의해 만들어질 수 있다는 것은 명백하다.

Claims (16)

  1. 복수의 외부 어드레스 래치 신호 입력과, 제1 논리 레벨로 제일 먼저 전이하는 상기 복수의 외부 어드레스 래치 신호들 중 하나에 응답하여 액티브 상태로 전이하며, 제2 논리 레벨로 제일 먼저 전이하는 상기 복수의 외부 어드레스 래치 신호들 중 하나에 응답하여 인액티브 상태로 전이하는 제어 신호를, 상기 복수의 외부 어드레스 래치 신호 입력에 응답하여 발생시키는 발생기 회로(350)와, 상기 제어 신호에 응답하여 제1 메모리 어드레스를 수신하며, 상기 제어 신호의 다음 전이에 응답하여 미리 결정된 복수의 버스트 어드레스 시퀀스 중 선택가능한 하나로 일련의 메모리 어드레스를 발생시키도록 만들어진 어드레스 카우터(324)를 포함하는 복수의 어드레스 가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 외부 어드레스 래치 신호는 액티브 로우 열 어드레스 신호(CAS*)이며, 상기 어드레스 래치 신호의 제1 전이 방향은 로우에서 하이로의 전이이고, 상기 어드레스 래치 신호의 제2 전이 방향은 하이에서 로우로의 전이인 복수의 어드레스 가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  3. 제1항에 있어서, 상기 어드레스 카운터는 상기 제어 신호의 제1 전이 방향에 응답하며, 상기 제어 신호의 제2 전이 방향에 응답하여 상기 일련의 메모리 소자 어드레스를 래치시키는 버퍼 회로(272)를 포함하는 복수의 어드레스 가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  4. 제3항에 있어서, 상기 버퍼 회로는 상기 어드레스 카운터의 출력에 결합된 제1 입력을 갖는 제1 멀티플렉서 회로(274)와, 상기 제1 멀티플렉서 회로의 제2 입력에 결합된 피드백 회로(277), 및 상기 제1 멀티플렉서 회로의 출력을 수신하도록 만들어진 래치 회로를 포함하는 복수의 어드레스 가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  5. 제4항에 있어서, 상기 버퍼 회로는 외부 어드레스 입력에 결합된 제1 입력과, 상기 제1 멀티플렉서 회로의 출력에 결합된 제2 입력을 갖는 제2 멀티플렉서 회로(276)를 포함하는 복수의 어드레스가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  6. 제1항에 있어서, 상기 발생기 회로는 상기 복수의 외부 어드레스 래치 신호에 결합되며, 상기 복수의 외부 어드레스 래치 신호에서의 상기 제1 논리 레벨 전이에 응답하는 출력 회로(358)와, 상기 복수의 외부 어드레스 래치 신호에 결합된 복수의 트리거 회로(368, 370)와, 상기 복수의 트리거 회로 및 출력 회로에 결합되며, 상기 출력 회로를 디스에이블시키기 위하여 상기 복수의 외부 어드레스 래치 신호 내의 상기 제2 논리 레벨 전이에 응답하는 인에이블 회로(352)를 포함하는 복수의 어드레스 가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  7. 제6항에 있어서, 상기 출력 회로는 인에이블된 NAND 게이트를 포함하는 복수의 어드레스 가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  8. 제1항 또는 제3항에 있어서, 상기 복수의 미리 결정된 버스트 어드레스 시퀀스는 인터리브된 어드레스 시퀀스와 선형 어드레스 시퀀스를 포함하고, 미리 결정된 상기 복수의 버스트 어드레스 시퀀스 중 임의의 하나는 상기 메모리 장치의 버스트 액세스를 수행하기 위해 선택될 수 있는 복수의 어드레스 가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  9. 제1항 또는 제3항에 있어서, 상기 어드레스 카운터에 전기적으로 결합된 어드레스 시퀀스 선택 회로를 포함하는 복수의 어드레스가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  10. 제9항에 있어서, 상기 어드레스 시퀀스 선택 회로는 행 어드레스 래치 신호에 응답하여 복수의 어드레스 시퀀스로부터 어드레스 시퀀스를 선택하는 복수의 어드레스가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  11. 제1 또는 제3항에 있어서, 상기 복수의 어드레스가능한 메모리 소자에 전기적으로 결합되며, 상기 어드레스 래치 신호에 응답하여 버스트 판독 액세스에서 최소한 한 사이클의 어드레스 래치 신호의 대기 시간 이후에 상기 메모리 장치로부터 데이타를 출력하는 출력 버퍼(34)를 포함하는 복수의 어드레스 가능한 메모리 소자를 갖는 다이내믹 랜덤 액세스 메모리 장치.
  12. 제1 외부 어드레스 래치 신호를 수신하는 단계와, 제2 외부 어드레스 래치 신호를 수신하는 단계와, 상기 제1 외부 어드레스 래치 신호 및 상기 제2 외부 어드레스 래치 신호 중에서, 제1 논리 상태에서 제2 논리 상태로의 첫번째 전이를 검출하는 단계와, 상기 제1 논리 상태에서 상기 제2 논리 상태로의 전이를 검출하는 것에 응답하여 제어 신호를 전이시키는 단계와, 상기 제1 외부 어드레스 래치 신호 및 상기 제2 외부 어드레스 래치 신호 중에서, 상기 제2 논리 상태에서 상기 제1 논리 상태로의 첫 번째 전이를 검출하는 단계와, 상기 제2 논리 상태에서 상기 제1 논리 상태로의 전이를 검출하는 것에 응답하여 상기 제어 신호를 전이시키는 단계와, 상기 제어 신호에 응답해서 어드레스 카운터를 동작시키는 단계를 포함하는 다이내믹 랜덤 액세스 메모리 장치의 액세스를 수행하는 방법.
  13. 제12항에 있어서, 상기 어드레스 카운터를 동작시키는 상기 단계는 상기 제어 신호에 응답하여 버스트 어드레스 카운터에 제1 초기 어드레스를 적재시키는 단계와, 상기 제1 초기 어드레스에서 메모리 소자를 제1 액세스 하는 단계와, 상기 제어 신호에 응답하여 상기 버스트 어드레스 카운터를 진행시키는 단계와, 상기 버스트 어드레스 카운터에 의해 제공되는 어드레스에서 메모리 소자를 제2 액세스 하는 단계와, 상기 제1 초기 어드레스를 상기 버스트 어드레스 카운터에 의해 제공되는 어드레스와 비교하는 단계와, 상기 제1 초기 어드레스와 상기 버스트 어드레스 카운터에 의해 제공되는 어드레스와의 정합에 응답하여 상기 버스트 액세스를 종료하는 단계를 포함하는 다이내믹 랜덤 액세스 메모리 장치의 액세스를 수행하는 방법.
  14. 제13항에 있어서, 상기 제어 신호, 및 상기 버스트 어드레스 카운터에 의해 제공되는 상기 어드레스와 상기 제1 초기 어드레스의 정합에 응답하여, 제2 초기 어드레스를 상기 버스트 어드레스 카운터에 적재하는 것을 포함하는 다이내믹 랜덤 액세스 메모리 장치의 액세스를 수행하는 방법.
  15. 제12항에 있어서, 상기 제1 외부 어드레스 래치 신호는 제1 액티브 로우 열 어드레스 신호이고, 상기 제2 외부 어드레스 래치 신호는 제2 액티브 로우 열 어드레스 신호인 다이내믹 랜덤 액세스 메모리 장치의 액세스를 수행하는 방법.
  16. 제12항에 있어서, 상기 버스트 어드레스 카운터는 상기 제어 신호의 제1 전이 방향에 응답하여 어드레스를 적재하고, 상기 방법은 상기 제어 신호의 제2 전이 방향에 응답하여 메모리 소자 어드레스를 버퍼 회로에 래치시키는 단계를 포함하는 다이내믹 랜덤 액세스 메모리 장치의 액세스를 수행하는 방법.
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