JPH10512383A

JPH10512383A - バーストｅｄｏメモリ装置アドレス・カウンタ

Info

Publication number: JPH10512383A
Application number: JP8520515A
Authority: JP
Inventors: オング、エイドリアン・イー; ザガー、ポール・エス; ウィリアムス、ブレット・エル; マニング、トロイ・エー
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1994-12-23
Filing date: 1995-12-21
Publication date: 1998-11-24
Anticipated expiration: 2015-12-21
Also published as: KR100284987B1; WO1996020479A1; JP3141115B2

Abstract

(57)【要約】順次アドレス・シーケンス或いはインタリーブ・アドレス・シーケンスを生成するカウンタを有する集積メモリ回路が開示されている。生成されたアドレスを使用して、バースト拡張データ出力ダイナミック・ランダム・アクセス・メモリ（バーストＥＤＯ又はＢＥＤＯＤＲＡＭ）内の複数のメモリ要素にアクセスする。アドレスは、列アドレス信号（ＣＡＳ^*）の立ち上がりに応答して変更される。メモリは、列アドレス信号の立ち下がりに応答してアドレス・カウンタの出力をラッチするバッファ回路をも備える。バッファ内にラッチされたアドレスを使用して、列アドレス信号の立ち下がりでメモリ・セルにバースト方式でアクセスされる。メモリは、外部列アドレス信号に基づいて内部制御信号を生成する生成回路を備える。この生成回路は、列アドレス信号の最初のアクティブ遷移と、列アドレス信号の最初のイナクティブ遷移を検出する。カウンタの出力を入力アドレス・ラッチの出力と比較して、バースト・シーケンスの終わりを検出し、他のバースト・アクセスのために装置を初期設定する。

Description

【発明の詳細な説明】バーストＥＤＯメモリ装置アドレス・カウンタ発明の分野本発明は、高速の読取りおよび書込みアクセス・サイクルで高密度データ記憶を実現するように設計されたメモリ装置アーキテクチャに関する。特に本発明は、バースト・アクセス機能を備えたメモリ装置のための内部アドレス生成回路およびカウンタと、バースト・アクセス・メモリ装置にアクセスする方法とに関する。発明の背景ダイナミック・ランダム・アクセス・メモリ装置（ＤＲＡＭ）は、現在製造されている中でも最も製造数量が多く、最も複雑な集積回路の一つである。その高い生産量がなければ、これらの装置又はデバイスの現況技術の製造要件の結果として法外な価格になるであろう。しかし、大量生産に伴う効率により、これらのメモリ装置又はメモリ・デバイスのビット当たりの価格は低下し続けている。このようなメモリの低コストはパーソナル・コンピュータの成長と発展を促進してきた。パーソナル・コンピュータが進歩するに伴い、より高速かつより高密度で、しかも標準ＤＲＡＭと同様に低コストなメモリ装置を必要とするようになっている。高速ページ・モードＤＲＡＭは現在最も一般的な標準ＤＲＡＭである。高速ページ・モード動作では、行アドレス・ストローブ（ＲＡＳ^*）を使用して多重化ＤＲＡＭアドレスの行アドレス部分をラッチする。次に列アドレス・ストローブ（ＣＡＳ^*）の複数の発生又はオカレンスを使用して複数の列アドレスをラッチして選択された行内のデータにアクセスする。ＣＡＳ^*の立ち下がりでアドレスがラッチされ、ＤＲＡＭの出力がイネーブルにされる。ＣＡＳ^*が高に遷移すると、ＤＲＡＭ出力が高インピーダンス状態（トライステート）になる。集積回路の製造の進歩に伴い、ＤＲＡＭの内部回路の動作はこれまで以上に高速化している。この高速回路によって、より高速のページ・モードサイクル時間が可能になっている。装置が最小高速ページ・モード・サイクル時間で動作する場合、ＤＲＡＭの読取りに問題がある。ＣＡＳ^*が１５ナノ秒という短い時間だけ低であり、ＣＡＳ^*から有効出力データまでのデータ・アクセス時間（ｔＣＡＣ）が最高１５ナノ秒の場合がある。したがって、装置が最少サイクル時間で動作する最悪の場合、出力データをメモリ装置の外部にラッチする時間がない。ｔＣＡＣ^* が１０ナノ秒と短い装置の場合、データは数ナノ秒間だけ有効であるに過ぎない。負荷の大きいマイクロプロセッサ・メモリ・バスで、数ナノ秒間しか有効でない非同期信号をラッチしようとするのはきわめて困難である。３５ナノ秒ごとに新しいアドレスを供給する場合でも、システム内でかなりの量の電気雑音を生じさせる大型のアドレス・ドライバを必要とする。現在のパーソナル・コンピュータ・システムに組み込むための戦略を提供する、より高速で高密度なランダム・アクセス・メモリ集積回路を求める要求がある。この要求を満たそうとして、標準ＤＲＡＭアーキテクチャの多くの代替策が提案されている。高速ページ・モード・サイクル時間を増大させずにＤＲＡＭの出力でデータの有効期間を長くする１つの方法は、拡張データ出力（ＥＤＯ）モードと呼ばれる。ＥＤＯＤＲＡＭでは、高速ページ・モード動作中、データ線は読取りサイクル間でトライステートにされない。その代わり、データはＣＡＳ^* が高になった後、次のＣＡＳ^*低パルスが発生してからしばらく後まで、またはＲＡＳ^*または出力イネーブル（ＯＥ^*）が高になるまで有効のまま保持される。高速ページ・モードまたはＥＤＯＤＲＡＭの出力にいつ有効データが到着するかの決定は、列アドレス入力が有効な時点と、ＣＡＳ^*が下がる時点と、ＯＥ^*の状態と、直前のサイクルでＣＡＳ^*が上がった時点との複雑な相関関係になることがある。制御線信号（特にＣＡＳ^*）に関してデータが有効な期間は、様々なＤＲＡＭ製造会社によって調整されたＥＤＯモードの特定の実施態様によって決まる。メモリ・アクセス・サイクルをさらに短縮する方法は、追加の回路と追加の制御ピンと被標準装置ピン配列を必要とする傾向がある。たとえば提案されている業界標準シンクロナスＤＲＡＭ（ＳＤＲＡＭ）には、システム・クロック信号を受信するための追加のピンがある。このシステム・クロックはメモリ・システム内の各装置に接続されているため、負荷が高く、すべての装置内の回路を常にトグルしている。ＳＤＲＡＭにはクロック・イネーブル・ピンと、チップ選択ピンと、データ・マスク・ピンもある。標準ＤＲＡＭ上に見られるものと同様の名前のように思われる他の信号はＳＤＲＡＭでは大幅に異なる機能を有する。いくつかの制御ピンの追加によって、装置のピン配列は標準ＤＲＡＭからの逸脱を必要としており、それによってこれらの新しい装置を使用するための設計作業がさらに複雑化する。ＳＤＲＡＭ装置ではかなりの数の追加回路が必要であり、その結果装置製造コストが上がる。既存のコンピュータ・システムが非標準ピン配列を有する改良型装置を使用するためには、それらのシステムを大幅に修正しなければならない。さらに既存のコンピュータ・システム・メモリ・アーキテクチャは信号線上の容量性負荷が大きいため、制御信号とアドレス信号が新しいメモリ装置を高速で動作させるのに必要な周波数で切り替わることができないような設計になっている。シングル・インライン・メモリ・モジュール（ＳＩＭＭ）は、コンピュータ・システムにおけるパッケージング・メモリの業界標準形式となっている例である。ＳＩＭＭでは、すべてのアドレス線がすべてのＤＲＡＭに接続している。さらに、ＳＩＭＭでは行アドレス・ストローブ（ＲＡＳ^*）と書込みイネーブル（ＷＥ^*）が各ＤＲＡＭに接続されることが多い。これらの線は、駆動する装置入力の数の結果として本質的に容量性負荷が高い。また、ＳＩＭＭ装置は一般に出力イネーブル（ＯＥ^*）ピンを接地するため、ＯＥ^*はメモリ装置に拡張機能を持たせるための候補としては魅力がない。ＳＩＭＭを使用しているコンピュータの数が膨大なため、標準ＳＩＭＭ設計からの提案されているどのような逸脱に対しても大きな抵抗がある。標準からの大幅な逸脱に対する業界の抵抗と、現行システムがＳＤＲＡＭなどの新型のメモリ装置に対応することができないために、新型装置が広く受け入れられるのを遅らせる。したがって、大幅に異なるアーキテクチャを持つ装置は当初は限られた数量しか製造されないであろう。この限られた製造量のため、一般には大量生産に伴う製造上の改善と効率化によって実現されるコストの低減が妨げられる。発明の概要標準ＤＲＡＭピン配列を備えた集積回路メモリ装置が、高速データ・アクセスと、既存のメモリ・システムとの互換性とのために設計されている。１回の列アドレス指定の後に複数の順次アクセスを行い、ＣＡＳ^*制御信号を基準にした読取りデータを出力する高速バースト動作モードを実現する。バースト動作モードでは、アドレスが装置内部で増分され、外部アドレス線が高周波数で切り替わる必要がない。１バースト・アクセス当たり１回、読取り／書込みコマンドが発せられ、読取り／書込み制御線を高速でトグルする必要がなくなる。内部アドレス・カウンタとデータ入出力ラッチをクロックするために、１メモリ・チップについて１つの制御線（ＣＡＳ^*）だけがトグルするだけでよい。各ＣＡＳ^*は一般に１バイト幅のデータ・バスだけを制御するため、各ＣＡＳ^*線上の負荷は一般には他の制御信号線（ＲＡＳ^*、ＷＥ^*、およびＯＥ^*）上の負荷より少ない。メモリ装置の内部回路は、既存の拡張データ出力（ＥＤＯ）ＤＲＡＭとの互換性が高い。この類似性により、限られた数の追加回路を使用するだけでこの２つの部品タイプを１つのダイ上で製造することができる。標準非バースト・モードと高速バースト・モードとを切り換えることができるため、この装置を使用して標準装置を置き換えることができ、より複雑な高速メモリ装置を切り換える必要がなくなる。内部アドレス生成により、高速ページ・モードまたはＥＤＯＤＲＡＭで可能なよりも高速のデータ・アクセス時間が実現される。新規なカウンタ・アーキテクチャが、線形アドレス指定シーケンスとインタリーブ・アドレス指定シーケンスのためのアドレス生成を実現する。新規なバッファ回路を使用してメモリ・アドレスをラッチし、複数のＣＡＳ^*線における遷移を認識する新規な生成回路を設ける。この装置は、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）、マルチチップ・モジュール（ＭＣＭ）、およびデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）の各設計を含む既存のメモリ・モジュール設計と互換性がある。この機構の組み合わせにより、最小限の設計変更でシステム・パフォーマンスを大幅に向上させることができる。図面の簡単な説明本発明の特徴と目的および利点は、請求の範囲と特定の実施例の詳細な説明と添付図面とを参照すれば最もよくわかるであろう。第１図は、本発明の一実施例によるメモリ装置の電気回路略図である。第２図は、線形アドレス指定形式とインタリーブ・アドレス指定形式との比較を示す表である。第３図は、第１図の装置にアクセスする方法のタイミング図である。第４図は、第１図の装置にアクセスする他のタイミング図である。第５図は、本発明の他の実施例によるシングル・インライン・メモリ・モジュールの電気回路略図である。第６図は、列アドレス生成および制御回路の回路略図である。第７図は、１ビット・カウンタ要素の回路略図である。第８図は、カウンタ要素クロック・イネーブル回路の回路略図である。第９図は、フリップ・フロップの回路略図である。第１０図は、イネーブルＮＡＮＤゲートの回路略図である。第１１図は、イネーブルＮＯＲゲートの回路略図である。第１２図は、３ビット・アドレス生成回路の回路略図である。第１３図は、第１図のカウンタ回路の回路略図である。第１４図は、第１図のバッファ回路である。第１５図は、第１３図の回路のタイミング図である。第１６図は、第１３図のシフト・レジスタ回路の回路略図である。第１７図は、本発明の一実施例によるメモリ装置を示す概略図である。第１８図は、本発明の信号生成回路を示す概略図である。第１９図は、ＡＮＤ論理回路を使用するＢＥＤＯＣＡＳ^*信号のタイミング図である。第２０図は、第１７図の回路のタイミング図である。第２１図は、本発明により設計されたシステムの概略図である。好ましい実施例の詳細な説明第１図は、本発明により設計された１６メガビット装置の概略図である。この装置は、メモリ・アレイ１２に２，０９７，１５２バイトの情報のデータ記憶を供給する８ビットのデータ入出力経路１０を有する２メガ×８のバーストＥＤＯＤＲＡＭとして構成されている。第１図の装置は、８ビット幅ＥＤＯＤＲＡＭ用の業界標準ピン配列を有することができる。アクティブ・ロー・アドレス・ストローブ（ＲＡＳ^*）信号１４を使用して多重化メモリ・アドレスの第１の部分をアドレス入力１６からラッチ１８にラッチする。ラッチされた行アドレス２０は行デコーダ２２でデコードされる。デコードされた行アドレスを使用してメモリ・アレイ１２の行を選択する。列アドレス・ストローブ（ＣＡＳ^*）信号２４を使用して、メモリ・アドレスの第２の部分をアドレス入力１６からアドレス生成回路２６にラッチする。ラッチされた列アドレス２８は列アドレス・デコーダ３０でデコードされる。デコードされた列アドレスを使用してメモリ・アレイ１２の列を選択する。バースト読取りサイクル中、行アドレス・デコーダと列アドレス・デコーダによって選択された行アドレスと列アドレス位置にあるメモリ・アレイ内のデータがメモリ・アレイから読み出され、データ経路３２を通って出力ラッチ３４に送られる。バーストＥＤＯＤＲＡＭから駆動されたデータ１０を、所定の数のＣＡＳ^*サイクル遅延（待ち時間又はレーテンシィ）後にＣＡＳ^*と同期させて装置の外部でラッチすることができる。２サイクル待ち時間の設計の場合、第１のＣＡＳ^*立ち下がりを使用してバースト・アクセスの初期アドレスをラッチする。メモリからの第１のバースト・データは第２のＣＡＳ^*立ち下がり後にメモリから駆動され、第３のＣＡＳ^*立ち下がりの間、有効状態を維持する。メモリ装置がバースト読取りサイクルでデータの出力を開始した後は、出力イネーブルおよび書込みイネーブル（ＯＥ^*およびＷＥ^*）制御線の状態に応じて出力ドライバ３４がＣＡＳ^*高期間中にデータ出力をトライステートにすることなくデータ線を駆動し続け、したがってシステムが出力データをラッチする追加の時間ができる。データ出力値はデータ遷移の短い期間を除き、バースト読取りサイクル全体を通じて有効なままである。このデータ遷移期間中は、データ遷移を容易にするために出力ドライバが瞬間的にオフになることがある。出力バッファのこの状態を、データ・バスの解放のための標準ＤＲＡＭのトライステート条件と混同してはならない。行アドレスと列アドレスが選択されると、ＣＡＳ^*信号の追加の遷移を使用してアドレス生成回路内の列アドレスを所定の順序で進める。ＯＥ^*が低に維持され、ＷＥ^*が高に維持される場合、バーストＥＤＯＤＲＡＭの出力でバースト・データが有効になる時点はＣＡＳ^*信号のタイミングにのみ依存する。出力データ信号レベルは、標準ＣＭＯＳ、ＴＴＬ、ＬＶＴＴＬ、ＧＴＬ、またはＨＳＴＬ出力レベル仕様に従って駆動することができるが、これらには限定されない。全体的なシステム要件への対応を最大限にするため、アドレスは線形またはインタリーブ方式で進めることができる。第２図は、バースト長が２、４、および８サイクルの場合の線形アドレス指定シーケンスとインタリーブアドレス指定・シーケンスとを示す表である。表中の開始アドレスＡ１およびＡ２の「Ｖ」は、バースト・シーケンスを通じて変化しないアドレス値を表す。列アドレスは各ＣＡＳ^*遷移、各パルス、または各列アドレスを使用して複数のデータ・ワードを読み取る場合は複数のＣＡＳ^*パルスを使用して進めることができる。ＣＡＳ^*信号の各遷移を使用してアドレスを進める場合、装置遅延に続く各遷移後にもこの部分からデータが駆動され、ＣＡＳ^*信号の各エッジで参照される。これによって、各メモリ・サイクルで最高のスイッチング制御線（ＣＡＳ^*）が（高から低または低から高に）１回しかトグルしないバースト・アクセス・サイクルが可能になる。これは、各サイクルでＣＡＳ^*が低になってから高になる必要がある標準ＤＲＡＭや、各メモリ・サイクルごとに全クロック・サイクル（高と低の遷移）を必要とするシンクロナスＤＲＡＭとは異なる。既存のＥＤＯＤＲＡＭ装置との互換性を最大化するために、ＣＡＳ^*信号の立ち下がりで列アドレスをラッチし進めるように設計された装置を参照しながら本発明について詳細に説明する。バースト・アクセス・メモリ装置では、アドレス入力１６で追加の列アドレスを使用する必要なしに、アドレス生成回路からの新しい各列アドレスをデコードして使用し、メモリ・アレイ内の追加のデータにアクセスする。このバースト・データ・シーケンスは、バースト長に等しい所定のデータ・アクセス数が行われるまで各ＣＡＳ^*立ち下がりごとに続く。最後のバースト・アドレスが生成された後に受け取ったＣＡＳ^*立ち下がりによって、アドレス入力１６から他の列アドレスがラッチされ、新しいバースト・シーケンスが開始される。第１のＣＡＳ^* 待ち時間後にＣＡＳ^*の各立ち下がりで読取りデータがラッチされ、出力される。バースト書込みサイクルの場合、入力データ・ラッチ３４でデータ１０がラッチされる。第１の列アドレスがラッチされると、行アドレスと列アドレスによって指定された第１のアドレスにある目的データがＣＡＳ^*信号でラッチされる（書込みデータ待ち時間はゼロである）。その他の書込みサイクル・データ待ち時間値も可能であるが、現在のメモリ・システムではゼロが好ましい。増分された列アドレス位置に記憶する追加の入力データ・ワードが、連続するＣＡＳ^*パルスでＣＡＳ^*によってラッチされる。入力ラッチ３４からの入力データがデータ経路３２を通してメモリ・アレイに渡され、行アドレス・デコーダと列アドレス・デコーダによって選択された記憶位置に記憶される。前述のバースト読取りサイクルのように、所定数のバースト・アクセス書込みが、アドレス線１６で追加の列アドレスを供給する必要なしに行われる。所定数のバースト書込みが行われた後、後続のＣＡＳ^*パルスによって新しい開始列アドレスがラッチされ、別のバースト読取りまたは書込みアクセスが開始される。バースト・サイクルの初期列アドレスをＣＡＳ^*によってラッチするとき、バースト・アクセス・サイクル中に書込みイネーブル信号を使用して読取りバースト・アクセスか書込みバースト・アクセスかを選択することができる。列アドレス・ラッチ時にＷＥ^*低の場合、バースト書込みアクセスが選択される。列アドレス・ラッチ時にＷＥ^*高の場合、バースト読取りアクセスが選択される。ＷＥ^* 信号のレベルは、バースト・アクセスの間中、読取りバースト・アクセスの場合は高、書込みバースト・アクセスの場合は低に維持されなければならない。バースト書込みアクセス中に低から高に遷移すると、バースト・アクセスは終了し、それ以上書込みが行われなくなる。バースト読取りアクセス中にＷＥ^*上で高から低への遷移があると、バースト読取りアクセスは終了し、データ出力１０が高インピーダンス状態になる。偽の書込みサイクルがトリガされる可能性を少なくするために、アクセス・サイクル中の臨界タイミング期間中にＷＥ^*信号の遷移をロックアウトすることができる。臨界タイミング期間後、バースト・アクセスを継続するか開始するかまたは終了するかは、ＷＥ^*の状態によって決まる。バースト・アクセスが終了するとＤＲＡＭが別のバースト・アクセス・コマンドを受け取る状態になる。バースト・アクセス中にＲＡＳ^*とＣＡＳ^*が両方とも高になった場合も、バースト・アクセス・サイクルが終了し、データ・ドライバが高インピーダンス出力状態になる。隠れたリフレッシュ・サイクルとの両立性を持たせるためにＣＡＳ^*がアクティブの間にＲＡＳ^*のみが高になった場合、読取りデータを装置出力で有効なまま保持することができ、それ以外の場合はＲＡＳ^*のみが高の状態を使用してバースト・アクセスを終了することができる。２つのバーストアクセス間の遅延を最小にして、１つのバースト読取りを終了させてから別のバースト読取りを開始したい場合、または別のバースト書込みを行う前にバースト書込みを終了させたい場合は、最小限の書込みイネーブル・パルス幅しか必要としない。バースト読取りの場合、ＷＥ^*は高から低に遷移して第１のバースト読取りを終了させ、その後、新しいバースト読取りサイクルを指定するためにＣＡＳ^*の次の立ち下がりの前にＷＥ^*が高に戻る。バースト書込みの場合、ＷＥ^*は高に遷移して現行バースト書込みアクセスを終了させ、その後、ＣＡＳ^*の次の立ち下がりの前に低に戻って別のバースト書込みアクセスを開始する。第１図の装置の基本実施態様には、固定バースト長４と固定ＣＡＳ^*待ち時間２とバースト・アドレスのプログラマブル・シーケンスとを含めることができる。この基本実施態様は、標準ＥＤＯページ・モードＤＲＡＭにごくわずかの追加回路を加えるだけで済み、標準ＥＤＯページ・モードとバーストＥＤＯの両方のＤＲＡＭの機能を備えるように大量生産することができる。この装置では、多くのＳＩＭＭモジュール設計と互換性を持たせるために、出力イネーブル・ピン（ＯＥ^*）を接地することもできる。ディスエーブルにしない場合（接地に結合した場合）、ＯＥ^*は非同期制御信号であり、それによって、ＣＡＳ^*の立ち下がりの前にイナクティブ（高）であってＣＡＳ^*が上がってからもイナクティブのままの場合、読取りサイクル中にこの部分からデータが駆動されないようになる。これらのセットアップ条件と保持条件が満たされない場合、読取りデータを読取りサイクルの一部の間だけ駆動することができる。ＯＥ^*信号をＣＡＳ^*信号と同期させることができるが、それによって一般にＣＡＳ^*からデータ有効までの遅延時間が増え、普通なら不要な追加のＣＡＳ^*低パルスを加えなければ、ＲＡＳ^* が高になる前に読取りデータをディスエーブルにすることができない。好ましい実施例では、読取りサイクル中の任意の時点でＯＥ^*が高に遷移した場合、ＯＥ^* 信号がさらに遷移するにもかかわらず、出力はＣＡＳ^*の次の立ち下がりまで高インピーダンス状態を維持する。書込み-ＣＡＳ^*-前-／ＲＡＳ^*（ＷＣＢＲ：write-CAS^*-before-RAS^*）プログラミング・サイクルを受け取ると１つまたは複数のアドレス入力信号１６またはデータ信号１０の状態をラッチするモード・レジスタ４０を使用することにより、バースト長とＣＡＳ^*待ち時間とアドレス・シーケンスをプログラム可能にすることができる。このような装置では、モード・レジスタからの出力４４によってＤＲＡＭ上の必要な回路が制御される。２、４、８、およびフル・ページのバースト長オプションと、１、２、および３のＣＡＳ^*待ち時間を設定することができる。装置の動作速度が速くなり、コンピュータ・アーキテクチャが発展するに従って、その他のバースト長オプションおよび待ち時間オプションも設定することができる。第１図の装置は、ＷＣＢＲサイクル中に最下位アドレス・ビットの状態をラッチすることによってアドレス・シーケンスのプログラム可能性を備える。追加の入力信号を使用して、アドレス・シーケンスを設定するためのイネーブル信号をデコードすることができる。たとえば、ＷＣＢＲサイクル中にアドレス線Ａ１〜Ａ７で受け取った特定の値をデコードして、シーケンス・モードを設定することを指定し、Ａ０の状態を使用してどのモードを選択するかを選択する。この特定の実施例ではバースト長とＣＡＳ^*待ち時間は固定している。このＤＲＡＭの機能セットのその他の可能な変更には、固定バースト・モードのみの装備、標準高速ページ・モード（非ＥＤＯ）とバースト・モードとのうちからの選択、および出力イネーブル・ピン（ＯＥ^*）４２をＲＡＳ^*と組み合わせて使用した動作モードの選択が含まれる。また、制御信号とＲＡＳ^*の組み合わせではなくＷＣＢＲリフレッシュ・サイクルを使用して動作モードを選択することもできる。さらに複雑なメモリ装置は、高速ページ・モード、ＥＤＯページ・モード、スタティック・カラム・モード、およびＲＡＳ^*の立ち下がり時のＷＥ^*とＯＥ^* の様々な組み合わせの使用によるバースト動作などの追加の動作モードを備えることができる。複数のアドレス線またはデータ線を使用するＷＣＢＲサイクルの使用により、同様の１組のモードのうちから１つのモードを選択し、所望のモードをコード化することもできる。あるいは、複数の動作モードを持つ装置は、ワイヤ・ボンド位置、装置の動作モードをプログラムするために使用可能なプログラマブル・ヒューズを備えることもできる。本発明についていくつかの好ましい実施例を参照しながら説明する。高速ページ・モードＤＲＡＭとＥＤＯＤＲＡＭとしてだけでも、×１、×４、×８、および×１６データ幅と、１メガビット、４メガビット、１６メガビット、および６４メガビットの密度を含む多くの構成で使用可能である。本発明のメモリ装置は多くの異なるメモリ構成の形態をとることができる。集積回路メモリ設計技術分野の業者は、本明細書を読めば本発明の精神から逸脱しない様々なメモリ装置を設計することができると考えられる。したがって、本明細書に適用可能な様々なメモリ装置構成の詳細な説明は不要であると考えられる。第１図の装置の好ましいピン配列は標準ＥＤＯＤＲＡＭ用のピン配列と同じである。この共通のピン配列によって、最小限の設計変更だけでこの新しい装置を既存のメモリ設計で使用することができる。また、共通のピン配列は、標準ＥＤＯＤＲＡＭピン配列に習熟した業者による新しい設計を容易にする。標準ＥＤＯＤＲＡＭピン配列を保持する本発明の変形には、ＣＡＳ^*ピンをシステム・クロック信号によって駆動してメモリ装置のデータ・アクセスをシステム・クロックと同期させることが含まれる。この実施態様の場合、ＲＡＳ^*立ち下がり後の最初のＣＡＳ^*アクティブ・エッジを使用して行アドレスをラッチし、後のエッジを使用してバースト・アクセス・サイクルの最初の列アドレスをラッチすることができることが望ましいと考えられる。装置内で行アドレスと列アドレスをラッチした後、そのアドレスを内部で増分してシステム・クロックと同期させたバースト・アクセス・サイクルを実現することができる。その他の代替ピン機能としては、この部分がＯＥ^*ピン上でデータ出力ディスエーブル機能を必要としないため、ＯＥ^*ピン上でバースト・アドレス増分信号を駆動することがある。ＯＥ^*ピンの他の代替使用法では、装置が標準ＥＤＯピン配列を維持しながらバースト・モード・アクセスなどの機能を増強することができるようにする。ＯＥ^*ピンを使用して有効な列開始アドレスがあることを通知したり、バースト・アクセスを終了したりすることができる。これらの実施態様はそれぞれ、最小限の設計変更によって、現行メモリ・システムで使用可能な高速バースト・アクセス・メモリ装置を実現する。第３図は、第１図の装置のバースト読取りの後にバースト書込みを行うタイミング図である。第３図では、ＲＡＳ^*信号によって行アドレスがラッチされる。この設計の一実施例ではＲＡＳ^*が下がったときＷＥ^*は低であり、ＷＥ^*ピンの状態を使用してＲＡＳ^*時のバースト・アクセス・サイクルを指定する。次に、ＷＥ^*が高の状態でＣＡＳ^*を低に駆動してバースト読取りアクセスを開始し、列アドレスをラッチする。最初のＣＡＳ^*サイクルではデータ出力信号（ＤＱ）は駆動されない。ＣＡＳ^*信号の２番目の立ち下がりで内部アドレス生成回路が列アドレスを進め、アレイの別のアクセスを開始し、ＣＡＳ^*からデータまでのアクセス時間（ｔＣＡＣ）後に装置から最初のデータ出力が駆動される。指定バースト長が４の装置の場合、ＣＡＳ^*の５番目の立ち下がりまでさらにバースト・アクセス・サイクルが続き、新しいバースト読取りアクセスのために新しい列アドレスをラッチする。５番目のＣＡＳ^*サイクルでＷＥ^*が下がると、バースト・アクセスは終了し、装置は追加のバースト・アクセスのために初期設定される。ＷＥ^*が低でＣＡＳ^*の６番目の立ち下がりを使用して新しいバースト・アドレスをラッチし、入力データをラッチし、装置のバースト書込みアクセスを開始する。ＲＡＳ^*が上がってバースト・アクセスを終了させるまで、連続したＣＡＳ^*立ち下がりで追加のデータ値がラッチされる。第４図は、バースト書込みアクセス・サイクルの後にバースト読取りサイクルを行うタイミング図である。第３図の場合のようにＲＡＳ^*信号を使用して行アドレスをラッチする。バースト・アクセス・モードと非バースト・アクセス・モードの間で選択するためにＲＡＳ^*時にＷＥ^*の状態を使用しない本発明の一実施例の場合、ＷＥ^*はＲＡＳ^*の立ち下がり時に「ドントケア」として図示されている。ＣＡＳ^*の最初の立ち下がりがＷＥ^*の低と組合わさってバースト書込みアクセスが開始され、最初のデータがラッチされる。連続するＣＡＳ^*立ち下がりによってさらにデータ値がラッチされ、装置内部でメモリ・アドレスがインタリーブ方式または順次方式で進められる。５番目のＣＡＳ^*立ち下がりで、新しい列アドレスとそれに伴う書込みデータがラッチされる。６番目のＣＡＳ^*サイクルでＷＥ^*信号が高になるまでバースト書込みアクセス・サイクルが続く。ＷＥ^*信号の遷移によってバースト書込みアクセスが終了する。ＣＡＳ^*の７番目の低遷移によって、新しい列アドレスがラッチされ、バースト読取りアクセスが開始する（ＷＥ^*は高である）。バースト読取りはＲＡＳ^*が上がってバースト・サイクルが終了するまで続く。第３図および第４図から、バースト読取りサイクルの場合、データ遷移の短い期間を除き、ＯＥ^*ピンが低である限りデータは装置出力で有効なままであることに留意されたい。また、ＣＡＳ^*の立ち下がりの前または立ち下がり時にＷＥ^* ピンが低であるため、書込みサイクル中にデータ入出力線はこの部分から駆動されず、ＯＥ^*ピンを接地することができる。ＣＡＳ^*信号とデータ信号だけが比較的高い周波数でトグルし、ＣＡＳ^*以外の制御信号はＩＣＡＳ^*サイクル時間以下の間アクティブ状態またはイナクティブ状態になる必要がない。これは、様々な装置機能のために行アドレス・ストローブと、列アドレス・ストローブと、データ・マスクと、読取り／書込み制御信号とが１クロック・サイクル以下の間有効でなければならないことが多いＳＤＲＡＭとは異なる。典型的なＤＲＡＭでは、ＣＡＳ^*の立ち下がりの前に、列アドレスがアレイまで伝播してデータ・アクセスを開始することができる。これは、ＣＡＳ^*が立ち下がる前に、アレイからデータにアクセスするのに十分な期間の間アドレスが有効になっていた場合、ＣＡＳ^*立ち下がりからの高速データ・アクセスを実現するために行われる。このような設計では、ＣＡＳ^*の立ち下がりの前に列アドレスが変化する場合、アドレス遷移検出回路を使用してメモリ・アクセスを再開する。新しい列アドレスに備えて準備するために最後のアドレス遷移の後の各メモリ・サイクルの始めにある程度の期間の余裕を持たせなければならないため、この方法では実際にはメモリ・アクセスを行うのに追加の時間を要する。ＣＡＳ^*立ち下がりの直前に列アドレスが変化すると、アクセス時間が約５ナノ秒増える可能性がある。本発明の一実施例は、ＣＡＳ^*が下がってしまうまでは列アドレスがアレイに伝播することができない。これによって、アドレス遷移検出回路が不要になり、ＣＡＳ^*を基準にして固定したアレイ・アクセスが可能になる。第５図は、本発明により設計されたシングル・インライン・メモリ・モジュール（ＳＩＭＭ）の概略図である。このＳＩＭＭは、既存のシステムおよびソケットとの物理的互換性を持たせるために標準ＳＩＭＭモジュール・ピン配列を有する。２メガ×８メモリ装置４１０、４１２、４１４、および４１６のそれぞれをＥＤＯページ・モードで動作させた場合、ＥＤＯページ・モードＳＩＭＭとの機能上の互換性が維持される。ＣＡＳ^*信号４１８、４２０、４２２および４２４のそれぞれが１バイト幅の３２ビット・データ・バス４２６、４２８、４３０、および４３２を制御する。ＲＡＳ^*４３４信号を使用して各メモリ装置内の行アドレスをラッチし、任意選択でＷＥ^*４３６と組み合わせて使用してページ・モード・アクセス・サイクルとバースト・モード・アクセス・サイクルとの間の選択を行う。アドレス信号４３８がＳＩＭＭ上の各メモリ装置に多重化行および列アドレスを供給する。バースト・モードでは、アクティブＣＡＳ^*制御信号だけを装置の動作周波数でトグルするか、または、前述のようにＣＡＳ^*信号の各エッジを使用する場合はその半分の周波数でトグルする必要がある。データ線はＣＡＳ^*線の半分の周波数または同じ周波数で切換え可能である必要があり、その他の制御信号およびアドレス信号は、ＣＡＳ^*線およびデータ線より低い周波数で切り替わる。第５図に示すように、各ＣＡＳ^*信号および各データ線は１つのメモリ装置に接続され、他の制御信号およびアドレス信号より高い周波数で切り換わることができるようになっている。各メモリ装置１０、１２、１４および１６は本発明により設計されて、バースト動作モードが可能であり、第１の行および列アドレスがラッチされた後でＣＡＳ^*制御線を基準にしたタイミングによって複数のメモリ・アドレス場所からの順次またはインタリーブ・データ・アクセスを行うように内部アドレス生成を実現する。第６図は、第１図のアドレス生成回路２６の概略図である。第６図には例として固定バースト長４のバーストＥＤＯメモリ装置用の２ビット・アドレス生成回路が図示されている。第６図で第１図の要素と共通であるかまたは派生したものである電気信号および回路要素には、同じ参照番号が付してある。第１図に示すように、制御回路３８からのアドレス１６、アドレス・ストローブ２４、および制御３９が、アドレス生成回路２６に入力信号を供給する。アドレス生成回路２６は、第６図のモード制御レジスタからのモード制御情報４４も受け取る。図の２ビット・アドレス生成回路の場合、アドレスの最上位ビット（ＭＳＢ）がラッチ５０でラッチされ、第１図のアドレス２８の一部を形成する列アドレスＭＳＢ５２を供給する。アドレス１６の下位２ビットＡ０およびＡ１がそれぞれ１ビット・カウンタ要素５４に結合される。２つの１ビット・カウンタ要素が組合わさって２ビットのバースト・アドレス・カウンタを構成する。１ビット・カウンタ要素の出力は、ラッチ初期アドレス・ビット５６および５８と、バースト・アドレス・ビット６０および６２と、バースト・アドレス・ビットの補数６４および６６である。ラッチ初期アドレス５２、５６、および５８は、新しい初期バースト・アドレスで上書きされるまで初期バースト・アドレスを反映する。ラッチ初期アドレスは、終端バースト・アドレスに達した時点を判断する際に使用される。次の上位カウンタ・ビットのためのトグル条件６８を判断するためにＬＳＢラッチ初期アドレス５８も使用される。最下位アドレス・カウンタ要素のクロックは、アドレス・ストローブ信号２４から導き出される。次の最下位アドレス・ビットのクロックは、アドレス指定モード７０とＬＳＢカウンタ要素のラッチ初期アドレスとの論理関数（この実施例ではＡＮＤゲート６９である）によって選択されたＬＳＢカウンタ要素の真６０または補数６４バースト・アドレス出力と、アドレス・ストローブ信号との組み合わせから導き出される。アドレス生成回路のこの実施例は、カウンタを最初に進めた後にバースト・アドレス信号を初期ラッチ・アドレス信号と比較する比較回路７２も含む。動作中、バースト・アクセス・コマンド３９、線９０上のバースト終了コマンド（たとえば書込みイネーブル遷移）、線８８上のリセット条件、または線８４上の一致信号が、アドレス・ストローブ信号と組合わさって、ロード制御回路９２からのロード信号７４に応答して初期アドレス信号がラッチされる。初期アドレスがラッチされた後、バースト・アクセスが開始される。初期アドレスはアドレス・ラッチ５０とアドレス・カウンタ要素にラッチされる。各アドレス・ストローブのアクティブ・エッジ遷移によって、ＬＳＢカウンタ要素のバースト・アドレス出力６０と６４が第２図に示すアドレス指定シーケンスに従ってトグルする。第２のアドレス・ビットは、次の下位カウンタ要素の真または補数出力の状態に応じて、アドレス・ストローブに応答して条件に従ってトグルする。線形アドレス指定モードでは、第２のカウンタ要素はＬＳＢ６０が高から低にトグルするとトグルし、ＬＳＢが低から高にトグルするとその状態を維持する。インタリーブ・アドレス指定モードでは、第２のＬＳＢは同様にＬＳＢが高から低にトグルするとトグルし、ＬＳＢが低から高にトグルするとその状態を維持するが、ラッチ・アドレスのＬＳＢ５８が低の場合のみである（すべて偶数初期アドレス）。奇数（ＬＳＢ高）初期アドレスからのインタリーブ・アドレス指定の場合、第２のＬＳＢカウンタ出力はＬＳＢ６０が低から高にトグルするとトグルする。ＬＳＢカウンタの真出力が低から高にトグルすると、補数出力６４は高から低にトグルする。マルチプレクサ７６を使用して、ＬＳＢカウンタからの真出力と補数出力との間の選択を行い、次にカウンタ・ビットにトグル条件を与える。マルチプレクサの出力は論理回路７０によって選択される。好ましい実施例では、トグル信号はクロック・イネーブル回路７８が信号線６８を介して受け取る。クロック・イネーブル回路７８はアドレス・ストローブ信号も受け取り、第２のカウンタ要素にグリッチのないクロック信号を供給する。イネーブル信号９４を使用してクロック・イネーブル回路を初期設定したりディスエーブルにしたりする。追加のカウンタ要素を付加して、最高８までのバースト長のアドレスを供給することができる。この追加段のトグル条件は、第２の段が第１の段に依存するのと同じようにして、前の段のラッチ初期アドレス出力５６とアドレス指定モードとの論理結合に依存する。第２の段からの初期ラッチ・アドレス・ビットが、インタリーブ・モードか線形モードかの制御と組合わさって、第２の段の真出力と補数出力のどちらが第３の段のトグル条件を制御するかが決まる。フル・ページ・バースト・シーケンスは一般に線形アドレス指定のみに定義されるので、フル・ページ・バースト機能をもたせるために、トグル条件を選択する追加のマルチプレクサなしにカウンタを拡張することができる。比較回路を使用してバースト・シーケンスの終点を検出する。比較回路は初期アドレスをロードするときにディスエーブルにされる。カウンタが増分された後、比較回路がイネーブルにされる。終端バースト・アドレスに達した後、カウンタは初期値と一致する値に増分される。この条件の結果、比較回路ではアドレス一致となる。この一致信号はカウンタ・ロード制御回路に結合され、新しいバースト・アクセス初期アドレスがロードされ、その時点で比較回路はアドレスが進められるまで再度ディスエーブルにされる。好ましい実施例では、ＣＡＳ^*信号の高から低への遷移に応答してメモリ・アクセスが開始され、ＣＡＳ^*信号の低から高への遷移に応答してアドレス・カウンタが進められる。新しいバースト・アクセスが開始されると、アドレス・ラッチおよびカウンタがロードされ、初期アドレスからアクセス・サイクルが開始され、比較回路がディスエーブルにされる。ＣＡＳ^*が上がると、カウンタが進められ、比較回路がイネーブルにされる。連続するＣＡＳ^*の立ち下がりに応答して次々にアクセス・サイクルが発生する。バースト・サイクルの最後のアクセスの後の^*ＣＡＳ立ち上がりによって、カウンタが進められ、初期アドレスと一致するアドレスにラップアラウンドされる。比較回路は一致信号８４を出力し、それによって次の^*ＣＡＳ立ち下がりに応答して新しい初期バースト・アドレスがラッチされる。比較回路は、ＣＡＳ^*が高の間だけイネーブルされればよく、ＣＡＳ^*が高になった後の遅延時間から少なくともＣＡＳ^*が低になるまでの間であることが好ましい。遅延回路８０が遅延されたＣＡＳ^*信号を比較回路に供給し、比較回路の一致信号出力を可能にする。第７図は、第６図の１ビット・カウンタ要素５４の一実施例を示す概略図である。第６図のロード制御回路９２からのロード制御信号７４に応答してパス装置１０１がイネーブルにされる。パス装置がイネーブルにされると、プルアップ装置１０２がディスエーブルにされ、第６図のアドレス・バス１６からのアドレス・ビット１０４をその補数１０６と共に使用してＳＲフリップ・フロップ１０８が設定またはリセットされる。ロード制御信号がイナクティブ状態（この実施例では高）のとき、プルアップ装置はパス装置がディスエーブルにされた状態で設定入力およびリセット入力を高に引き上げることによってＳＲフリップ・フロップをトグル・フリップ・フロップ構成にする。トグル・フリップ・フロップ構成になっている間、フリップ・フロップ出力は入力クロック１０９の正の遷移ごとにトグルする。初期アドレスはラッチ１１０にもラッチされ、バッファ１１１を介してカウンタ要素からバッファ出力される。ＳＲフリップ・フロップ出力もバッファ１１２および１１４によってバッファリングされる。第８図は、第６図のクロック・イネーブル回路を示す概要図である。クロック・イネーブル回路１２０の出力は、クロック信号１２２（典型的には第６図の列アドレス・ストローブ２４）と、第６図のマルチプレクサから受け取ったトグル条件信号６８との論理関数である。クロック・イネーブル回路からグリッチのない信号を供給し、それによってクロック信号が上がったときに（前のカウンタ要素と同期させて）カウンタ要素をクロック制御することが望ましい。クロック信号が上がると、入力６８はラッチ１２４を通過することができ、その出力が信号１２５によって強制的に高にされる。この出力を強制的に高にすることによって、カウンタが進められるときにクロックの立ち上がり後に起こる入力での遷移に応答して出力が切り替わらないようにする。入力クロック信号が低になると、入力６８が高だった場合は、ラッチ１２４の出力が高にラッチされ、クロック・イネーブル回路の出力が低になって、次のカウンタ段階がクロックの次の立ち上がりでクロック制御されることを示す。次のクロック立ち上がりが起こると、クロック・イネーブル回路の出力は強制的に高に戻され、クロックが遷移して低に戻るとこの時点で低になっている入力６８が通過して出力を高に保持する。第３のカウンタ要素のクロック入力のためのクロック・イネーブル回路の入力を同様の方式で設計することができ、第１２図に示すようにこの入力は第１のクロック・イネーブル回路の入力６８と第２のカウンタ要素のマルチプレクサ出力との論理ＡＮＤである。入力をこのようにゲート制御することによって、入力は次のカウンタ段がトグルされるときに１サイクルの間だけ高であるようになる。イネーブル入力９４が高になると、クロック・イネーブル回路の出力が強制的に高になり、次のカウンタ段が進められるのを防ぐ。第１２図に示すような実施例では、この入力をリセット条件の場合に高に駆動して、バースト・モード・アドレス指定をディスエーブルにしたり、バースト長を制御したりすることができる。第９図は、第７図のフリップ・フロップ１０８の一実施例の回路略図である。このフリップ・フロップは、交差結合された２つのイネーブルＮＡＮＤゲートと、クロス結合された２つのイネーブルＮＯＲゲートとから成る。フリップ・フロップのこの実施例は、アクティブ・ローの設定（Ｓ^*）入力およびリセット（Ｒ^* ）入力と、クロック入力と、真および補数出力とを有する。イネーブルＮＡＮＤゲートとイネーブルＮＯＲゲートの例をそれぞれ第１０図と第１１図に示す。第１２図は、本発明の技法に従って設計された３ビット・カウンタの概略図である。第１２図の要素の多くには、第６図にある類似または同じ要素に対応する参照番号が付されている。前述のように、第６図の回路に第３のカウンタ要素を追加して、線形およびインタリーブ・モードの８サイクル・バースト・シーケンスのための３ビット・カウンタを実現することができる。ＭＳＢアドレス・ラッチ５０は第６図のラッチより１ビット狭く、比較回路７２は１ビット広い。追加のクロック制御を付加して、第２および第３のカウンタ段階のクロック入力を個別にマスクし、プログラム可能バースト長を２（第２および第３のクロックをマスクする）、４（第３段のクロックをマスクする）、および８（すべてのクロックをイネーブルにする）にすることができる。第２および第３の段のクロック・マスクは、第１図のモード・レジスタ４０からのバースト長制御４４に応答してクロック・イネーブル回路のイネーブル入力を独立制御することによって行うことができる。より高次のカウンタ段を進めることができない場合、第６図の実施例を参照しながら前述したように、ＬＳＢがラップアラウンドすると比較回路がアドレス一致を検出し、バースト・アクセスは適切な時点で終了する。第１３図および第１４図に、第１図のアドレス生成回路２６に組み込まれた２ビット・アドレス・カウンタの一実施例を示す。この２ビット・バースト・アドレス・カウンタは、ＢＥＤＯカウンタ回路２５０と２つのバッファ回路２７２とから成る。第１３図に示すＢＥＤＯカウンタ回路２５０は、バースト長が４のＢＥＤＯメモリのために２つのカウンタ・ビットＡ０^*＿ＣＮＴＲとＡ１^*＿ＣＮＴＲを生成する。４個のクロック制御フリップフロップ２５２（ａ）〜（ｄ）を使用して、第２図を参照しながら前述した線形またはインタリーブ・カウントを生成する。クロック入力で供給されるクロック信号の立ち下がりでＲ入力とＳ入力が高の場合、フリップフロップのＱ出力とＱ^*出力がトグルする。したがって、ＢＥＤＯＣＡＳがフリップフロップ２５２（ａ）および（ｃ）へのクロック入力として使用され、それによってフリップフロップはＢＥＤＯＣＡＳ^*の立ち上がりで進む。シフト・レジスタ２５４および２５６を使用して、フリップフロップ２５２（ｂ）および（ｄ）のクロック信号を生成する。マルチプレクサ回路２５８を使用し、シフト・レジスタ２５６または２５４をフリップフロップ２５２（ｄ）に結合することによってカウンタを線形モードとインタリーブ・モードとの間で切り換える。ＮＯＲゲート２６０の出力はフリップフロップ２５２(ａ)および（ｂ）のＲ入力に接続され、イネーブル信号とＭＯＤＣＨ信号の両方が低のときに高になる。イネーブル信号は、メモリ・アレイ１２の列が付勢された時、低になる。ＭＯＤＣＨ信号を使用して、ＢＥＤＯモード（読取りまたは書込み）の変更が開始される時点を示す。フリップフロップ２５２（ａ）のＱ出力はクロック信号ごとにトグルし、フリップフロップ２５２（ｂ）は１クロック信号おきにトグルする。出力ＣＹ０^*およびＣＹ１^*を使用して４までカウントする。したがってこれらの出力は、カウンタ回路２５０が４バースト・ステップを完了したときにそれを示す。フリップフロップ２５２（ｃ）および（ｄ）も同様に動作するが、外部入力列アドレスから開始し、線形またはインタリーブ・モードでカウントすることができる。フリップフロップ２５２（ｃ）および（ｄ）のＲ入力およびＳ入力を外部アドレスＡ０およびＡ１または高電圧レベルに結合する手段としてＮＡＮＤゲート２６２を設ける。ＢＥＤＯ信号は、メモリがＢＥＤＯ状態で動作していることを示す内部メモリ信号であり、ＮＥＷＢＵＲＳＴ信号は新しいデータ・バーストが開始される時点を示す。新しいデータ・バーストは、モード変更、バースト動作中の割り込みの後、または完了したバースト・シーケンスの後など様々な事象によって開始することができる。ＢＥＤＯとＮＥＷＢＵＲＳＴの両方が高の場合、ＮＡＮＤゲート２６２の出力は低である。バッファ２６４がイネーブルされ、それによってアドレスＡ０およびＡ１がＮＡＮＤゲート２６６に結合され、さらにＮＡＮＤゲート２６６はＮＡＮＤゲート２６８に結合される。ＮＡＮＤゲート２６６および２６８の出力はフリップフロップ２５２（ｃ）および（ｄ）のＳ入力およびＲ入力に結合されて、バースト・シーケンスの開始のための初期列アドレスを供給する。列アドレス・ラッチ入力（ＣＡＬ）を選択的に使用して外部アドレスＡ０およびＡ１の変化がカウンタ回路に影響を与えるのを阻止する。ＢＥＤＯＣＡＳ^*の最初の立ち上がりによって、アドレスＡ０およびＡ１がフリップフロップ２５２（ｃ）および（ｄ）を介してカウンタ・アドレスＡ０^*＿ＣＮＴＲおよびＡ１^*＿ＣＮＴＲに結合される。ＮＥＷＢＵＲＳＴが低になってアドレス入力Ａ０およびＡ１がフリップフロップから分離される。ＮＥＷＢＵＲＳＴはプルアップ・トランジスタ２７１も起動する。第２、第３、および第４のクロック信号で、フリップフロップ２５２（ｃ）および（ｄ）が初期外部列アドレスから線形またはインタリーブ・パターンで進む。第１図のアドレス生成回路２６には第１４図に示すバッファ回路２７２も組み込まれている。バッファ回路２７２は、ＢＥＤＯＣＡＳ^*が高のとき、前述の回路２５０によって生成されたカウンタ・アドレスＡ０^*＿ＣＮＴＲをラッチする。ＢＥＤＯＣＡＳ^*の立ち下がりで出力ＢＣＡ０^*およびＢＣＡ０に新しいＡ０^* ＿ＣＮＴＲ信号が結合される。１つのバッファ回路２７２のみについて説明するが、メモリはカウンタによって進められるアドレス・ビット（第１３図に示す実施例ではＡ０およびＡ１）のそれぞれについて１つのバッファ回路を備えることを理解されたい。マルチプレクサ２７６は、ＬＢＥＤＯに応答して、外部アドレスＡ０をＮＡＮＤゲート２８０の入力またはマルチプレクサ２７４の出力に結合する。マルチプレクサ２７４も同様に、Ａ０^*＿ＣＮＴＲまたはフィードバック・インバータ２７７の出力をマルチプレクサ２７６の入力に結合する。前述の列アドレス・ラッチ信号（ＣＡＬ）を選択的に使用して、外部アドレス線Ａ０の変化がＢＣＡ０に影響を与えるないように阻止することができる。第１５図のタイミング図を参照すると、第１４図のバッファ回路２７２動作が示されている。ＢＥＤＯ動作中、第１の外部ＣＡＳ^*信号を使用してビットＡ０を含む初期列アドレスをロードする。したがって、カウンタ回路２５０とバッファ回路２７２の両方が、第１のＣＡＳ^*立ち下がりで初期列アドレスをラッチする。この例では、初期アドレスＡ０は高論理レベルである。遅延ＣＡＳ^*信号であるＢＥＤＯＣＡＳ^*の立ち下がりによって、Ａ０が低論理レベルとしてＡ０^*ＣＮＴＲに結合される。ＬＢＥＤＯがＣＡＳ^*によって低になり、アドレス線Ａ０をマルチプレクサ２７６を介してＢＣＡ０に結合する。ＣＡＳ^*の最初の立ち下がりの後の遅延時間後にＬＢＥＤＯは高になり、バースト・シーケンスが完了または終了するまで高を維持する。ＬＢＥＤＯの立ち上がりによって、マルチプレクサ２７６が切り替わり、それによってマルチプレクサ２７４の出力がＮＡＮＤゲート２８０に結合されるようになる。ＢＥＤＯＣＡＳ^*の第１の立ち上がりで、フィードバック・インバータ２７７の出力がマルチプレクサ２７４の出力に接続される。ＢＥＤＯＣＡＳ^*の立ち上がりは、前述のようにカウンタ回路２５０をクロック制御するためにも使用される。ＢＥＤＯＣＡＳ^*の立ち下がりで、回路２５０によって生成された新しいＡ０^*＿ＣＮＴＲ信号（高レベル）がＢＣＡ０およびＢＣＡ０^*に結合される。ＣＡＬ信号が高になると、ＮＡＮＤゲート２８０および２８２の出力も高になり、列アドレスがＮＡＮＤゲート１７８（ａ）および（ｂ）にラッチされる。その逆に、ＣＡＬが低になると、マルチプレクサ２７６の出力はゲート２８０、２８２、および２７８を通過してＢＣＡ０^*およびＢＣＡ１^*に渡される。第１３図および第１４図に示す代替ＢＥＤＯカウンタ回路２５０およびバッファ回路２７２は、列アドレスをＣＡＳ^*の立ち上がりによって進め、次にＣＡＳ^* の立ち下がりを使用してその新しい進めた行アドレスをアクセス・バッファにラッチする方法を使用することができるようにすることによって、バーストＥＤＯメモリ回路のタイミングを簡略化する。したがって、この回路によって、ＣＡＳ^* の立ち下がりで列アドレスを進める必要も新しい列にアクセスする必要もなくなる。１システム・クロック（ＣＡＳ^*）サイクルで両方の操作を行うと、メモリの速度が大幅に遅くなる。第１６図は、第１３図のシフト・レジスタ２５４および２５６の一実施例を示す概略図である。クロック・イネーブル回路の出力１２０は、ＣＬＫＩＮ^*と第１３図のマルチプレクサから受け取ったトグル条件信号（Ｑ）との論理関数である。クロック・イネーブル回路からグリッチのないクロック信号を供給し、それによって（前のカウンタ要素と同期して）クロック信号が上がったときにカウンタ要素をクロック制御することが望ましい。クロック信号が上がると、入力６８はラッチ１２４を通過することができ、信号１２５によって出力が強制的に高になる。出力を強制的に高にすることによって、カウンタを進めたときにクロックの立ち上がり後に起こる入力線上の遷移に応答して出力が切り替わるのを防ぐ。入力クロック信号が低になると、入力６８が高だった場合は、ラッチ１２４の出力は高にラッチされ、クロック・イネーブル回路の出力は低になって、クロックの次の立ち上がりで次のカウンタ段をクロック制御することを示す。次のクロック立ち上がりが起こると、クロック・イネーブル回路の出力は強制的に高に戻され、低になっている入力６８はクロックが遷移して低に戻ると通過して出力を高に保持する。電源投入入力（ＰＷＲＵＰ^*）は高になるとクロック・イネーブル回路の出力を強制的に高状態にし、次のカウンタ段が進まないようにする。第１７図は、本発明により設計された１６メガビット装置の代替実施例を示す概略図である。この装置は、メモリ・アレイ３２０への２，０９７，１５２バイトの情報のデータ記憶を実現する１６ビットのデータ入出力経路１０を有する、１メガ×１６のバーストＥＤＯＤＲＡＭとして構成されている。第１７図の装置は１６ビット幅ＥＤＯＤＲＡＭ用の業界標準ピン配列を有し、第１図とほぼ同じであり、同様の参照番号は同様の回路を指す。アクティブ・ロー行アドレス・ストローブ（ＲＡＳ^*）信号１４を使用して多重化メモリ・アドレスの第１の部分を、アドレス入力Ａ０〜Ａ９３２２を介してラッチ１８にラッチする。ラッチされた行アドレス２０を行デコーダ２２でデコードする。デコードされた行アドレスを使用してメモリ・アレイ３２０の行を選択する。１６ビット幅のバーストＥＤＯモードＤＲＡＭは２つの列アドレス・ストローブ入力ピンＣＡＳＨ^* とＣＡＳＬ^*を有する。ＣＡＳＨ^*またはＣＡＳＬ^*あるいはその両方を使用して、アドレス入力３２２からメモリ・アドレスの第２の部分を列アドレス・カウンタ３２４にラッチする。ラッチされた列アドレス２８を列アドレス・デコーダ３０でデコードする。デコードされた列アドレスを使用してメモリ・アレイ３２０の列を選択する。ＣＡＳＨ^*かＣＡＳＬ^*のいずれか一方の使用により１バイトのメモリにアクセスし、ＣＡＳＨ^*とＣＡＳＬ^*の両方の使用により２バイトのメモリにアクセスする。１６ビットのメモリ装置では、本明細書でＢＥＤＯＣＡＳ^* と呼ぶ内部タイミング信号を使用してメモリ内のタイミング機能を制御する。この信号は以下で詳述するようにＣＡＳＨ^*またはＣＡＳＬ^*あるいはその両方から生成される。メモリ回路の制御回路３２６にはＢＥＤＯＣＡＳ^*生成回路３５０が組み込まれており、これについて第１８図の回路略図を参照しながら説明する。図の回路は、１つのＣＡＳ^*信号しか使用しない８ビットのデータ幅を有するバースト・メモリ装置でも、ＣＡＳＬ^*およびＣＡＳＨ^*の複数のＣＡＳ信号を使用する１６ビットのメモリでも使用することができる。複数のＣＡＳ信号を使用する場合、システムはそれらの信号間のクロック・スキューを生じやすい。すなわち、ＣＡＳ信号を内部的に使用してＢＥＤＯＣＡＳ^*と呼ぶ信号を生成する。したがって、ＢＥＤＯＣＡＳ^*はすべてのＣＡＳ信号と相関関係にあり、ＣＡＳ信号のいずれか１つが低になると必ず低になる。ＢＥＤＯＣＡＳ^*は単純なＡＮＤゲート回路（図示せず）を使用して生成することができる。しかし、ＣＡＳ信号がスキューされると問題が生じる。第１９図にＡＮＤゲートを使用して生成されたＢＥＤＯＣＡＳ^*信号と、２つのスキューされたＣＡＳ^*信号であるＣＡＳＨ^*とＣＡＳＬ^*を示す。ＢＥＤＯＣＡＳ^*信号はＣＡＳＨ^*の最初の立ち下がりで低になり、ＣＡＳＬ^*の立ち上がりまで低を維持する。次の立ち下がりでＢＥＤＯＣＡＳ^*信号は低に戻り、両方のＣＡＳ^*信号が高になるまで低を維持する。ＢＥＤＯＣＡＳ^*高信号をメモリ内部で使用して、クリティカル装置を数回サイクルさせる。ＣＡＳ^*とＣＡＳ^*との間のスキューが大きくなると、ＢＥＤＯＣＡＳ^*高信号はメモリ仕様違反になる点まで低下してメモリ障害が発生することがわかるであろう。ＣＡＳ^*とＣＡＳ^*との間のスキューの悪影響をなくすために、ＢＥＤＯＣＡＳ^* 生成回路３５０を設ける。生成されたＢＥＤＯＣＡＳ^*信号はＣＡＳ^*信号に応じて変わり、最初の低ＣＡＳ^*遷移で低になり、最初の高遷移で高に戻るようになる。１６ビットのイネーブル信号とＣＡＳ^*Ｓｅｌｅｃｔとｃａｓ^*イネーブル回路３５２とを使用して、８ビット・メモリ装置で使用されている単一のＣＡＳ^* に接続されるバッファ３５４または、ＣＡＳＬ^*とＣＡＳＨ^*に接続されるバッファ３５６をイネーブルにすることができる。バッファ３５４および３５６の出力はイネーブル信号が高の場合に高に保持されることを理解されたい。逆に、イネーブル信号が高の場合、ＮＡＮＤゲート３５８および３６２が接地に結合される。バッファ３５４および３５６の出力はイネーブルされたＮＡＮＤゲート３５８に接続される。ＮＡＮＤゲート３５８の出力をインバータ３６０によって反転させてＢＥＤＯＣＡＳ^*信号を生成する。回路が単一ＣＡＳ^*モードで動作している場合、ＮＡＮＤゲート３６２の出力は低である。複数ＣＡＳ^*モードで動作しているときは、以下で述べるようにＣＡＳＨ^*またはＣＡＳＬ^*が低になるまでＮＡＮＤゲート３６２はイネーブルにされない。トリガ回路３６８および２７０を使用して、外部ＣＡＳＨ^*信号およびＣＡＳＬ^*信号に最初の立ち上がりがないか監視する。トリガ回路に応答してＮＡＮＤゲート３５８がディスエーブルされ、ＢＥＤＯＣＡＳ^*が高になるようにする。１６ビット・メモリの場合のＢＥＤＯＣＡＳ^*生成回路３５０の動作について、第２０図のＣＡＳ^*信号を参照しながら以下に説明する。メモリが１６ビット・メモリであることを示すためにＣＡＳ^*Ｓｅｌｅｃｔ信号は高である。メモリ行がアドレスされた後、イネーブル信号は低になり、それによってメモリ列に電力供給することができることを示す。したがって、ＣＡＳ^*イネーブル回路３５２は、イネーブル信号とＣＡＳ^*Ｓｅｌｅｃｔ信号に応答してバッファ３５４をディスエーブルにし、バッファ３５６をイネーブルにする。ＮＡＮＤゲート３５８への入力は最初は高である。ＣＡＳＬ^*とＣＡＳＨ^*は高であり、それによってＮＡＮＤゲート２７２の出力が低になりＮＡＮＤゲート３６２がディスエーブルされるようになっている。ＣＡＳＨ^*が低になると、ＮＡＮＤゲート３５８の出力は高にトグルし、ＢＥＤＯＣＡＳ^*は低になる。ＮＡＮＤゲート２７２の出力が高になり、ＮＡＮＤゲート３６２をイネーブルにする。ＮＡＮＤゲート２７２の出力はトリガ回路３６８および２７０にも入力される。トリガ回路３６８および２７０の出力は高であり、ＣＡＳＬ^*が低になるときに高のままである。ＣＡＳＨ^*が高になると、トリガ回路３６８の出力が低になり、それによってＮＡＮＤゲート３６２の出力がＮＡＮＤゲート３５８をディスエーブルにし、その結果ＢＥＤＯＣＡＳ^*が高になる。ＣＡＳＬ^*とＣＡＳＨ^*の両方が高になった後、ＢＥＤＯＣＡＳ^*生成回路３５０がリセットされ、ＣＡＳＬ^*とＣＡＳＨ^*信号が低に遷移するのを監視する。したがって、最初の外部ＣＡＳ^*立ち下がりに応答して低になり、最初の外部ＣＡＳ^*立ち上がりで高に戻る１つの複合ＢＥＤＯＣＡＳ^*信号を生成する回路が実現される。バースト読取りサイクル中は、行アドレス・デコーダと列アドレス・デコーダによって選択された行アドレスと列アドレスにあるメモリ・アレイ内のデータがメモリ・アレイから補乱され、データ経路３２を通って出力ラッチ３４に送られる。バーストＥＤＯＤＲＡＭから駆動されたデータ１０は、所定のＢＥＤＯＣＡＳ^*遅延サイクル数（待ち時間）後にＢＥＤＯＣＡＳ^*と同期して装置の外部でラッチすることができる。２サイクル待ち時間の設計では、最初のＢＥＤＯＣＡＳ^*立ち下がりを使用してバースト・アクセスのための初期アドレスをラッチする。メモリからの最初のバースト・データは、２番目のＢＥＤＯＣＡＳ^*立ち下がり後にメモリから駆動され、３番目のＢＥＤＯＣＡＳ^*立ち下がりの間中有効のままである。バースト読取りサイクル中にメモリ装置がデータの出力を開始した後は、出力イネーブルと書込みイネーブル（ＯＥ^*およびＷＥ^*）制御線の状態に応じてＢＥＤＯＣＡＳ^*高期間中にデータ出力をトライステートにすることなく出力ドライバ３４がデータ線の駆動を続け、したがって、システムが出力データをラッチするための追加の時間ができる。行アドレスと列アドレスが選択された後は、ＢＥＤＯＣＡＳ^*の追加の遷移を使用して列アドレス・カウンタ内で所定のシーケンスで列アドレスを進める。ＯＥ^*が低に維持され、ＯＥ^*が高を保持する場合、バーストＥＤＯＤＲＡＭの出力でデータが有効になる時点はＢＥＤＯＣＡＳ^*信号のタイミングにのみ依存する。出力データ信号レベルは、標準ＣＭＯＳ、ＴＴＬ、ＬＶＴＴＬ、ＧＴＬ、またはＨＳＴＬ出力レベル仕様に従って駆動することができる。第２図で前述したように、全体的なシステム要件に最大限に対応することができるように、アドレスは線形にもインタリーブ方式でも進めることができる。列アドレスは各ＢＥＤＯＣＡＳ^*遷移、各パルスで進めることができ、各列アドレスを使用してアレイから複数のデータ・ワードを読み取る場合には複数のＢＥＤＯＣＡＳ^*パルスで進めることもできる。ＢＥＤＯＣＡＳ^*信号の各遷移でアドレスを進める場合、装置待ち時間に続く各遷移後にもこの部分からデータが駆動され、ＢＥＤＯＣＡＳ^*信号の各エッジで参照される。これによって、各メモリ・サイクルで最高のスイッチング制御線（ＢＥＤＯＣＡＳ^*）が（高から低または低から高に）１回しかトグルしないバースト・アクセス・サイクルが可能になる。これは、各サイクルでＣＡＳ^*が低になってから高になる必要がある標準ＤＲＡＭや、各メモリ・サイクルごとに全クロック・サイクル（高と低の遷移）を必要とするシンクロナスＤＲＡＭとは異なる。既存のＥＤＯＤＲＡＭ装置との互換性を最大化するために、ＢＥＤＯＣＡＳ^*信号の立ち下がりで列アドレスをラッチし進めるように設計された装置を参照しながら本発明について詳述する。第２１図は、本発明により設計されたデータ処理装置を示す概略図である。第２１図で、マイクロプロセッサ２１２はアドレス線２１４と制御線２１６とを介してメモリ制御回路２１８に接続されている。メモリ制御回路は、線２２２と２２０でそれぞれアドレス信号と制御信号をバースト・アクセス・メモリ装置２２４に供給する。バースト・アクセス・メモリ装置はデータ・バス２２６でデータを送受信する。メモリ・データ・バス２２６とマイクロプロセッサ・データ・バス２２８の間に任意選択のデータ・バス・バッファ２３０を設ければ、データ信号の増幅や、マイクロプロセッサ制御信号およびメモリ制御信号との同期が可能になる。高速スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）キャッシュ回路２３２も任意選択であり、メモリ回路またはマイクロプロセッサからキャッシュに記憶されているデータへのアクセスを高速化する。マイクロプロセッサ内にメモリ制御回路２１８を組み込むことができる。このメモリ制御回路は必要なアドレス・ストローブ信号と、アドレス信号と、メモリ回路のバースト・モード・アクセスに必要な読取り／書込み制御信号とを供給する。プロセッサがメモリにバースト・モードでアクセスすることができることによって、高速ＳＲＡＭキャッシュを必要とせずに比較的大きなメモリ帯域幅を持つコンピュータの設計が可能になる。待ち時間なしのメモリ・アクセスを実現するほど高速なＳＲＡＭは、コンピュータのコストを大幅に増大させる可能性がある。したがって、本発明のバースト・アクセス・メモリ装置は、現在製造されているものよりもかなり安価なコストで、中ないし高パフォーマンスのコンピュータを製造することができるようにする。本発明のバースト・アクセス・メモリ装置を高速ＳＲＡＭキャッシュと組み合わせて使用すれば、キャッシュ・ミスの場合にメイン・メモリへの高速バースト・アクセスを行えるようにすることによって、さらにパフォーマンスの高いコンピュータも可能になる。動作中、マイクロプロセッサはメモリ制御回路を介してメモリ装置にアドレス信号と制御信号を供給することによってメモリ装置からデータを読み取る。初期アドレスと、読取りコマンドと、アクセス・サイクル・ストローブとに応答して、メモリ装置は初期アドレスにある第１のデータ・ワードへのアクセスを開始する。バースト・アクセスの第２のアクセス期間中に第２のアクセス・サイクル・ストローブによってメモリ装置内のアドレスが進められ、第２のアドレスからのデータの読取りアクセスが開始される。待ち時間が２の場合、第１のデータは第２のアクセス・サイクル・ストローブ信号が発生した後にメモリ装置から駆動される。一般には、第１のデータはバースト・アクセスの第３のアクセス・サイクル期間の初めに発生する第３のアクセス・サイクル・ストローブに応答してマイクロプロセッサにラッチされる。第３のアクセス・サイクル・ストローブによって、第２のデータ値もメモリ装置から駆動される。第３のアクセス・サイクル・ストローブによって、メモリ装置内で第３のアドレスも生成され、第３のデータ・アクセスが開始する。第４、第５、および第６のアクセス・サイクル・ストローブに応答して、データがマイクロプロセッサにラッチされる。このようにして、１つのアドレスと複数のアクセス・サイクル・ストローブに応答して、マイクロプロセッサで４個のデータ値を受け取る。メモリが４ワード・バースト・シーケンスを実行するように設計されており、メモリからの追加のデータ値を必要とする場合、マイクロプロセッサは、第５のアクセス・サイクル・ストローブ信号を使用してメモリ装置に第２のアドレスを供給することができる。この場合、マイクロプロセッサが第１の４ワード・バーストからデータを受け取っている間に第２の４ワード・バースト・シーケンスが開始される。データ・バッファ２３０を使用して、アクセス・サイクル・ストローブ信号に応答してメモリから受け取ったデータを、マイクロプロセッサに接続されているシステム・クロックと同期させることができる。書込みサイクルの場合、一般には待ち時間はない。書込みサイクルのデータは、各アクセス・サイクル・ストローブ信号を使用してバースト書込みシーケンスで供給される。代替実施例では、アドレス・ストローブの立ち下がりに応答して初期バースト・アクセス・アドレスがメモリにラッチされ、アドレス・ストローブの立ち上がりに応答してメモリ内で追加のバースト・アドレスが生成される。これらの追加のアドレスを使用して、アドレス・ストローブの立ち下がりに応答してメモリ・アクセスを行う。このようにして、次のアクセス・サイクルのアドレスの生成があらかじめ開始される。このアドレスを初期アドレスと比較して、バースト・シーケンス条件の終わりを検出することができる。バースト・アクセスが完了または終了すると、立ち下がりアドレス・ストローブ信号に応答して、新しい初期アドレスがラッチされる。本明細書では、マイクロプロセッサとは、マイクロプロセッサ、マイクロコントローラ、ディジタル信号プロセッサ、または算術演算プロセッサとすることができるが、これらには限定されない。信号とは、導線、または情報伝送用導線を介して伝送される情報を指すが、これには限定されない。ノードとは、入力点、出力点、導線の交差点、または導線に沿った点を指すが、これらには限定されない。本発明について好ましい実施例を参照しながら説明したが、当業者には本発明の範囲から逸脱することなく本発明の多くの修正および変形が明らかであろう。

【手続補正書】【提出日】１９９７年６月２３日【補正内容】 (1)明細書について、別紙の通り第３〜４及び２５頁の差替え頁第３〜４及び２５頁を提出する。 (2)請求の範囲について、別紙の通り第３０〜３３頁の差替え頁第３０〜３３頁を提出する。かの制御ピンの追加によって、装置のピン配列は標準ＤＲＡＭからの逸脱を必要としており、それによってこれらの新しい装置を使用するための設計作業がさらに複雑化する。ＳＤＲＡＭ装置ではかなりの数の追加回路が必要であり、その結果装置製造コストが上がる。既存のコンピュータ・システムが非標準ピン配列を有する改良型装置を使用するためには、それらのシステムを大幅に修正しなければならない。さらに既存のコンピュータ・システム・メモリ・アーキテクチャは信号線上の容量性負荷が大きいため、制御信号とアドレス信号が新しいメモリ装置を高速で動作させるのに必要な周波数で切り替わることができないような設計になっている。シングル・インライン・メモリ・モジュール（ＳＩＭＭ）は、コンピュータ・システムにおけるパッケージング・メモリの業界標準形式となっている例である。ＳＩＭＭでは、すべてのアドレス線がすべてのＤＲＡＭに接続している。さらに、ＳＩＭＭでは行アドレス・ストローブ（ＲＡＳ^*）と書込みイネーブル（ＷＥ^*）が各ＤＲＡＭに接続されることが多い。これらの線は、駆動する装置入力の数の結果として本質的に容量性負荷が高い。また、ＳＩＭＭ装置は一般に出力イネーブル（ＯＥ^*）ピンを接地するため、ＯＥ^*はメモリ装置に拡張機能を持たせるための候補としては魅力がない。ＳＩＭＭを使用しているコンピュータの数が膨大なため、標準ＳＩＭＭ設計からの提案されているどのような逸脱に対しても大きな抵抗がある。標準からの大幅な逸脱に対する業界の抵抗と、現行システムがＳＤＲＡＭなどの新型のメモリ装置に対応することができないために、新型装置が広く受け入れられるのを遅らせる。したがって、大幅に異なるアーキテクチャを持つ装置は当初は限られた数量しか製造されないであろう。この限られた製造量のため、一般には大量生産に伴う製造上の改善と効率化によって実現されるコストの低減が妨げられる。拡張データ出力を有するメモリの説明については、"Hyper page mode DRAM"(Electro nic Engineering, vol. 66, no. 813, September 1994,Woolwich,London ，GB，pp．47-48)を参照されたい。内部アドレス・カウンタを有するメモリの説明については、米国特許第４，９８４，２１７号を参照されたい。発明の概要標準ＤＲＡＭピン配列を備えた集積回路メモリ装置が、高速データ・アクセスと、既存のメモリ・システムとの互換性とのために設計されている。１回の列アドレス指定の後に複数の順次アクセスを行い、ＣＡＳ^*制御信号を基準にした読取りデータを出力する高速バースト動作モードを実現する。バースト動作モードでは、アドレスが装置内部で増分され、外部アドレス線が高周波数で切り替わる必要がない。１バースト・アクセス当たり１回、読取り／書込みコマンドが発せられ、読取り／書込み制御線を高速でトグルする必要がなくなる。内部アドレス・カウンタとデータ入出力ラッチをクロックするために、１メモリ・チップについて１つの制御線（ＣＡＳ^*）だけがトグルするだけでよい。各ＣＡＳ^*は一般に１バイト幅のデータ・バスだけを制御するため、各ＣＡＳ^*線上の負荷は一般には他の制御信号線（ＲＡＳ^*、ＷＥ^*、およびＯＥ^*）上の負荷より少ない。メモリ装置の内部回路は、既存の拡張データ出力（ＥＤＯ）ＤＲＡＭとの互換性が高い。この類似性により、限られた数の追加回路を使用するだけでこの２つの部品タイプを１つのダイ上で製造することができる。標準非バースト・モードと高速バースト・モードとを切り換えることができるため、この装置を使用して標準装置を置き換えることができ、より複雑な高速メモリ装置を切り換える必要がなくなる。内部アドレス生成により、高速ページ・モードまたはＥＤＯＤＲＡＭで可能なよりも高速のデータ・アクセス時間が実現される。新規なカウンタ・アーキテクチャが、線形アドレス指定シーケンスとインタリーブ・アドレス指定シーケンスのためのアドレス生成を実現する。新規なバッファ回路を使用してメモリ・アドレスをラッチし、複数のＣＡＳ^*線における遷移を認識する新規な生成回路を設ける。この装置は、シングル・インライン・メモリ・モジュール（ＳＩＭＭ）、マルチチップ・モジュール（ＭＣＭ）、およびデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）の各設計を含む既存のメモリ・モジュール設計と互換性がある。この機構の組み合わせにより、最小限の設計変更でシステム・パフォーマンスを大幅に向上させることができる。図面の簡単な説明本発明の特徴と目的および利点は、請求の範囲と特定の実施例の詳細な説明と添付図面とを参照すれば最もよくわかるであろう。第１図は、本発明の一実施例によるメモリ装置の電気回路略図である。第２図は、線形アドレス指定形式とインタリーブ・アドレス指定形式との比較を示す表である。第３図は、第１図の装置にアクセスする方法のタイミング図である。までＮＡＮＤゲート３６２はイネーブルにされない。トリガ回路３６８および３７０を使用して、外部ＣＡＳＨ^*信号およびＣＡＳＬ^*信号に最初の立ち上がりがないか監視する。トリガ回路に応答してＮＡＮＤゲート３５８がディスエーブルされ、ＢＥＤＯＣＡＳ^*が高になるようにする。１６ビット・メモリの場合のＢＥＤＯＣＡＳ^*生成回路３５０の動作について、第２０図のＣＡＳ^*信号を参照しながら以下に説明する。メモリが１６ビット・メモリであることを示すためにＣＡＳ^*Ｓｅｌｅｃｔ信号は高である。メモリ行がアドレスされた後、イネーブル信号は低になり、それによってメモリ列に電力供給することができることを示す。したがって、ＣＡＳ^*イネーブル回路３５２は、イネーブル信号とＣＡＳ^*Ｓｅｌｅｃｔ信号に応答してバッファ３５４をディスエーブルにし、バッファ３５６をイネーブルにする。ＮＡＮＤゲート３５８への入力は最初は高である。ＣＡＳＬ^*とＣＡＳＨ^*は高であり、それによってＮＡＮＤゲート２７２の出力が低になりＮＡＮＤゲート３６２がディスエーブルされるようになっている。ＣＡＳＨ^*が低になると、ＮＡＮＤゲート３５８の出力は高にトグルし、ＢＥＤＯＣＡＳ^*は低になる。ＮＡＮＤゲート２７２の出力が高になり、ＮＡＮＤゲート３６２をイネーブルにする。ＮＡＮＤゲート２７２の出力はトリガ回路３６８および２７０にも入力される。トリガ回路３６８および２７０の出力は高であり、ＣＡＳＬ^*が低になるときに高のままである。ＣＡＳＨ^*が高になると、トリガ回路３６８の出力が低になり、それによってＮＡＮＤゲート３６２の出力がＮＡＮＤゲート３５８をディスエーブルにし、その結果ＢＥＤＯＣＡＳ^*が高になる。ＣＡＳＬ^*とＣＡＳＨ^*の両方が高になった後、ＢＥＤＯＣＡＳ^*生成回路３５０がリセットされ、ＣＡＳＬ^*とＣＡＳＨ^*信号が低に遷移するのを監視する。したがって、最初の外部ＣＡＳ^*立ち下がりに応答して低になり、最初の外部ＣＡＳ^*立ち上がりで高に戻る１つの複合ＢＥＤＯＣＡＳ^*信号を生成する回路が実現される。バースト読取りサイクル中は、行アドレス・デコーダと列アドレス・デコーダによって選択された行アドレスと列アドレスにあるメモリ・アレイ内のデータがメモリ・アレイから補乱され、データ経路３２を通って出力ラッチ３４に送られ請求の範囲１．複数のアドレス可能メモリ要素を有するダイナミック・ランダム・アクセス・メモリ装置であって、複数の外部アドレス・ラッチ信号入力と、前記複数の外部アドレス・ラッチ信号入力に応答し、最初に第１論理レベルに遷移する前記複数の外部アドレス・ラッチ信号の内の１つに応答してアクティブ状態に遷移し、最初に第２論理レベルに遷移する前記複数の外部アドレス・ラッチ信号の１つに応答してイナクティブ状態に遷移する制御信号を生成する生成回路（３５０）と、前記制御信号に応答して第１メモリ・アドレスを受け取るように適合され、且つ、前記制御信号のそれ以降の遷移に応答して複数の所定のバースト・アドレス・シーケンスの内の選択可能な１つで一連のメモリ・アドレスを生成するように適合されれたアドレス・カウンタ（３２４）と、を備えることを特徴とするメモリ装置。２．前記複数の外部アドレス・ラッチ信号がアクティブ・ロー列アドレス信号（ＣＡＳ^*）であり、前記アドレス・ラッチ信号の前記第１遷移方向が前記制御信号における低から高への遷移であり、前記アドレス・ラッチ信号の前記第２遷移方向が前記制御信号における高から低への遷移であることを特徴とする、請求項１に記載のメモリ装置。３．前記アドレス・カウンタが前記制御信号の前記第１遷移方向に応答し、前記制御信号の第２遷移方向に応答して、前記一連のメモリ要素アドレスをラッチするバッファ回路（２７２）を更に備えることを特徴とする、請求項１に記載のメモリ・デバイス。４．前記バッファ回路が、前記アドレス・カウンタの出力に結合された第１入力を有する第１マルチプレクサ回路（２７４）と、前記第１マルチプレクサ回路の第２入力に結合されたフィード・バック回路（２７７）と、前記第１マルチプレクサ回路の出力を受け取るように適合されたラッチ回路と、を含む、請求項３に記載のメモリ装置。５．前記バッファ回路が、外部アドレス入力に結合された第１入力と、前記第１マルチプレクサ回路の出力に結合された第２入力とを有する第２マルチプレクサ回路（２７６）を更に含む、請求項４に記載のメモリ装置。６．前記生成回路が、前記複数の外部アドレス・ラッチ信号に結合され、該複数の外部アドレス・ラッチ信号における前記第１論理レベル遷移に応答する出力回路（３５８）と、前記複数の外部アドレス・ラッチ信号に結合された複数のトリガ回路（３６８、３７０）と、前記複数のトリガ回路と前記出力回路とに結合され、前記複数の外部アドレス・ラッチ信号における前記第２論理レベル遷移に応答して、前記出力回路をディスエーブルにするイネーブル回路（３５２）と、を含む、請求項１に記載のメモリ装置。７．前記出力回路がイネーブルされたＮＡＮＤゲートを含む、請求項６に記載のメモリ装置。８．前記複数の所定のバースト・アドレス・シーケンスが、インタリーブ・アドレス・シーケンスおよび線形アドレス・シーケンスを含み、当該複数の所定のバースト・アドレス・シーケンスの内の何れか１つが、前記メモリ装置のバースト・アクセスを行うために選択され得る、請求項１或いは３の内の何れか一項に記載のメモリ装置。９．前記アドレス・カウンタに電気的に結合されたアドレス・シーケンス選択回路を更に備える、請求項１或いは３の内の何れか一項に記載のメモリ装置。１０．前記アドレス・シーケンス選択回路が、行アドレス・ラッチ信号に応答して、前記複数のアドレス・シーケンスから１つのアドレス・シーケンスを選択することを特徴とする、請求項９に記載のメモリ装置。１１．前記複数のアドレス可能メモリ要素に電気的に結合され、前記アドレス・ラッチ信号に応答して、バースト読取りアクセス中に前記アドレス・ラッチ信号の少なくとも１サイクルの待ち時間の後に、前記メモリ装置からデータを出力する出力バッファ（３４）を更に備える、請求項１或いは３の内の何れか一項に記載のメモリ装置。１２．ダイナミック・ランダム・アクセス・メモリ・デバイスのアクセスを行う方法であって、第１外部アドレス・ラッチ信号を受け取るステップと、第２外部アドレス・ラッチ信号を受け取るステップと、前記第１外部アドレス・ラッチ信号或いは前記第２外部アドレス・ラッチ信号の内の何れかにおける第１論理状態から第２論理状態への遷移を検出するステップと、第１論理状態から第２論理状態への前記遷移の検出に応答して、制御信号を遷移させるステップと、前記第１外部アドレス・ラッチ信号或いは前記第２外部アドレス・ラッチ信号の何れかにおける前記第２論理状態から前記第１論理状態への遷移を検出するステップと、前記第２論理状態から前記第１論理状態への前記遷移の検出に応答して前記制御信号を遷移させるステップと、前記制御信号に応答して、アドレス・カウンタを動作させるステップとを含むことを特徴とする方法。１３．前記アドレス・カウンタを動作させる前記ステップが、前記制御信号に応答して、バースト・アドレス・カウンタに第１初期アドレスをロードするステップと、前記第１初期アドレスにある第１メモリ要素にアクセスするステップと、前記制御信号に応答して、前記バースト・アドレス・カウンタを進めるステップと、前記バースト・アドレス・カウンタによって提供されたアドレスにある第２メモリ要素にアクセスするステップと、前記第１初期アドレスを、前記バースト・アドレス・カウンタによって提供された前記アドレスと比較するステップと、前記第１初期アドレスと前記バースト・アドレス・カウンタによって提供された前記アドレスとの一致に応答して、前記バースト・アクセスを終了させるステップとの、諸ステップを含む、請求項１２に記載の方法。１４．前記制御信号に応答すると共に、前記第１初期アドレスと前記バースト・アドレス・カウンタによって提供された前記アドレスとの一致に応答して、前記バースト・アドレス・カウンタに第２初期アドレスをロードするステップを更に含む、請求項１３に記載の方法。１５．前記第１外部アドレス・ラッチ信号が第１アクティブ・ロー列アドレス信号であり、前記第２外部アドレス・ラッチ信号が第２アクティブ・ロー列アドレス信号である、請求項１２に記載の方法。１６．前記制御信号の第１遷移方向に応答して、前記バースト・アドレス・カウンタがロードされると共に進められ、前記制御信号の第２の遷移方向に応答して、前記バッファ回路を使用してメモリ要素アドレスをラッチするステップを更に含む、請求項１２に記載の方向。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号０８／４５７，６５１ (32)優先日 1995年６月１日 (33)優先権主張国米国（ＵＳ） (31)優先権主張番号０８／５５３，９８６ (32)優先日 1995年11月６日 (33)優先権主張国米国（ＵＳ） (31)優先権主張番号０８／５５３，１５６ (32)優先日 1995年11月７日 (33)優先権主張国米国（ＵＳ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ (72)発明者ザガー、ポール・エスアメリカ合衆国 98072−8910 ワシントン、ウッディンヴィル、ワンハンドレッドシックスティース・ストリート、ノース・イースト 15922 (72)発明者ウィリアムス、ブレット・エルアメリカ合衆国 83616 アイダホ、イーグル、ヘブン・ドライブ 2685 (72)発明者マニング、トロイ・エーアメリカ合衆国 83706 アイダホ、ボイス、サウス・ウォーレン 1219

Claims

【特許請求の範囲】１．複数のアドレス可能メモリ要素を有するメモリ装置であって、アドレス・ラッチ信号の遷移に応答して第１のメモリ・アドレスを受け取るように適合され、且つ、アドレス・ラッチ信号のそれ以降の遷移に応答して複数の所定のバースト・アドレス・シーケンスの内の選択可能な１つで一連のメモリ・アドレスを生成するように適合されたアドレス・カウンタを備えるメモリ装置。２．前記アドレス・カウンタが前記アドレス・ラッチ信号の第１の遷移方向に応答し、前記アドレス・ラッチ信号の第２の遷移方向に応答して前記一連のメモリ要素アドレスをラッチするバッファ回路を更に備える、請求項１に記載のメモリ装置。３．前記アドレス・ラッチ信号がアクティブ・ロー列アドレス信号（ＣＡＳ^* ）であり、前記アドレス・ラッチ信号の前記第１の遷移方向が、前記ＣＡＳ^*における低から高への遷移であり、前記アドレス・ラッチ信号の前記第２の遷移方向が、前記ＣＡＳ^*における高から低への遷移である、請求項２に記載のメモリ装置。４．バッファ回路が、前記アドレス・カウンタの出力に結合された第１の入力を有する第１のマルチプレクサ回路と、前記第１マルチプレクサ回路の第２の入力に結合されたフィード・バック回路と、前記第１マルチプレクサ回路の出力を受け取るように適合されたラッチ回路と、をを含む、請求項２に記載のメモリ装置。５．バッファ回路が、外部アドレス入力に結合された第１の入力と、前記第１マルチプレクサ回路の出力に結合された第２の入力とを有する第２のマルチプレクサ回路を更に含む、請求項４に記載のメモリ装置。６．複数の外部アドレス・ラッチ信号入力と、前記複数の外部アドレス・ラッチ信号入力に応答して、制御信号を生成する生成回路とを更に含み、前記制御信号が、前記複数の外部アドレス・ラッチ信号の１つにおける第１論理レベル遷移に応答してアクティブ状態に遷移し、そして前記複数の外部アドレス・ラッチ信号の１つにおける第２論理レベル遷移に応答してイナクティブ状態に遷移する、請求項１に記載のメモリ装置。７．前記生成回路が、前記複数の外部アドレス・ラッチ信号に結合されると共に、該複数の外部アドレス・ラッチ信号における前記第１論理レベル遷移に応答する出力回路と、前記複数の外部アドレス・ラッチ信号に結合された複数のトリガ回路と、前記複数のトリガ回路と前記出力回路とに結合され、前記複数の外部アドレス・ラッチ信号における前記第２論理レベル遷移に応答して前記出力回路をディスエーブルにするイネーブル回路とを含む、請求項６に記載のメモリ装置。８．前記出力回路がイネーブルされたＮＡＮＤゲートを含む、請求項７に記載のメモリ装置。９．前記複数の所定のバースト・アドレス・シーケンスが、インタリーブ・アドレス・シーケンスと線形アドレス・シーケンスとを含み、前記メモリ装置のバースト・アクセスを行うために、前記複数の所定のバースト・アドレス・シーケンスの内の何れか１つが選択され得る、請求項１、２、或いは６の内の何れか一項に記載のメモリ装置。１０．前記アドレス・カウンタに電気的に結合されたアドレス・シーケンス選択回路を更に含む、請求項１、２、或いは６の内の何れか一項に記載のメモリ装置。１１．前記アドレス・ラッチ信号が列アドレス・ラッチ信号であり、前記アドレス・シーケンス選択回路が、行アドレス・ラッチ信号に応答して、前記複数のアドレス・シーケンスから１つのアドレス・シーケンスを選択する、請求項１０に記載のメモリ装置。１２．前記複数のアドレス可能メモリ要素に電気的に結合され、前記アドレス・ラッチ信号に応答して、バースト読取りアクセス中に、前記アドレス・ラッチ信号の少なくとも１サイクルの待ち時間の後に前記メモリ装置からデータを出力する出力バッファを更に含む、請求項１、２、６の内の何れか一項に記載のメモリ装置。１３．メモリ装置のバースト・アクセスを行う方法であって、バースト・アドレス・カウンタに第１の初期アドレスをロードするステップと、前記第１の初期アドレスにある第１のメモリ要素にアクセスするステップと、前記バースト・アドレス・カウンタを進めるステップと、前記バースト・アドレス・カウンタによって提供されたアドレスにある第２のメモリ要素にアクセスするステップと、前記第１の初期アドレスを、前記バースト・アドレス・カウンタによって提供された前記アドレスと比較するステップと、前記第１の初期アドレスと前記バースト・アドレス・カウンタによって提供された前記アドレスとの一致に応答して、前記バースト・アクセスを終了させるステップと、を含む方法。１４．前記第１の初期アドレスと前記バースト・アドレス・カウンタによって提供された前記アドレスとの一致に応答して、前記バースト・アドレス・カウンタに第２の初期アドレスをロードするステップを更に含む、請求項１３に記載の方法。１５．前記メモリ装置において制御信号を生成するステップを更に含み、当該制御信号生成ステップが、第１外部アドレス・ラッチ信号を受け取るサブステップと、第２外部アドレス・ラッチ信号を受け取るサブステップと、前記第１外部アドレス・ラッチ信号或いは前記第２外部アドレス・ラッチ信号の内の何れか一方における第１論理状態から第２論理状態への遷移を検出するサブステップと、前記第１論理状態から前記第２論理状態への前記遷移検出に応答して、前記制御信号を遷移させるサブステップと、前記第１外部アドレス・ラッチ信号或いは前記第２外部アドレス・ラッチ信号の内の何れか一方における前記第２論理状態から前記第１論理状態への遷移を検出するサブステップと、前記第２論理状態から前記第１論理状態への前記遷移検出に応答して、前記制御信号を遷移させるサブステップとの諸サブステップを含む、請求項１３に記載の方法。１６．前記メモリ装置においてアクティブ・ロー制御信号を生成するステップを更に含み、前記アクティブ・ロー制御信号生成ステップが、第１アクティブ・ロー列アドレス信号を受け取るサブステップと、第２アクティブ・ロー列アドレス信号を受け取るサブステップと、前記第１或いは第２のアクティブ・ロー列アドレス信号の内の何れか一方における第１の高から低への遷移を検出するサブステップと、前記検出された高から低への遷移に応答して、前記アクティブ・ロー制御信号を高論理状態から低論理状態に遷移させるサブステップと、前記第１或いは第２のアクティブ・ロー列アドレス信号の内の何れか一方における第１の低から高への遷移を検出するサブステップと、前記検出された低から高への遷移に応答して、前記アクティブ・ロー制御信号を低論理状態から高論理状態に遷移させるサブステップとの諸サブステップを含む、請求項１３に記載の方法。１７．アドレス・ラッチ信号の第１遷移方向に応答して、前記バースト・アドレス・カウンタがロードされ、進められおり、アドレス・ラッチ信号の第２遷移検出に応答して、バッファ回路を使用してメモリ要素アドレスをラッチするステップを更に含む、請求項１３に記載の方法。