JP4025002B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばＤＲＡＭの周辺回路に係わり、書き込みデータをマスクすることが可能なマスク法を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
現在、ＳＤＲ（Single Data Rate）−ＳＤＲＡＭ（Synchronous ＤＲＡＭ）が広く普及している。このＳＤＲ−ＳＤＲＡＭは、ユーザの目的に応じて種々の動作を設定することが可能とされている。例えばデータの書き込み時に書き込みデータの一部をマスクして書き込まないようにすることが可能とされている。このため、ＳＤＲ−ＳＤＲＡＭには、マスクデータを供給するためのＤＭピンと称するピンが設けられている。
【０００３】
ユーザによるデータマスクの使用法は明らかでないが、主にインタラプト時に内部データパスにおけるデータの衝突を避けるため、書き込みデータの最後のデータをマスクするというような目的に用いられている。
【０００４】
上記データをマスクする方法としては、一般にＤＭ（Data Mask）法とＶＷ（Variable Write Burst Length）法が知られている。
【０００５】
図１３は、ＤＭ法及びＶＷ法のタイミングチャートをバーストレングスに従って示している。
【０００６】
例えばＤＭ法において、バーストレングスＢＬ＝８のデータＤ０〜Ｄ７をクロック信号ＣＬＫに同期してメモリセルアレイに書き込む場合において、ＤＭピンに供給される制御信号ＤＭＩＮがハイレベルに設定されると、このハイレベルの期間に対応するデータＤ４、Ｄ５、Ｄ６、Ｄ７がマスクされる。
【０００７】
上記ＤＭ法は、例えばライト動作が開始された場合、設定されたバーストレングスを構成する全てのデータを処理するために必要な時間が終了するまで、次のコマンドを入力することができない。例えば図１３に示すように、ＢＬ＝８において、最後の４つのデータを書き込む必要がない場合、ＤＭ法では８データ分のクロックサイクルが終了するまで次のコマンドを入力することができない。このため、冗長なサイクルを消費してしまう。
【０００８】
一方、ＶＷ法は、ライトコマンドの入力時に、未使用のアドレスピンを用いて、内部でモードレジスタと異なるバーストレングスを設定とすることにより、データマスクを行っている。すなわち、ライトコマンドを入力すると同時にバーストレングスを示す上位アドレスＶＷaddを入力する。この上位アドレスＶＷaddに応じて書き込み時のバーストレングスＷＢＬｎが設定され、この設定されたバーストレングスＷＢＬｎ分のデータのみがメモリセルアレイに書き込まれ、他のデータはマスクされる。
【０００９】
この方式によれば、マスクされたデータの前で書き込み動作が終了し、データパスにデータが供給されることがない。このため、データパスにおけるデータの衝突が発生しないため、例えば次のライトコマンドを入力することが可能である。したがって、バス占有率を向上できる。しかも、ＤＭ法のように、別途ＤＭピンを設ける必要がないため、ピン数を削減することができる。
【００１０】
【発明が解決しようとする課題】
ところで、最近、ＦＣＲＡＭ（Fast Cycle RAM）やＤＤＲII（Double Data Rate-SDRAM）提案されている。ＦＣＲＡＭ、ＤＤＲIIに限らず、次世代の高速ＤＲＡＭは、ＣＳＰ（Chip Scale Package）が前提となる。ＣＳＰにおいては、半田ボールの配置、内部配線の余裕をなるべく増やすことがアセンブリ上重要な課題である。上記ＶＷ法はＤＭ法よりピン数を削減することが可能であり、アセンブリにおいて有利である。このため、ＦＣＲＡＭ、ＤＤＲIIには、上記ＶＷ法が適用される予定である。
【００１１】
しかし、現在、ＤＭ法からＶＷ法への移行期間にあり、ＤＭ法を使用しているユーザとＶＭ法を使用しているユーザの両方が存在する。このため、１つのチップにより、ＤＭ法とＶＭ法の両方に対応できる半導体記憶装置が望まれている。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、１つのチップにより、ＤＭ法とＶＭ法の両方に対応できる半導体記憶装置を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明の半導体記憶装置は、上記課題を解決するため、アドレス信号に応じて第１のバーストレングスを生成する第１の生成回路と、第１のマスク法と第２のマスク法の一方を設定する設定回路と、前記第１の生成回路により生成された第１のバーストレングスと、レジスタに保持された第２のバーストレングスが供給され、前記設定回路により前記第１のマスク法が設定された場合、前記第１のバーストレングスを選択し、第２のマスク法が設定された場合、前記第２のバーストレングスを選択する選択回路と、前記選択回路により選択された第１又は第２のバーストレングスに応じてライトイネーブル信号を生成する第２の生成回路と、外部から供給される信号に従ってデータのマスク位置を示すマスク信号を生成する第３の生成回路と、前記設定回路により、前記第２のマスク方法が選択されている場合、前記第３の生成回路から供給されるマスク信号に従ってライトパルス信号を生成し、前記設定回路により、第１のマスク方法が選択されている場合、前記第２の生成回路から供給されるライトイネーブル信号に従ってライトパルス信号を生成する第４の生成回路とを具備している。
【００１４】
さらに、本発明の半導体記憶装置は、第１のアドレス信号に応じて第１のバーストレングスを生成する第１の生成回路と、第１のマスク法と第２のマスク法の一方を設定する設定回路と、前記第１の生成回路により生成された第１のバーストレングスと、レジスタに保持された第２のバーストレングスが供給され、前記設定回路により前記第１のマスク法が設定された場合、前記第１のバーストレングスを選択し、第２のマスク法が設定された場合、前記第２のバーストレングスを選択する第１の選択回路と、前記第１の選択回路により選択された第１又は第２のバーストレングスに応じてライトイネーブル信号を生成する第２の生成回路と、外部から供給される信号に従ってデータのマスク位置を示す第１のマスク信号を生成する第３の生成回路と、第２のアドレス信号に応じてデータのマスク位置を示す第２のマスク信号を生成する第４の生成回路と、前記第３、第４の生成回路の出力信号が供給され、前記設定回路により、前記第１のマスク方法が設定されている場合、前記第４の生成回路から供給される前記第２のマスク信号を選択し、前記設定回路により、前記第２のマスク方法が設定されている場合、前記第３の生成回路から供給される前記第１のマスク信号を選択する第２の選択回路と、前記設定回路により、前記第２のマスク方法が設定されている場合、前記第２の選択回路から供給される前記第１のマスク信号に従ってライトパルス信号を生成し、前記設定回路により、前記第１のマスク方法が選択されている場合、前記第２の選択回路から供給される前記第２のマスク信号及び前記第２の生成回路から供給されるライトイネーブル信号に従ってライトパルス信号を生成する第５の生成回路とを具備している。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置を概略的に示している。この半導体記憶装置は、ＤＭ法とＶＷ法の両方式を有しており、これら両方式をオプションパッドのボンディングの有無で切替え可能としている。
【００１７】
先ず、図１を用いて本発明の半導体記憶装置の概略構成について説明する。図１において、オプションパッド１１は、ＤＭ法とＶＷ法を切り替えるためのパッドである。このオプションパッド１１はＤＭ信号生成回路（ＤＭＧＥＮ）１２に接続されている。このＤＭ信号生成回路１２は、オプションパッド１１がオープンとされ、接地されていない場合、ＤＭ法を活性化するローレベルの信号ｂＤＭＥＮ（ｂはローアクティブな信号を示す）を発生する。
【００１８】
書き込み時にライトコマンドと同時に取り込まれた上位アドレスＡＩＬＴＣ１ｔ、ＡＩＬＴＣ０ｔは、ＶＷ法のバーストレングスを生成するデコーダ（ＶＷＢＬＤＥＣ）１３に供給される。このデコーダ１３には、さらに、図示せぬモードレジスタから供給されるバーストレングスＢＬ４、ＢＬ８が供給される。このデコーダ１３は、後述するデコード表に従って上位アドレスＡＩＬＴＣ１ｔ、ＡＩＬＴＣ０ｔをバーストレングスに応じてデコードし、デコード出力信号ＶＷＢＬ１、ＶＷＢＬ２、ＶＷＢＬ４を生成する。
【００１９】
これらデコード出力信号ＶＷＢＬ１、ＶＷＢＬ２、ＶＷＢＬ４、及び前記ＤＭ信号生成回路１２から出力される信号ｂＤＭＥＮは、バーストレングスをマルチプレクスするマルチプレクサ（ＢＬＭＵＸ）１４の入力端に供給される。このマルチプレクサ１４の入力端には、さらに、図示せぬモードレジスタから供給されるバーストレングスＢＬ４、ＢＬ８が供給される。このマルチプレクサ１４は、信号ｂＤＭＥＮが活性化されている場合、ＤＭ法のバーストレングスＢＬ４、ＢＬ８を選択する。また、信号ｂＤＭＥＮが非活性である場合、ＶＷ法におけるバーストレングス、すなわち、デコーダ１３から供給されるデコード出力信号ＶＷＢＬ１，２，４を選択する。このマルチプレクサ１４の出力信号ＷＢＬ１，２，４は、ライトバーストレングスをカウントするカウンタ（ＷＢＬＣＯＵＴ）１５に供給される。
【００２０】
このカウンタ１５の入力端には、さらに、モードレジスタから供給されるバーストレングスＢＬ８と、ライトコマンドに応じてこのカウンタを活性化するためのセット信号ｂＳＥＴと、ライト動作以外において、このカウンタをリセットするリセット信号ＲＥＳＥＴと、書き込みにおける基本内部クロック信号ＷＴＣＬＫとが供給される。
【００２１】
このカウンタ１５は、ライトコマンドに応じてセット信号ｂＳＥＴがローレベルとされるとカウントを開始し、カウント値がマルチプレクサ１４から供給されたライトバーストレングスに達するとカウントを停止する。このカウンタ１５から出力されるライトイネーブル信号ｂＷＥＮＢは、カウンタ１５がカウントを開始すると活性化（ローレベルと）され、カウントを停止すると非活性（ハイレベル）とされる。このライトイネーブル信号ｂＷＥＮＢは、書き込み制御部（ＷＴＣＴＲＬ）１６に供給される。
【００２２】
一方、前記ＤＭ信号生成回路１２の出力信号ｂＤＭＥＮは、ＤＭ法の制御信号を受けるバッファ回路（ＤＭＢＵＦ）１７に供給される。このバッファ回路１７は、例えばカレントミラー型のバッファ回路により構成されている。このバッファ回路１７は、ＤＭ法が選択されているとき、すなわち、信号ｂＤＭＥＮがローレベルのとき、図示せぬ外部接続ピンから供給されるＤＭ法の制御信号ＤＭＩＮを受け、この制御信号ＤＭＩＮを出力する。また、ＤＭ法が非選択のとき、すなわち、信号ｂＤＭＥＮがハイレベルのとき、バッファ回路１７の出力信号はローレベルとなる。このバッファ回路１７の出力端には制御信号ＤＭＩＮをラッチするラッチ回路（ＤＭＬＴＣ）１８が接続されている。
【００２３】
このラッチ回路１８は、外部クロック信号ＣＬＫに同期して制御信号ＤＭＩＮをラッチする。前記外部クロック信号ＣＬＫは、後述するデータを取り込むためのクロック信号である。したがって、このラッチ回路１８は、データの取り込みと同一のタイミングで制御信号ＤＭＩＮをラッチする。このラッチ回路１８から出力される制御信号ＤＭＩＮは、前記書き込み制御部１６に供給される。
【００２４】
前記書き込み制御部１６には、さらに、基本内部クロック信号ＷＴＣＬＫ、及びメモリセルアレイ１９のブロックを選択する選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３が供給される。この書き込み制御部１６はこれらの信号に応じてメモリセルアレイ１９にデータを書き込むためのライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を生成する。
【００２５】
ここで、ＤＭ法が選択されている場合、ラッチ回路１８から供給される制御信号ＤＭＩＮがローレベルの期間に対応してライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が活性化され、データが書き込まれる。また、制御信号ＤＭＩＮがハイレベルの期間に対応してライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が非活性とされ、書き込みデータがマスクされる。
【００２６】
一方、ＶＷ法が選択されている場合、制御信号ＤＭＩＮは常にローレベルとされている。このため、カウンタ１５から供給されるライトイネーブル信号ｂＷＥＮＢに応じてライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が活性化される。
【００２７】
上記書き込み制御部１６から出力されるライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたブロックＢＬＫのデータバッファ回路ＤＱＢに供給される。各データバッファ回路ＤＱＢは、ライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３及びデータＤＡＴＡに応じてメインデータ線ＭＤＱを活性化する。メモリセルアレイ１９には、例えばメインデータ線ＭＤＱに接続されるデータ線ＤＱ、このデータ線ＤＱに選択的に接続されるビット線ＢＬ、このビット線ＢＬと交差して配置されたワード線ＷＬ、このワード線ＷＬに選択的に接続されるメインワード線ＭＷＬ等が設けられ、前記ビット線ＢＬとワード線ＷＬの交差部にメモリセルＭＣが配置されている。
図２は、前記オプションパッド１１とＤＭ信号生成回路１２との関係を示している。ＤＭ信号生成回路１２は、ＰチャネルＭＯＳトランジスタ１２ａと、直列接続された複数のインバータ回路１２ｂ〜１２ｆとにより構成されている。ＰチャネルＭＯＳトランジスタ１２ａの電流通路の一端には電源電圧ＶＤＤが供給され、電流通路の他端はオプションパッド１１に接続されている。このトランジスタ１２ａのゲートは接地されている。前記インバータ回路１２ｂの入力端はオプションパッド１１に接続されている。
【００２８】
図３は、本発明の半導体記憶装置が設けられた半導体チップ２１と、複数のインナーリード２２を示している。半導体チップ２１には複数のパッド２３、及び前記オプションパッド１１が設けられている。
【００２９】
前記トランジスタ１２ａは、電流供給能力が極めて低く、常にオン状態とされている。このため、オプションパッド１１がどこにもボンディングされていない場合、インバータ回路１２ｆの出力端からＤＭ法を選択するローレベルの信号ｂＤＭＥＮが出力される。
【００３０】
また、図３に示すように、上記オプションパッド１１が例えば接地されたインナーリード２２ａに接続されている場合、インバータ回路１２ｆの信号ｂＤＭＥＮはハイレベルとされ、ＶＷ法が選択される。
【００３１】
図４は、前記デコーダ１３の一例を示している。ライトコマンドと同時に取り込まれた上位アドレスＡＩＬＴＣ１ｔ、ＡＩＬＴＣ０ｔは、インバータ回路１３ａ、１３ｂにそれぞれ供給される。インバータ回路１３ａの出力信号ｂＡＩＬＴＣ１ｔはアンド回路１３ｆに供給され、インバータ回路１３ｂの出力信号ｂＡＩＬＴＣ０ｔは、アンド回路１３ｅ、１３ｆに供給される。
【００３２】
モードレジスタより供給されるバーストレングスＢＬ８、ＢＬ４はノア回路１３ｃに供給される。このノア回路１３ｃから出力されるバーストレングスＢＬ２を示す信号はインバータ回路１３ｄを介して前記アンド回路１３ｅに供給されるとともに、前記上位アドレスＡＩＬＴＣ０ｔとともにノア回路１３ｋに供給される。このノア回路１３ｋの出力信号はインバータ回路１３ｌに供給され、このインバータ回路１３ｌの出力端から信号ＶＷＢＬ２が出力される。この信号ＶＷＢＬ２は前記上位アドレスＡＩＬＴＣ１ｔとともにナンド回路１３ｉに供給される。このナンド回路１３ｉの出力信号はインバータ回路１３ｊに供給される。このインバータ回路１３ｊの出力端より、信号ＶＷＢＬ１が出力される。
【００３３】
さらに、前記アンド回路１３ｅには前記上位アドレスＡＩＬＴＣ１ｔ、及びインバータ回路１３ｄの出力信号ｂＢＬ２が供給される。また、前記アンド回路１３ｆにはバーストレングスＢＬ４が供給される。これらアンド回路１３ｅ、１３ｆの出力信号はノア回路１３ｇを介してインバータ回路１３ｈに供給される。このインバータ回路１３ｈの出力端より、信号ＶＷＢＬ４が出力される。
【００３４】
上記構成において、デコーダ１３は、図５に示すように、バーストレングスに従って上位アドレスＡＩＬＴＣ０ｔ、ＡＩＬＴＣ１ｔをデコードし、信号ＶＷＢＬ４、ＶＷＢＬ２、ＶＷＢＬ１を出力する。このデコーダ１３は、図５に示すように、モードレジスタ（ＭＲＳ）に記憶されているバーストレングス以上の長さが指定されても無視するように構成されている。
【００３５】
尚、図５において、ＢＬ２は、モードレジスタのＢＬ４、ＢＬ８が共にローレベルの場合である。また、図５において、ＢＬ８で、上位アドレスＡＩＬＴＣ０ｔ、ＡＩＬＴＣ１ｔが（０，０）の場合、インバータ回路１３ｉ、１３ｌ、１３ｈの出力信号ＶＷＢＬ１、ＶＷＢＬ２、ＶＷＢＬ４は、全てローレベル“Ｌ”となる。しかし、前述したカウンタ１５には、モードレジスタからＢＬ８が供給されているため問題はない。カウンタ１５の詳細については後述する。
【００３６】
図６は、図１に示すマルチプレクサ（ＢＬＭＵＸ）１４の一例を示している。このマルチプレクサ１４は、前記ＤＭ信号生成回路１２から供給されるｂＤＭＥＮ信号に応じて、デコーダ１３から供給されるＶＷ法のバーストレングスＶＷＢＬ４、ＶＷＢＬ２と、モードレジスタから供給されるバーストレングスＢＬ４、ＢＬ２のどちらか一方を選択し、内部バーストレングスとして出力する。
【００３７】
すなわち、図６において、ＤＭ信号生成回路１２から供給されるｂＤＭＥＮ信号はアンド回路１４ｃ、１４ｅの一方入力端に供給される。さらに、ｂＤＭＥＮ信号はインバータ回路１４ａを介してアンド回路１４ｂ、１４ｄの一方入力端に供給される。アンド回路１４ｂの他方入力端にはモードレジスタから出力されたバーストレングスＢＬ４が供給され、アンド回路１４ｃの他方入力端にはデコーダ１３から出力された信号ＶＷＢＬ４が供給される。前記アンド回路１４ｄの他方入力端には前記モードレジスタから出力されたバーストレングスＢＬ２が供給され、アンド回路１４ｅの他方入力端にはデコーダ１３から出力された信号ＶＷＢＬ２が供給される。前記アンド回路１４ｂ、１４ｃの出力信号はノア回路１４ｆを介してインバータ回路１４ｇに供給され、このインバータ回路１４ｇから内部バーストレングスＷＢＬ４が出力される。また、前記アンド回路１４ｄ、１４ｅの出力信号はノア回路１４ｈを介してインバータ回路１４ｉに供給され、このインバータ回路１４ｉから内部バーストレングスＷＢＬ２が出力される。
【００３８】
図５に示すＷＢＬは、ＶＷ法が選択されている場合の内部バーストレングスを示している。
【００３９】
尚、前記デコーダ１３からは、ＶＷＢＬ１も出力されるが、この実施例では、説明の便宜上ＢＬ１の構成及び動作を省略している。この実施例の半導体記憶装置は、ＤＤＲを前提としている。このため、１つのクロック信号ＣＬＫの立ち上がり、及び立ち下りに同期して２つのデータを出力する。したがって、ＶＷ法の場合も、基本的にクロック信号ＣＬＫに同期して偶数個のデータを制御する。このため、ＢＬ１の場合、別系統の制御が必要となる。すなわち、例えば書き込み制御部１６において、偶数番目のデータの書き込み信号をディスエーブルとするようにすればよい。
【００４０】
図７は、図１に示すカウンタ（ＷＢＬＣＯＵＴ）１５の一例を示している。フリップフロップ回路ＦＦはナンド回路７ａ、７ｂにより構成されている。このフリップフロップ回路ＦＦの第１の入力端を構成するナンド回路７ａの第１の入力端にはセット信号ｂＳＥＴが供給され、フリップフロップ回路ＦＦの第２の入力端を構成するナンド回路７ｂの第１の入力端には、後述するノア回路７ｈの出力端が接続されている。このフリップフロップ回路ＦＦの第３の入力端を構成するナンド回路７ｂの第２の入力端には、リセット信号ｂＲＥＳＥＴが供給される。このフリップフロップ回路ＦＦの出力端を構成するナンド回路７ａの出力端はインバータ回路７ｃ、７ｄを介してラッチ回路ＬＡＴに接続されている。
【００４１】
このラッチ回路ＬＡＴの出力端にはカウンタを構成する第１、第２、第３のシフトレジスタＳＲ１、ＳＲ２、ＳＲ３が直列接続されている。これら第１、第２、第３のシフトレジスタＳＲ１、ＳＲ２、ＳＲ３は、例えば２個のラッチ回路ＬＡＴ１、ＬＡＴ２をそれぞれ有している。各ラッチ回路ＬＡＴ、ＬＡＴ１、ＬＡＴ２は、書き込みにおける基本内部クロック信号ＷＴＣＬＫ、ｂＷＴＣＬＫに応じて入力信号を順次ラッチする。
【００４２】
前記ラッチ回路ＬＡＴの出力端から出力されるバーストレングスＢＬ２のカウント出力信号ＢＬＣＴ２は、前記マルチプレクサ１４から供給される内部バーストレングスＷＢＬ２とともに、アンド回路７ｅに供給される。
【００４３】
前記第１のシフトレジスタＳＲ１の出力端から出力されるバーストレングスＢＬ４のカウント出力信号ＢＬＣＴ４は、前記マルチプレクサ１４から供給される内部バーストレングスＷＢＬ４とともに、アンド回路７ｆに供給される。
【００４４】
前記第３のシフトレジスタＳＲ３の出力端から出力されるバーストレングスＢＬ８のカウント出力信号ＢＬＣＴ８は、前記モードレジスタから供給されるバーストレングスＢＬ８とともに、アンド回路７ｇに供給される。
【００４５】
前記アンド回路７ｅ、７ｆ、７ｇの出力信号はノア回路７ｈを介して前記フリップフロップ回路ＦＦに供給される。
【００４６】
図８は、図７の各部の信号を示している。図８において、図７と同一部分には同一符号を付す。図８を参照して、図７に示すライトバーストレングスカウンタ１５の動作について説明する。
【００４７】
ライトコマンドに応じて、カウンタを活性化するためのセット信号ｂＳＥＴが活性化されると、フリップフロップ回路ＦＦの出力端がハイレベルとなり、インバータ回路７ｃの出力端から出力されるライトイネーブル信号ｂＷＥＮＢが活性化される。このライトイネーブル信号ｂＷＥＮＢはインバータ回路７ｄを介してラッチ回路ＬＡＴに供給される。このラッチ回路ＬＡＴは基本内部クロック信号ＷＴＣＬＫ、ｂＷＴＣＬＫに応じて入力信号をラッチする。このため、ラッチ回路ＬＡＴの出力信号ＢＬＣＴ２はハイレベルとなる。
【００４８】
第１、第２、第３のシフトレジスタＳＲ１、ＳＲ２、ＳＲ３は、基本内部クロック信号ＷＴＣＬＫ、ｂＷＴＣＬＫに応じて入力信号を順次ラッチし、第１、第３のシフトレジスタＳＲ１、ＳＲ３から順次出力信号ＢＬＣＴ４、ＢＬＣＴ８が出力される。これらラッチ回路ＬＡＴ、第１、第３のシフトレジスタＳＲ１、ＳＲ３の出力信号ＢＬＣＴ２、ＢＬＣＴ４、ＢＬＣＴ８はアンド回路７ｅ、７ｆ、７ｇの他方入力端に順次供給される。これらアンド回路７ｅ、７ｆ、７ｇの一方入力端には、内部バーストレングスＷＢＬ２、ＷＢＬ４、バーストレングスＢＬ８のいずれかが供給されている。このため、これらアンド回路７ｅ、７ｆ、７ｇの内の１つの入力条件が満足された場合、ノア回路７ｈの出力信号がローレベルとなり、フリップフロップ回路ＦＦの出力信号が反転される。つまり、ラッチ回路ＬＡＴ、第１、第３のシフトレジスタＳＲ１、ＳＲ３の出力信号ＢＬＣＴ２、ＢＬＣＴ４、ＢＬＣＴ８、及び内部バーストレングスＷＢＬ２、ＷＢＬ４、バーストレングスＢＬ８により、フリップフロップ回路ＦＦのリセットタイミングが変化される。したがって、内部バーストレングスＷＢＬ２、ＷＢＬ４、バーストレングスＢＬ８に応じて、ライトイネーブル信号ｂＷＥＮＢが非活性とされるタイミングが変化される。
【００４９】
尚、上記カウンタ１５は、ライト動作以外ではリセット信号ＲＥＳＥＴ、ｂＲＥＳＥＴによりイニシャライズされる。
【００５０】
図９は、図１に示す書き込み制御部１６の一例を示している。図９において、ナンド回路１６ａ、１６ｂ、１６ｃ、１６ｄの入力端には基本内部クロック信号ＷＴＣＬＫ、及びメモリセルアレイ１９のブロックを選択する選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３がそれぞれ供給される。これらナンド回路１６ａ、１６ｂ、１６ｃ、１６ｄの出力信号、前記カウンタ１５からのライトイネーブル信号ｂＷＥＮＢ、及びラッチ回路１８からの制御信号ＤＭＩＮは、ノア回路１６ｅ、１６ｆ、１６ｇ、１６ｈにそれぞれ供給される。
【００５１】
これらノア回路１６ｅ、１６ｆ、１６ｇ、１６ｈは入力条件が満足された場合、各出力端からライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を出力する。これらライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたブロックＢＬＫのデータバッファ回路ＤＱＢに供給される。
【００５２】
ここで、ＤＭ法が選択されている場合において、選択信号ＳＥＬＥＣＴがハイレベルで、基本内部クロック信号ＷＴＣＬＫがハイレベルである期間、ラッチ回路１８から供給される制御信号ＤＭＩＮがローレベルの場合、選択されているブロックに基本内部クロック信号ＷＴＣＬＫがライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３として供給される。このため、この期間においてデータが書き込まれる。また、制御信号ＤＭＩＮがハイレベルの場合、このハイレベルの期間、基本内部クロック信号ＷＴＣＬＫが遮断され、ライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が非活性となる。このため、この期間において書き込みデータがマスクされる。
【００５３】
一方、ＶＷ法が選択されている場合、制御信号ＤＭＩＮは常にローレベルとされている。このため、カウンタ１５から供給されるライトイネーブル信号ｂＷＥＮＢに応じてライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が活性化される。
【００５４】
上記書き込み制御部１６から出力されるライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、前述したように、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたブロックＢＬＫのデータバッファ回路ＤＱＢに供給される。このようにして、図１３に示すＤＭ法とＶＷ法の書き込み動作を実現できる。
【００５５】
上記第１の実施形態によれば、ＤＭ法とＶＷ法に応じてライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を発生可能とし、オプションパッド１１の接続、非接続に応じてＶＷ法とＤＭ法とを切替え可能としている。このため、１つの半導体記憶装置をユーザの仕様に応じて、ＤＭ法とＶＷ法を切り替えることができる。
【００５６】
しかも、ＶＷ法とＤＭ法の切替えは、オプションパッド１１の接続、非接続により設定するため、半導体記憶装置のチップを製造しておき、ユーザの要求に応じてオプションパッド１１の状態を設定すればよい。したがって、ユーザの要求から出荷までの時間を短縮することができる。
【００５７】
また、１つのオプションパッドを増加するだけでよいため、アセンブリに対する悪影響を防止できる。
【００５８】
（第２の実施形態）
図１０、図１１は、本発明の第２の実施形態を示している。第２の実施形態は、ＤＭ法と、ＤＭ法及びＶＷ法とは異なるプログラマブル・データ・マスク（ Programmable Data Mask ）法（以下ＰＤＭ法と称す）、及びこのＰＤＭ法をＶＷ法に適用したマスク法（ Variable Write Burst Length Programmable Data Mask ）（以下、ＶＷＰＤＭ法と称す）を切替え可能としている。
【００５９】
上記ＤＭ法は、上述したようにＤＭピンに供給される信号ＤＭＩＮに応じてマスク位置を変えている。これに対して、ＰＤＭ法は、データの書き込み時に、ライトコマンドと同時に取り込まれたアドレスをデコードし、このデコード信号に応じて、バースト毎にデータのマスク位置を変更可能としている。
【００６０】
また、上記ＶＷ法はバーストレングスを変えることにより、マスク位置を変化させていた。これに対して、ＶＷＰＤＭ法は、ＶＷ法によりバーストレングスを変えるとともに、この変えられたバーストレングスにおいてさらにデータのマスク位置をアドレスに応じて任意に変更可能としている。
【００６１】
図１０は、本発明の第２の実施形態に係る半導体記憶装置を概略的に示している。図１０において、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００６２】
ＶＷ法とＤＷ法のマスク位置をデコードするマスクデコーダ（ＶＷＤＭＤＥＣ）２１には、書き込み時にライトコマンドと同時に取り込まれた上位アドレスＡＩＬＴＣ２ｔ〜ＡＩＬＴＣ４ｔが供給される。このマスクデコーダ２１は、３ビットの上位アドレスをデコードしてマスク位置を示す例えば８パターンの信号ＳＥＴＤＭ０〜ＳＥＴＤＭ７を生成する。この信号ＳＥＴＤＭ０〜ＳＥＴＤＭ７は基本内部クロック信号ＷＴＣＬＫとともに、データマスクシフト回路２２に供給される。
【００６３】
図１１は、データマスクシフト回路２２の一例を示している。このデータマスクシフト回路２２は、直列接続された８個のシフトレジスタ２２ａ〜２２ｈにより構成されている。各シフトレジスタ２２ａ〜２２ｈには、前記マスクデコーダ２１からの信号ＳＥＴＤＭ７〜ＳＥＴＤＭ０が供給されている。これらシフトレジスタ２２ａ〜２２ｈに供給された信号ＳＥＴＤＭ７〜ＳＥＴＤＭ０は基本内部クロック信号ＷＴＣＬＫに同期して順次シフトされ、シフトレジスタ２２ｈの出力端から信号ＤＭＳＦＴとして出力される。この信号ＤＭＳＦＴは、デコードされた信号ＳＥＴＤＭ７〜ＳＥＴＤＭ０に応じて、すなわち、前記上位アドレスに応じて出力タイミングが相違される。
【００６４】
この信号ＤＭＳＦＴは、図１０に示すアンド回路２３の一方入力端に供給される。このアンド回路２３の他方入力端には、前記ＤＭ信号生成回路１２の出力信号ｂＤＭＥＮが供給される。また、アンド回路２４には前記ラッチ回路１８から出力される制御信号ＤＭＩＮと前記信号ＤＭＥＮが供給される。
【００６５】
ＤＭ法を選択する場合、オプションパッド１１は非接続（オープン）とされている。このため、前記ＤＭ信号生成回路１２から出力される信号ｂＤＭＥＮはローレベル、ＤＭＥＮはハイレベルとされている。したがって、アンド回路２４が選択される。
【００６６】
ＰＤＭ法及びＶＷＰＤＭ法を選択する場合、オプションパッド１１はインナーリードに接続され接地される。このため、前記ＤＭ信号生成回路１２から出力される信号ｂＤＭＥＮはハイレベル、ＤＭＥＮはローレベルとされる。したがって、アンド回路２３が選択される。
【００６７】
これらアンド回路２３、２４の出力端はノア回路２５の入力端に接続されている。このノア回路２５の出力信号は、インバータ回路２６を介して前記書き込み制御部１６に制御信号ＤＭとして供給される。すなわち、この制御信号ＤＭは図１に示す制御信号ＤＭＩＮに代えて書き込み制御部１６に供給される。
【００６８】
図１２は、図１１に示す回路のＤＭ法、ＰＤＭ法、ＶＷＰＤＭ法の動作を示している。
【００６９】
例えばＤＭ法が選択された場合、カウンタ１５からはモードレジスタに設定されたバーストレングスに応じた期間、ライトイネーブル信号ｂＷＥＮＢが出力される。このライトイネーブル信号ｂＷＥＮＢの期間に、バッファ回路１７に外部接続ピンから制御信号ＤＭＩＮが供給されると、この制御信号ＤＭＩＮはラッチ回路１８を介してアンド回路２４に供給される。このアンド回路２４の出力信号に応じてノア回路２５の出力信号が変化し、インバータ回路２６から制御信号ＤＭが出力される。この制御信号ＤＭと前記ライトイネーブル信号ｂＷＥＮＢは書き込み制御部１６に供給される。この書き込み制御部１６は基本内部クロック信号ＷＴＣＬＫに同期して、前記制御信号ＤＭに対応する部分が非活性とされたライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を出力する。このライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたメモリセルアレイ１９のブロックに供給される。図１２に示すＤＭ法の例は、バーストレングスＢＬ＝８の場合において、データＤ２、Ｄ５、Ｄ６をマスクする場合を示している。
【００７０】
また、例えばＰＤＭ法が選択された場合、カウンタ１５からはモードレジスタに設定されたバーストレングスに応じた期間、ライトイネーブル信号ｂＷＥＮＢが出力される。一方、データマスクシフト回路２２は、マスクデコーダ２１によりデコードされた上位アドレスＡＩＬＴＣ２ｔ〜４ｔに応じて、マスク位置を示す信号ＤＭＳＦＴを出力する。この信号ＤＭＳＦＴはアンド回路２３に供給される。このアンド回路２３の出力信号に応じてノア回路２５の出力信号が変化し、インバータ回路２６から制御信号ＤＭが出力される。この制御信号ＤＭと前記ライトイネーブル信号ｂＷＥＮＢは書き込み制御部１６に供給される。この書き込み制御部１６は基本内部クロック信号ＷＴＣＬＫに同期して、前記制御信号ＤＭに対応する部分が非活性とされたライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を出力する。このライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたメモリセルアレイ１９のブロックに供給される。図１２に示すＰＤＭ法の例１は、バーストレングスＢＬ＝８の場合において、信号ＤＭＳＦＴに応じてデータＤ４〜Ｄ８をマスクする場合を示し、例２は、信号ＤＭＳＦＴに応じてデータＤ０、Ｄ１、Ｄ３をマスクする場合を示している。
【００７１】
さらに、例えばＶＷＰＤＭ法が選択された場合、カウンタ１５からは、第１の実施例において説明したように、デコーダ１３によりデコードされた上位アドレスに応じて設定されたバーストレングスに対応する期間、ライトイネーブル信号ｂＷＥＮＢが出力される。一方、データマスクシフト回路２２は、上記のようにマスクデコーダ２１によりデコードされた上位アドレスＡＩＬＴＣ２ｔ〜４ｔに応じて、マスク位置を示す信号ＤＭＳＦＴを出力する。この信号ＤＭＳＦＴはアンド回路２３に供給される。このアンド回路２３の出力信号に応じてノア回路２５の出力信号が変化し、インバータ回路２６から制御信号ＤＭが出力される。この制御信号ＤＭと前記ライトイネーブル信号ｂＷＥＮＢは書き込み制御部１６に供給される。この書き込み制御部１６は基本内部クロック信号ＷＴＣＬＫに同期して、前記制御信号ＤＭに対応する部分が非活性とされたライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を出力する。このライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたメモリセルアレイ１９のブロックに供給される。図１２に示すＶＷＰＤＭ法の例は、バーストレングスＷＢＬ＝４の場合において、信号ＤＭＳＦＴに応じてデータＤ０、Ｄ２をマスクする場合を示している。
【００７２】
上記第２の実施形態によれば、マスクデコーダ２１により上位アドレスＡＩＬＴＣ２ｔ〜ＡＩＬＴＣ４ｔをデコードし、データマスクシフト回路２２により、前記マスクデコーダ２１のデコード出力信号からマスク位置を示す信号ＤＭＳＦＴを生成し、この信号ＤＭＳＦＴを用いてデータのマスク位置を変更可能としている。このため、ＰＤＭ法においては、バーストレングスを固定として任意のデータをマスクでき、ＶＷＰＤＭ法においては、バーストレングスを変えた状態でマスク位置も変更することができる。したがって、多様なデータマスクを行うことができる。
【００７３】
しかも、上記第２の実施形態によれば、ＤＭ法、ＰＤＭ法、ＶＷＰＤＭ法の３つのうちから１つを選択することができる。したがって、ユーザの要望に適宜対応できる利点を有している。
【００７４】
尚、本発明は、上記第１、第２の実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００７５】
【発明の効果】
以上、詳述したように本発明によれば、１つのチップにより、ＤＭ法とＶＭ法の両方に対応できる半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す構成図。
【図２】図１のオプションパッドとＤＭ信号生成回路との関係を示す回路図。
【図３】オプションパッドの接続例を示す構成図。
【図４】図１に示すデコーダの一例を示す回路図。
【図５】図４に示すデコーダの動作を示す図。
【図６】図１に示すマルチプレクサの一例を示す回路図。
【図７】図１に示すカウンタの一例を示す回路図。
【図８】図７の動作を示すタイミングチャート。
【図９】図１に示す書き込み制御部の一例を示す回路図。
【図１０】本発明の第２の実施形態を示す構成図。
【図１１】図１０に示すデータマスクシフト回路の一例を示す回路図。
【図１２】図１０の動作を示すタイミングチャート。
【図１３】ＤＭ法、ＶＷ法の動作を示すタイミングチャート。
【符号の説明】
１１…オプションパッド、
１２…ＤＭ信号生成回路（ＤＭＧＥＮ）、
１３…デコーダ（ＶＷＢＬＤＥＣ）、
１４…マルチプレクサ（ＢＬＭＵＸ）、
１５…カウンタ（ＷＢＬＣＯＵＴ）、
１６…書き込み制御部（ＷＴＣＴＲＬ）、
１７…バッファ回路（ＤＭＢＵＦ）、
１８…ラッチ回路（ＤＭＬＴＣ）、
１９…メモリセルアレイ、
２１…マスクデコーダ（ＶＷＤＭＤＥＣ）、
２２…データマスクシフト回路。
【発明の属する技術分野】
本発明は、例えばＤＲＡＭの周辺回路に係わり、書き込みデータをマスクすることが可能なマスク法を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
現在、ＳＤＲ（Single Data Rate）−ＳＤＲＡＭ（Synchronous ＤＲＡＭ）が広く普及している。このＳＤＲ−ＳＤＲＡＭは、ユーザの目的に応じて種々の動作を設定することが可能とされている。例えばデータの書き込み時に書き込みデータの一部をマスクして書き込まないようにすることが可能とされている。このため、ＳＤＲ−ＳＤＲＡＭには、マスクデータを供給するためのＤＭピンと称するピンが設けられている。
【０００３】
ユーザによるデータマスクの使用法は明らかでないが、主にインタラプト時に内部データパスにおけるデータの衝突を避けるため、書き込みデータの最後のデータをマスクするというような目的に用いられている。
【０００４】
上記データをマスクする方法としては、一般にＤＭ（Data Mask）法とＶＷ（Variable Write Burst Length）法が知られている。
【０００５】
図１３は、ＤＭ法及びＶＷ法のタイミングチャートをバーストレングスに従って示している。
【０００６】
例えばＤＭ法において、バーストレングスＢＬ＝８のデータＤ０〜Ｄ７をクロック信号ＣＬＫに同期してメモリセルアレイに書き込む場合において、ＤＭピンに供給される制御信号ＤＭＩＮがハイレベルに設定されると、このハイレベルの期間に対応するデータＤ４、Ｄ５、Ｄ６、Ｄ７がマスクされる。
【０００７】
上記ＤＭ法は、例えばライト動作が開始された場合、設定されたバーストレングスを構成する全てのデータを処理するために必要な時間が終了するまで、次のコマンドを入力することができない。例えば図１３に示すように、ＢＬ＝８において、最後の４つのデータを書き込む必要がない場合、ＤＭ法では８データ分のクロックサイクルが終了するまで次のコマンドを入力することができない。このため、冗長なサイクルを消費してしまう。
【０００８】
一方、ＶＷ法は、ライトコマンドの入力時に、未使用のアドレスピンを用いて、内部でモードレジスタと異なるバーストレングスを設定とすることにより、データマスクを行っている。すなわち、ライトコマンドを入力すると同時にバーストレングスを示す上位アドレスＶＷaddを入力する。この上位アドレスＶＷaddに応じて書き込み時のバーストレングスＷＢＬｎが設定され、この設定されたバーストレングスＷＢＬｎ分のデータのみがメモリセルアレイに書き込まれ、他のデータはマスクされる。
【０００９】
この方式によれば、マスクされたデータの前で書き込み動作が終了し、データパスにデータが供給されることがない。このため、データパスにおけるデータの衝突が発生しないため、例えば次のライトコマンドを入力することが可能である。したがって、バス占有率を向上できる。しかも、ＤＭ法のように、別途ＤＭピンを設ける必要がないため、ピン数を削減することができる。
【００１０】
【発明が解決しようとする課題】
ところで、最近、ＦＣＲＡＭ（Fast Cycle RAM）やＤＤＲII（Double Data Rate-SDRAM）提案されている。ＦＣＲＡＭ、ＤＤＲIIに限らず、次世代の高速ＤＲＡＭは、ＣＳＰ（Chip Scale Package）が前提となる。ＣＳＰにおいては、半田ボールの配置、内部配線の余裕をなるべく増やすことがアセンブリ上重要な課題である。上記ＶＷ法はＤＭ法よりピン数を削減することが可能であり、アセンブリにおいて有利である。このため、ＦＣＲＡＭ、ＤＤＲIIには、上記ＶＷ法が適用される予定である。
【００１１】
しかし、現在、ＤＭ法からＶＷ法への移行期間にあり、ＤＭ法を使用しているユーザとＶＭ法を使用しているユーザの両方が存在する。このため、１つのチップにより、ＤＭ法とＶＭ法の両方に対応できる半導体記憶装置が望まれている。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、１つのチップにより、ＤＭ法とＶＭ法の両方に対応できる半導体記憶装置を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明の半導体記憶装置は、上記課題を解決するため、アドレス信号に応じて第１のバーストレングスを生成する第１の生成回路と、第１のマスク法と第２のマスク法の一方を設定する設定回路と、前記第１の生成回路により生成された第１のバーストレングスと、レジスタに保持された第２のバーストレングスが供給され、前記設定回路により前記第１のマスク法が設定された場合、前記第１のバーストレングスを選択し、第２のマスク法が設定された場合、前記第２のバーストレングスを選択する選択回路と、前記選択回路により選択された第１又は第２のバーストレングスに応じてライトイネーブル信号を生成する第２の生成回路と、外部から供給される信号に従ってデータのマスク位置を示すマスク信号を生成する第３の生成回路と、前記設定回路により、前記第２のマスク方法が選択されている場合、前記第３の生成回路から供給されるマスク信号に従ってライトパルス信号を生成し、前記設定回路により、第１のマスク方法が選択されている場合、前記第２の生成回路から供給されるライトイネーブル信号に従ってライトパルス信号を生成する第４の生成回路とを具備している。
【００１４】
さらに、本発明の半導体記憶装置は、第１のアドレス信号に応じて第１のバーストレングスを生成する第１の生成回路と、第１のマスク法と第２のマスク法の一方を設定する設定回路と、前記第１の生成回路により生成された第１のバーストレングスと、レジスタに保持された第２のバーストレングスが供給され、前記設定回路により前記第１のマスク法が設定された場合、前記第１のバーストレングスを選択し、第２のマスク法が設定された場合、前記第２のバーストレングスを選択する第１の選択回路と、前記第１の選択回路により選択された第１又は第２のバーストレングスに応じてライトイネーブル信号を生成する第２の生成回路と、外部から供給される信号に従ってデータのマスク位置を示す第１のマスク信号を生成する第３の生成回路と、第２のアドレス信号に応じてデータのマスク位置を示す第２のマスク信号を生成する第４の生成回路と、前記第３、第４の生成回路の出力信号が供給され、前記設定回路により、前記第１のマスク方法が設定されている場合、前記第４の生成回路から供給される前記第２のマスク信号を選択し、前記設定回路により、前記第２のマスク方法が設定されている場合、前記第３の生成回路から供給される前記第１のマスク信号を選択する第２の選択回路と、前記設定回路により、前記第２のマスク方法が設定されている場合、前記第２の選択回路から供給される前記第１のマスク信号に従ってライトパルス信号を生成し、前記設定回路により、前記第１のマスク方法が選択されている場合、前記第２の選択回路から供給される前記第２のマスク信号及び前記第２の生成回路から供給されるライトイネーブル信号に従ってライトパルス信号を生成する第５の生成回路とを具備している。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置を概略的に示している。この半導体記憶装置は、ＤＭ法とＶＷ法の両方式を有しており、これら両方式をオプションパッドのボンディングの有無で切替え可能としている。
【００１７】
先ず、図１を用いて本発明の半導体記憶装置の概略構成について説明する。図１において、オプションパッド１１は、ＤＭ法とＶＷ法を切り替えるためのパッドである。このオプションパッド１１はＤＭ信号生成回路（ＤＭＧＥＮ）１２に接続されている。このＤＭ信号生成回路１２は、オプションパッド１１がオープンとされ、接地されていない場合、ＤＭ法を活性化するローレベルの信号ｂＤＭＥＮ（ｂはローアクティブな信号を示す）を発生する。
【００１８】
書き込み時にライトコマンドと同時に取り込まれた上位アドレスＡＩＬＴＣ１ｔ、ＡＩＬＴＣ０ｔは、ＶＷ法のバーストレングスを生成するデコーダ（ＶＷＢＬＤＥＣ）１３に供給される。このデコーダ１３には、さらに、図示せぬモードレジスタから供給されるバーストレングスＢＬ４、ＢＬ８が供給される。このデコーダ１３は、後述するデコード表に従って上位アドレスＡＩＬＴＣ１ｔ、ＡＩＬＴＣ０ｔをバーストレングスに応じてデコードし、デコード出力信号ＶＷＢＬ１、ＶＷＢＬ２、ＶＷＢＬ４を生成する。
【００１９】
これらデコード出力信号ＶＷＢＬ１、ＶＷＢＬ２、ＶＷＢＬ４、及び前記ＤＭ信号生成回路１２から出力される信号ｂＤＭＥＮは、バーストレングスをマルチプレクスするマルチプレクサ（ＢＬＭＵＸ）１４の入力端に供給される。このマルチプレクサ１４の入力端には、さらに、図示せぬモードレジスタから供給されるバーストレングスＢＬ４、ＢＬ８が供給される。このマルチプレクサ１４は、信号ｂＤＭＥＮが活性化されている場合、ＤＭ法のバーストレングスＢＬ４、ＢＬ８を選択する。また、信号ｂＤＭＥＮが非活性である場合、ＶＷ法におけるバーストレングス、すなわち、デコーダ１３から供給されるデコード出力信号ＶＷＢＬ１，２，４を選択する。このマルチプレクサ１４の出力信号ＷＢＬ１，２，４は、ライトバーストレングスをカウントするカウンタ（ＷＢＬＣＯＵＴ）１５に供給される。
【００２０】
このカウンタ１５の入力端には、さらに、モードレジスタから供給されるバーストレングスＢＬ８と、ライトコマンドに応じてこのカウンタを活性化するためのセット信号ｂＳＥＴと、ライト動作以外において、このカウンタをリセットするリセット信号ＲＥＳＥＴと、書き込みにおける基本内部クロック信号ＷＴＣＬＫとが供給される。
【００２１】
このカウンタ１５は、ライトコマンドに応じてセット信号ｂＳＥＴがローレベルとされるとカウントを開始し、カウント値がマルチプレクサ１４から供給されたライトバーストレングスに達するとカウントを停止する。このカウンタ１５から出力されるライトイネーブル信号ｂＷＥＮＢは、カウンタ１５がカウントを開始すると活性化（ローレベルと）され、カウントを停止すると非活性（ハイレベル）とされる。このライトイネーブル信号ｂＷＥＮＢは、書き込み制御部（ＷＴＣＴＲＬ）１６に供給される。
【００２２】
一方、前記ＤＭ信号生成回路１２の出力信号ｂＤＭＥＮは、ＤＭ法の制御信号を受けるバッファ回路（ＤＭＢＵＦ）１７に供給される。このバッファ回路１７は、例えばカレントミラー型のバッファ回路により構成されている。このバッファ回路１７は、ＤＭ法が選択されているとき、すなわち、信号ｂＤＭＥＮがローレベルのとき、図示せぬ外部接続ピンから供給されるＤＭ法の制御信号ＤＭＩＮを受け、この制御信号ＤＭＩＮを出力する。また、ＤＭ法が非選択のとき、すなわち、信号ｂＤＭＥＮがハイレベルのとき、バッファ回路１７の出力信号はローレベルとなる。このバッファ回路１７の出力端には制御信号ＤＭＩＮをラッチするラッチ回路（ＤＭＬＴＣ）１８が接続されている。
【００２３】
このラッチ回路１８は、外部クロック信号ＣＬＫに同期して制御信号ＤＭＩＮをラッチする。前記外部クロック信号ＣＬＫは、後述するデータを取り込むためのクロック信号である。したがって、このラッチ回路１８は、データの取り込みと同一のタイミングで制御信号ＤＭＩＮをラッチする。このラッチ回路１８から出力される制御信号ＤＭＩＮは、前記書き込み制御部１６に供給される。
【００２４】
前記書き込み制御部１６には、さらに、基本内部クロック信号ＷＴＣＬＫ、及びメモリセルアレイ１９のブロックを選択する選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３が供給される。この書き込み制御部１６はこれらの信号に応じてメモリセルアレイ１９にデータを書き込むためのライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を生成する。
【００２５】
ここで、ＤＭ法が選択されている場合、ラッチ回路１８から供給される制御信号ＤＭＩＮがローレベルの期間に対応してライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が活性化され、データが書き込まれる。また、制御信号ＤＭＩＮがハイレベルの期間に対応してライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が非活性とされ、書き込みデータがマスクされる。
【００２６】
一方、ＶＷ法が選択されている場合、制御信号ＤＭＩＮは常にローレベルとされている。このため、カウンタ１５から供給されるライトイネーブル信号ｂＷＥＮＢに応じてライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が活性化される。
【００２７】
上記書き込み制御部１６から出力されるライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたブロックＢＬＫのデータバッファ回路ＤＱＢに供給される。各データバッファ回路ＤＱＢは、ライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３及びデータＤＡＴＡに応じてメインデータ線ＭＤＱを活性化する。メモリセルアレイ１９には、例えばメインデータ線ＭＤＱに接続されるデータ線ＤＱ、このデータ線ＤＱに選択的に接続されるビット線ＢＬ、このビット線ＢＬと交差して配置されたワード線ＷＬ、このワード線ＷＬに選択的に接続されるメインワード線ＭＷＬ等が設けられ、前記ビット線ＢＬとワード線ＷＬの交差部にメモリセルＭＣが配置されている。
図２は、前記オプションパッド１１とＤＭ信号生成回路１２との関係を示している。ＤＭ信号生成回路１２は、ＰチャネルＭＯＳトランジスタ１２ａと、直列接続された複数のインバータ回路１２ｂ〜１２ｆとにより構成されている。ＰチャネルＭＯＳトランジスタ１２ａの電流通路の一端には電源電圧ＶＤＤが供給され、電流通路の他端はオプションパッド１１に接続されている。このトランジスタ１２ａのゲートは接地されている。前記インバータ回路１２ｂの入力端はオプションパッド１１に接続されている。
【００２８】
図３は、本発明の半導体記憶装置が設けられた半導体チップ２１と、複数のインナーリード２２を示している。半導体チップ２１には複数のパッド２３、及び前記オプションパッド１１が設けられている。
【００２９】
前記トランジスタ１２ａは、電流供給能力が極めて低く、常にオン状態とされている。このため、オプションパッド１１がどこにもボンディングされていない場合、インバータ回路１２ｆの出力端からＤＭ法を選択するローレベルの信号ｂＤＭＥＮが出力される。
【００３０】
また、図３に示すように、上記オプションパッド１１が例えば接地されたインナーリード２２ａに接続されている場合、インバータ回路１２ｆの信号ｂＤＭＥＮはハイレベルとされ、ＶＷ法が選択される。
【００３１】
図４は、前記デコーダ１３の一例を示している。ライトコマンドと同時に取り込まれた上位アドレスＡＩＬＴＣ１ｔ、ＡＩＬＴＣ０ｔは、インバータ回路１３ａ、１３ｂにそれぞれ供給される。インバータ回路１３ａの出力信号ｂＡＩＬＴＣ１ｔはアンド回路１３ｆに供給され、インバータ回路１３ｂの出力信号ｂＡＩＬＴＣ０ｔは、アンド回路１３ｅ、１３ｆに供給される。
【００３２】
モードレジスタより供給されるバーストレングスＢＬ８、ＢＬ４はノア回路１３ｃに供給される。このノア回路１３ｃから出力されるバーストレングスＢＬ２を示す信号はインバータ回路１３ｄを介して前記アンド回路１３ｅに供給されるとともに、前記上位アドレスＡＩＬＴＣ０ｔとともにノア回路１３ｋに供給される。このノア回路１３ｋの出力信号はインバータ回路１３ｌに供給され、このインバータ回路１３ｌの出力端から信号ＶＷＢＬ２が出力される。この信号ＶＷＢＬ２は前記上位アドレスＡＩＬＴＣ１ｔとともにナンド回路１３ｉに供給される。このナンド回路１３ｉの出力信号はインバータ回路１３ｊに供給される。このインバータ回路１３ｊの出力端より、信号ＶＷＢＬ１が出力される。
【００３３】
さらに、前記アンド回路１３ｅには前記上位アドレスＡＩＬＴＣ１ｔ、及びインバータ回路１３ｄの出力信号ｂＢＬ２が供給される。また、前記アンド回路１３ｆにはバーストレングスＢＬ４が供給される。これらアンド回路１３ｅ、１３ｆの出力信号はノア回路１３ｇを介してインバータ回路１３ｈに供給される。このインバータ回路１３ｈの出力端より、信号ＶＷＢＬ４が出力される。
【００３４】
上記構成において、デコーダ１３は、図５に示すように、バーストレングスに従って上位アドレスＡＩＬＴＣ０ｔ、ＡＩＬＴＣ１ｔをデコードし、信号ＶＷＢＬ４、ＶＷＢＬ２、ＶＷＢＬ１を出力する。このデコーダ１３は、図５に示すように、モードレジスタ（ＭＲＳ）に記憶されているバーストレングス以上の長さが指定されても無視するように構成されている。
【００３５】
尚、図５において、ＢＬ２は、モードレジスタのＢＬ４、ＢＬ８が共にローレベルの場合である。また、図５において、ＢＬ８で、上位アドレスＡＩＬＴＣ０ｔ、ＡＩＬＴＣ１ｔが（０，０）の場合、インバータ回路１３ｉ、１３ｌ、１３ｈの出力信号ＶＷＢＬ１、ＶＷＢＬ２、ＶＷＢＬ４は、全てローレベル“Ｌ”となる。しかし、前述したカウンタ１５には、モードレジスタからＢＬ８が供給されているため問題はない。カウンタ１５の詳細については後述する。
【００３６】
図６は、図１に示すマルチプレクサ（ＢＬＭＵＸ）１４の一例を示している。このマルチプレクサ１４は、前記ＤＭ信号生成回路１２から供給されるｂＤＭＥＮ信号に応じて、デコーダ１３から供給されるＶＷ法のバーストレングスＶＷＢＬ４、ＶＷＢＬ２と、モードレジスタから供給されるバーストレングスＢＬ４、ＢＬ２のどちらか一方を選択し、内部バーストレングスとして出力する。
【００３７】
すなわち、図６において、ＤＭ信号生成回路１２から供給されるｂＤＭＥＮ信号はアンド回路１４ｃ、１４ｅの一方入力端に供給される。さらに、ｂＤＭＥＮ信号はインバータ回路１４ａを介してアンド回路１４ｂ、１４ｄの一方入力端に供給される。アンド回路１４ｂの他方入力端にはモードレジスタから出力されたバーストレングスＢＬ４が供給され、アンド回路１４ｃの他方入力端にはデコーダ１３から出力された信号ＶＷＢＬ４が供給される。前記アンド回路１４ｄの他方入力端には前記モードレジスタから出力されたバーストレングスＢＬ２が供給され、アンド回路１４ｅの他方入力端にはデコーダ１３から出力された信号ＶＷＢＬ２が供給される。前記アンド回路１４ｂ、１４ｃの出力信号はノア回路１４ｆを介してインバータ回路１４ｇに供給され、このインバータ回路１４ｇから内部バーストレングスＷＢＬ４が出力される。また、前記アンド回路１４ｄ、１４ｅの出力信号はノア回路１４ｈを介してインバータ回路１４ｉに供給され、このインバータ回路１４ｉから内部バーストレングスＷＢＬ２が出力される。
【００３８】
図５に示すＷＢＬは、ＶＷ法が選択されている場合の内部バーストレングスを示している。
【００３９】
尚、前記デコーダ１３からは、ＶＷＢＬ１も出力されるが、この実施例では、説明の便宜上ＢＬ１の構成及び動作を省略している。この実施例の半導体記憶装置は、ＤＤＲを前提としている。このため、１つのクロック信号ＣＬＫの立ち上がり、及び立ち下りに同期して２つのデータを出力する。したがって、ＶＷ法の場合も、基本的にクロック信号ＣＬＫに同期して偶数個のデータを制御する。このため、ＢＬ１の場合、別系統の制御が必要となる。すなわち、例えば書き込み制御部１６において、偶数番目のデータの書き込み信号をディスエーブルとするようにすればよい。
【００４０】
図７は、図１に示すカウンタ（ＷＢＬＣＯＵＴ）１５の一例を示している。フリップフロップ回路ＦＦはナンド回路７ａ、７ｂにより構成されている。このフリップフロップ回路ＦＦの第１の入力端を構成するナンド回路７ａの第１の入力端にはセット信号ｂＳＥＴが供給され、フリップフロップ回路ＦＦの第２の入力端を構成するナンド回路７ｂの第１の入力端には、後述するノア回路７ｈの出力端が接続されている。このフリップフロップ回路ＦＦの第３の入力端を構成するナンド回路７ｂの第２の入力端には、リセット信号ｂＲＥＳＥＴが供給される。このフリップフロップ回路ＦＦの出力端を構成するナンド回路７ａの出力端はインバータ回路７ｃ、７ｄを介してラッチ回路ＬＡＴに接続されている。
【００４１】
このラッチ回路ＬＡＴの出力端にはカウンタを構成する第１、第２、第３のシフトレジスタＳＲ１、ＳＲ２、ＳＲ３が直列接続されている。これら第１、第２、第３のシフトレジスタＳＲ１、ＳＲ２、ＳＲ３は、例えば２個のラッチ回路ＬＡＴ１、ＬＡＴ２をそれぞれ有している。各ラッチ回路ＬＡＴ、ＬＡＴ１、ＬＡＴ２は、書き込みにおける基本内部クロック信号ＷＴＣＬＫ、ｂＷＴＣＬＫに応じて入力信号を順次ラッチする。
【００４２】
前記ラッチ回路ＬＡＴの出力端から出力されるバーストレングスＢＬ２のカウント出力信号ＢＬＣＴ２は、前記マルチプレクサ１４から供給される内部バーストレングスＷＢＬ２とともに、アンド回路７ｅに供給される。
【００４３】
前記第１のシフトレジスタＳＲ１の出力端から出力されるバーストレングスＢＬ４のカウント出力信号ＢＬＣＴ４は、前記マルチプレクサ１４から供給される内部バーストレングスＷＢＬ４とともに、アンド回路７ｆに供給される。
【００４４】
前記第３のシフトレジスタＳＲ３の出力端から出力されるバーストレングスＢＬ８のカウント出力信号ＢＬＣＴ８は、前記モードレジスタから供給されるバーストレングスＢＬ８とともに、アンド回路７ｇに供給される。
【００４５】
前記アンド回路７ｅ、７ｆ、７ｇの出力信号はノア回路７ｈを介して前記フリップフロップ回路ＦＦに供給される。
【００４６】
図８は、図７の各部の信号を示している。図８において、図７と同一部分には同一符号を付す。図８を参照して、図７に示すライトバーストレングスカウンタ１５の動作について説明する。
【００４７】
ライトコマンドに応じて、カウンタを活性化するためのセット信号ｂＳＥＴが活性化されると、フリップフロップ回路ＦＦの出力端がハイレベルとなり、インバータ回路７ｃの出力端から出力されるライトイネーブル信号ｂＷＥＮＢが活性化される。このライトイネーブル信号ｂＷＥＮＢはインバータ回路７ｄを介してラッチ回路ＬＡＴに供給される。このラッチ回路ＬＡＴは基本内部クロック信号ＷＴＣＬＫ、ｂＷＴＣＬＫに応じて入力信号をラッチする。このため、ラッチ回路ＬＡＴの出力信号ＢＬＣＴ２はハイレベルとなる。
【００４８】
第１、第２、第３のシフトレジスタＳＲ１、ＳＲ２、ＳＲ３は、基本内部クロック信号ＷＴＣＬＫ、ｂＷＴＣＬＫに応じて入力信号を順次ラッチし、第１、第３のシフトレジスタＳＲ１、ＳＲ３から順次出力信号ＢＬＣＴ４、ＢＬＣＴ８が出力される。これらラッチ回路ＬＡＴ、第１、第３のシフトレジスタＳＲ１、ＳＲ３の出力信号ＢＬＣＴ２、ＢＬＣＴ４、ＢＬＣＴ８はアンド回路７ｅ、７ｆ、７ｇの他方入力端に順次供給される。これらアンド回路７ｅ、７ｆ、７ｇの一方入力端には、内部バーストレングスＷＢＬ２、ＷＢＬ４、バーストレングスＢＬ８のいずれかが供給されている。このため、これらアンド回路７ｅ、７ｆ、７ｇの内の１つの入力条件が満足された場合、ノア回路７ｈの出力信号がローレベルとなり、フリップフロップ回路ＦＦの出力信号が反転される。つまり、ラッチ回路ＬＡＴ、第１、第３のシフトレジスタＳＲ１、ＳＲ３の出力信号ＢＬＣＴ２、ＢＬＣＴ４、ＢＬＣＴ８、及び内部バーストレングスＷＢＬ２、ＷＢＬ４、バーストレングスＢＬ８により、フリップフロップ回路ＦＦのリセットタイミングが変化される。したがって、内部バーストレングスＷＢＬ２、ＷＢＬ４、バーストレングスＢＬ８に応じて、ライトイネーブル信号ｂＷＥＮＢが非活性とされるタイミングが変化される。
【００４９】
尚、上記カウンタ１５は、ライト動作以外ではリセット信号ＲＥＳＥＴ、ｂＲＥＳＥＴによりイニシャライズされる。
【００５０】
図９は、図１に示す書き込み制御部１６の一例を示している。図９において、ナンド回路１６ａ、１６ｂ、１６ｃ、１６ｄの入力端には基本内部クロック信号ＷＴＣＬＫ、及びメモリセルアレイ１９のブロックを選択する選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３がそれぞれ供給される。これらナンド回路１６ａ、１６ｂ、１６ｃ、１６ｄの出力信号、前記カウンタ１５からのライトイネーブル信号ｂＷＥＮＢ、及びラッチ回路１８からの制御信号ＤＭＩＮは、ノア回路１６ｅ、１６ｆ、１６ｇ、１６ｈにそれぞれ供給される。
【００５１】
これらノア回路１６ｅ、１６ｆ、１６ｇ、１６ｈは入力条件が満足された場合、各出力端からライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を出力する。これらライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたブロックＢＬＫのデータバッファ回路ＤＱＢに供給される。
【００５２】
ここで、ＤＭ法が選択されている場合において、選択信号ＳＥＬＥＣＴがハイレベルで、基本内部クロック信号ＷＴＣＬＫがハイレベルである期間、ラッチ回路１８から供給される制御信号ＤＭＩＮがローレベルの場合、選択されているブロックに基本内部クロック信号ＷＴＣＬＫがライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３として供給される。このため、この期間においてデータが書き込まれる。また、制御信号ＤＭＩＮがハイレベルの場合、このハイレベルの期間、基本内部クロック信号ＷＴＣＬＫが遮断され、ライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が非活性となる。このため、この期間において書き込みデータがマスクされる。
【００５３】
一方、ＶＷ法が選択されている場合、制御信号ＤＭＩＮは常にローレベルとされている。このため、カウンタ１５から供給されるライトイネーブル信号ｂＷＥＮＢに応じてライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３が活性化される。
【００５４】
上記書き込み制御部１６から出力されるライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、前述したように、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたブロックＢＬＫのデータバッファ回路ＤＱＢに供給される。このようにして、図１３に示すＤＭ法とＶＷ法の書き込み動作を実現できる。
【００５５】
上記第１の実施形態によれば、ＤＭ法とＶＷ法に応じてライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を発生可能とし、オプションパッド１１の接続、非接続に応じてＶＷ法とＤＭ法とを切替え可能としている。このため、１つの半導体記憶装置をユーザの仕様に応じて、ＤＭ法とＶＷ法を切り替えることができる。
【００５６】
しかも、ＶＷ法とＤＭ法の切替えは、オプションパッド１１の接続、非接続により設定するため、半導体記憶装置のチップを製造しておき、ユーザの要求に応じてオプションパッド１１の状態を設定すればよい。したがって、ユーザの要求から出荷までの時間を短縮することができる。
【００５７】
また、１つのオプションパッドを増加するだけでよいため、アセンブリに対する悪影響を防止できる。
【００５８】
（第２の実施形態）
図１０、図１１は、本発明の第２の実施形態を示している。第２の実施形態は、ＤＭ法と、ＤＭ法及びＶＷ法とは異なるプログラマブル・データ・マスク（ Programmable Data Mask ）法（以下ＰＤＭ法と称す）、及びこのＰＤＭ法をＶＷ法に適用したマスク法（ Variable Write Burst Length Programmable Data Mask ）（以下、ＶＷＰＤＭ法と称す）を切替え可能としている。
【００５９】
上記ＤＭ法は、上述したようにＤＭピンに供給される信号ＤＭＩＮに応じてマスク位置を変えている。これに対して、ＰＤＭ法は、データの書き込み時に、ライトコマンドと同時に取り込まれたアドレスをデコードし、このデコード信号に応じて、バースト毎にデータのマスク位置を変更可能としている。
【００６０】
また、上記ＶＷ法はバーストレングスを変えることにより、マスク位置を変化させていた。これに対して、ＶＷＰＤＭ法は、ＶＷ法によりバーストレングスを変えるとともに、この変えられたバーストレングスにおいてさらにデータのマスク位置をアドレスに応じて任意に変更可能としている。
【００６１】
図１０は、本発明の第２の実施形態に係る半導体記憶装置を概略的に示している。図１０において、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００６２】
ＶＷ法とＤＷ法のマスク位置をデコードするマスクデコーダ（ＶＷＤＭＤＥＣ）２１には、書き込み時にライトコマンドと同時に取り込まれた上位アドレスＡＩＬＴＣ２ｔ〜ＡＩＬＴＣ４ｔが供給される。このマスクデコーダ２１は、３ビットの上位アドレスをデコードしてマスク位置を示す例えば８パターンの信号ＳＥＴＤＭ０〜ＳＥＴＤＭ７を生成する。この信号ＳＥＴＤＭ０〜ＳＥＴＤＭ７は基本内部クロック信号ＷＴＣＬＫとともに、データマスクシフト回路２２に供給される。
【００６３】
図１１は、データマスクシフト回路２２の一例を示している。このデータマスクシフト回路２２は、直列接続された８個のシフトレジスタ２２ａ〜２２ｈにより構成されている。各シフトレジスタ２２ａ〜２２ｈには、前記マスクデコーダ２１からの信号ＳＥＴＤＭ７〜ＳＥＴＤＭ０が供給されている。これらシフトレジスタ２２ａ〜２２ｈに供給された信号ＳＥＴＤＭ７〜ＳＥＴＤＭ０は基本内部クロック信号ＷＴＣＬＫに同期して順次シフトされ、シフトレジスタ２２ｈの出力端から信号ＤＭＳＦＴとして出力される。この信号ＤＭＳＦＴは、デコードされた信号ＳＥＴＤＭ７〜ＳＥＴＤＭ０に応じて、すなわち、前記上位アドレスに応じて出力タイミングが相違される。
【００６４】
この信号ＤＭＳＦＴは、図１０に示すアンド回路２３の一方入力端に供給される。このアンド回路２３の他方入力端には、前記ＤＭ信号生成回路１２の出力信号ｂＤＭＥＮが供給される。また、アンド回路２４には前記ラッチ回路１８から出力される制御信号ＤＭＩＮと前記信号ＤＭＥＮが供給される。
【００６５】
ＤＭ法を選択する場合、オプションパッド１１は非接続（オープン）とされている。このため、前記ＤＭ信号生成回路１２から出力される信号ｂＤＭＥＮはローレベル、ＤＭＥＮはハイレベルとされている。したがって、アンド回路２４が選択される。
【００６６】
ＰＤＭ法及びＶＷＰＤＭ法を選択する場合、オプションパッド１１はインナーリードに接続され接地される。このため、前記ＤＭ信号生成回路１２から出力される信号ｂＤＭＥＮはハイレベル、ＤＭＥＮはローレベルとされる。したがって、アンド回路２３が選択される。
【００６７】
これらアンド回路２３、２４の出力端はノア回路２５の入力端に接続されている。このノア回路２５の出力信号は、インバータ回路２６を介して前記書き込み制御部１６に制御信号ＤＭとして供給される。すなわち、この制御信号ＤＭは図１に示す制御信号ＤＭＩＮに代えて書き込み制御部１６に供給される。
【００６８】
図１２は、図１１に示す回路のＤＭ法、ＰＤＭ法、ＶＷＰＤＭ法の動作を示している。
【００６９】
例えばＤＭ法が選択された場合、カウンタ１５からはモードレジスタに設定されたバーストレングスに応じた期間、ライトイネーブル信号ｂＷＥＮＢが出力される。このライトイネーブル信号ｂＷＥＮＢの期間に、バッファ回路１７に外部接続ピンから制御信号ＤＭＩＮが供給されると、この制御信号ＤＭＩＮはラッチ回路１８を介してアンド回路２４に供給される。このアンド回路２４の出力信号に応じてノア回路２５の出力信号が変化し、インバータ回路２６から制御信号ＤＭが出力される。この制御信号ＤＭと前記ライトイネーブル信号ｂＷＥＮＢは書き込み制御部１６に供給される。この書き込み制御部１６は基本内部クロック信号ＷＴＣＬＫに同期して、前記制御信号ＤＭに対応する部分が非活性とされたライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を出力する。このライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたメモリセルアレイ１９のブロックに供給される。図１２に示すＤＭ法の例は、バーストレングスＢＬ＝８の場合において、データＤ２、Ｄ５、Ｄ６をマスクする場合を示している。
【００７０】
また、例えばＰＤＭ法が選択された場合、カウンタ１５からはモードレジスタに設定されたバーストレングスに応じた期間、ライトイネーブル信号ｂＷＥＮＢが出力される。一方、データマスクシフト回路２２は、マスクデコーダ２１によりデコードされた上位アドレスＡＩＬＴＣ２ｔ〜４ｔに応じて、マスク位置を示す信号ＤＭＳＦＴを出力する。この信号ＤＭＳＦＴはアンド回路２３に供給される。このアンド回路２３の出力信号に応じてノア回路２５の出力信号が変化し、インバータ回路２６から制御信号ＤＭが出力される。この制御信号ＤＭと前記ライトイネーブル信号ｂＷＥＮＢは書き込み制御部１６に供給される。この書き込み制御部１６は基本内部クロック信号ＷＴＣＬＫに同期して、前記制御信号ＤＭに対応する部分が非活性とされたライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を出力する。このライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたメモリセルアレイ１９のブロックに供給される。図１２に示すＰＤＭ法の例１は、バーストレングスＢＬ＝８の場合において、信号ＤＭＳＦＴに応じてデータＤ４〜Ｄ８をマスクする場合を示し、例２は、信号ＤＭＳＦＴに応じてデータＤ０、Ｄ１、Ｄ３をマスクする場合を示している。
【００７１】
さらに、例えばＶＷＰＤＭ法が選択された場合、カウンタ１５からは、第１の実施例において説明したように、デコーダ１３によりデコードされた上位アドレスに応じて設定されたバーストレングスに対応する期間、ライトイネーブル信号ｂＷＥＮＢが出力される。一方、データマスクシフト回路２２は、上記のようにマスクデコーダ２１によりデコードされた上位アドレスＡＩＬＴＣ２ｔ〜４ｔに応じて、マスク位置を示す信号ＤＭＳＦＴを出力する。この信号ＤＭＳＦＴはアンド回路２３に供給される。このアンド回路２３の出力信号に応じてノア回路２５の出力信号が変化し、インバータ回路２６から制御信号ＤＭが出力される。この制御信号ＤＭと前記ライトイネーブル信号ｂＷＥＮＢは書き込み制御部１６に供給される。この書き込み制御部１６は基本内部クロック信号ＷＴＣＬＫに同期して、前記制御信号ＤＭに対応する部分が非活性とされたライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３を出力する。このライトパルス信号ＷＴＰＬＳ０〜ＷＴＰＬＳ３は、選択信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ３により選択されたメモリセルアレイ１９のブロックに供給される。図１２に示すＶＷＰＤＭ法の例は、バーストレングスＷＢＬ＝４の場合において、信号ＤＭＳＦＴに応じてデータＤ０、Ｄ２をマスクする場合を示している。
【００７２】
上記第２の実施形態によれば、マスクデコーダ２１により上位アドレスＡＩＬＴＣ２ｔ〜ＡＩＬＴＣ４ｔをデコードし、データマスクシフト回路２２により、前記マスクデコーダ２１のデコード出力信号からマスク位置を示す信号ＤＭＳＦＴを生成し、この信号ＤＭＳＦＴを用いてデータのマスク位置を変更可能としている。このため、ＰＤＭ法においては、バーストレングスを固定として任意のデータをマスクでき、ＶＷＰＤＭ法においては、バーストレングスを変えた状態でマスク位置も変更することができる。したがって、多様なデータマスクを行うことができる。
【００７３】
しかも、上記第２の実施形態によれば、ＤＭ法、ＰＤＭ法、ＶＷＰＤＭ法の３つのうちから１つを選択することができる。したがって、ユーザの要望に適宜対応できる利点を有している。
【００７４】
尚、本発明は、上記第１、第２の実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００７５】
【発明の効果】
以上、詳述したように本発明によれば、１つのチップにより、ＤＭ法とＶＭ法の両方に対応できる半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す構成図。
【図２】図１のオプションパッドとＤＭ信号生成回路との関係を示す回路図。
【図３】オプションパッドの接続例を示す構成図。
【図４】図１に示すデコーダの一例を示す回路図。
【図５】図４に示すデコーダの動作を示す図。
【図６】図１に示すマルチプレクサの一例を示す回路図。
【図７】図１に示すカウンタの一例を示す回路図。
【図８】図７の動作を示すタイミングチャート。
【図９】図１に示す書き込み制御部の一例を示す回路図。
【図１０】本発明の第２の実施形態を示す構成図。
【図１１】図１０に示すデータマスクシフト回路の一例を示す回路図。
【図１２】図１０の動作を示すタイミングチャート。
【図１３】ＤＭ法、ＶＷ法の動作を示すタイミングチャート。
【符号の説明】
１１…オプションパッド、
１２…ＤＭ信号生成回路（ＤＭＧＥＮ）、
１３…デコーダ（ＶＷＢＬＤＥＣ）、
１４…マルチプレクサ（ＢＬＭＵＸ）、
１５…カウンタ（ＷＢＬＣＯＵＴ）、
１６…書き込み制御部（ＷＴＣＴＲＬ）、
１７…バッファ回路（ＤＭＢＵＦ）、
１８…ラッチ回路（ＤＭＬＴＣ）、
１９…メモリセルアレイ、
２１…マスクデコーダ（ＶＷＤＭＤＥＣ）、
２２…データマスクシフト回路。
Claims (5)
- アドレス信号に応じて第１のバーストレングスを生成する第１の生成回路と、
第１のマスク法と第２のマスク法の一方を設定する設定回路と、
前記第１の生成回路により生成された第１のバーストレングスと、レジスタに保持された第２のバーストレングスが供給され、前記設定回路により前記第１のマスク法が設定された場合、前記第１のバーストレングスを選択し、第２のマスク法が設定された場合、前記第２のバーストレングスを選択する選択回路と、
前記選択回路により選択された第１又は第２のバーストレングスに応じてライトイネーブル信号を生成する第２の生成回路と、
外部から供給される信号に従ってデータのマスク位置を示すマスク信号を生成する第３の生成回路と、
前記設定回路により、前記第２のマスク方法が選択されている場合、前記第３の生成回路から供給されるマスク信号に従ってライトパルス信号を生成し、前記設定回路により、第１のマスク方法が選択されている場合、前記第２の生成回路から供給されるライトイネーブル信号に従ってライトパルス信号を生成する第４の生成回路と
を具備することを特徴とする半導体記憶装置。 - 前記第１の生成回路は、前記アドレス信号をデコードするデコーダであることを特徴とする請求項１記載の半導体記憶装置。
- 第１のアドレス信号に応じて第１のバーストレングスを生成する第１の生成回路と、
第１のマスク法と第２のマスク法の一方を設定する設定回路と、
前記第１の生成回路により生成された第１のバーストレングスと、レジスタに保持された第２のバーストレングスが供給され、前記設定回路により前記第１のマスク法が設定された場合、前記第１のバーストレングスを選択し、第２のマスク法が設定された場合、前記第２のバーストレングスを選択する第１の選択回路と、
前記第１の選択回路により選択された第１又は第２のバーストレングスに応じてライトイネーブル信号を生成する第２の生成回路と、
外部から供給される信号に従ってデータのマスク位置を示す第１のマスク信号を生成する第３の生成回路と、
第２のアドレス信号に応じてデータのマスク位置を示す第２のマスク信号を生成する第４の生成回路と、
前記第３、第４の生成回路の出力信号が供給され、前記設定回路により、前記第１のマスク方法が設定されている場合、前記第４の生成回路から供給される前記第２のマスク信号を選択し、前記設定回路により、前記第２のマスク方法が設定されている場合、前記第３の生成回路から供給される前記第１のマスク信号を選択する第２の選択回路と、
前記設定回路により、前記第２のマスク方法が設定されている場合、前記第２の選択回路から供給される前記第１のマスク信号に従ってライトパルス信号を生成し、前記設定回路により、前記第１のマスク方法が選択されている場合、前記第２の選択回路から供給される前記第２のマスク信号及び前記第２の生成回路から供給されるライトイネーブル信号に従ってライトパルス信号を生成する第５の生成回路と
を具備することを特徴とする半導体記憶装置。 - 前記設定回路は、
オプションパッドと、
前記オプションパッドに接続され、前記オプションパッドが所定の電位に接続された場合、前記第１のマスク方法を示す信号を発生し、前記オプションパッドがオープンの場合、前記第２のマスク方法を示す信号を発生する信号発生回路と
を具備することを特徴とする請求項１又は３記載の半導体記憶装置。 - 前記第２の生成回路は、前記第１又は第２のバーストレングスをカウントし、前記ライトイネーブル信号を出力するカウンタを具備することを特徴とする請求 項１又は３記載の半導体記憶装置。
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