JP2003187600A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2003187600A JP2003187600A JP2001387338A JP2001387338A JP2003187600A JP 2003187600 A JP2003187600 A JP 2003187600A JP 2001387338 A JP2001387338 A JP 2001387338A JP 2001387338 A JP2001387338 A JP 2001387338A JP 2003187600 A JP2003187600 A JP 2003187600A
- Authority
- JP
- Japan
- Prior art keywords
- data
- test
- bit
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ロジック混載メモリの試験を、スペアコラム
空間およびノーマルコラム空間で連続的に実行する。 【解決手段】 所定数のデータビット（ＴＱｆ＜７：０
＞）の各ビットを期待値データ（ＣＭＰＤ＜７：０＞）
のそれぞれと比較する比較器（３，５）と、この比較器
（３，５）の出力信号と所定データＴＱｆ＜７：０＞の
一方を選択回路（６）に従って動作モード指示信号（Ｔ
ＭＱＣＭＰ）に従って選択して選択してテスト出力ノー
ドへ転送する。
空間およびノーマルコラム空間で連続的に実行する。 【解決手段】 所定数のデータビット（ＴＱｆ＜７：０
＞）の各ビットを期待値データ（ＣＭＰＤ＜７：０＞）
のそれぞれと比較する比較器（３，５）と、この比較器
（３，５）の出力信号と所定データＴＱｆ＜７：０＞の
一方を選択回路（６）に従って動作モード指示信号（Ｔ
ＭＱＣＭＰ）に従って選択して選択してテスト出力ノー
ドへ転送する。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリとロジッ
クとが同一半導体基板上に集積化されるシステムＬＳＩ
と称される半導体集積回路装置に関し、特に、メモリを
外部から直接アクセスしてテストするためのテストイン
ターフェイス回路の構成に関する。
クとが同一半導体基板上に集積化されるシステムＬＳＩ
と称される半導体集積回路装置に関し、特に、メモリを
外部から直接アクセスしてテストするためのテストイン
ターフェイス回路の構成に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）とロジックデバイスまたはマイ
クロプロセッサとを同一半導体基板上に集積化するＤＲ
ＡＭ内蔵システムＬＳＩが普及してきている。このＤＲ
ＡＭ内蔵システムＬＳＩは、個別のＤＲＡＭとロジック
デバイスまたはマイクロプロセッサをプリント基板上に
半田付などにより実装する従来のシステムと比べて以下
の利点を有している。
ム・アクセス・メモリ）とロジックデバイスまたはマイ
クロプロセッサとを同一半導体基板上に集積化するＤＲ
ＡＭ内蔵システムＬＳＩが普及してきている。このＤＲ
ＡＭ内蔵システムＬＳＩは、個別のＤＲＡＭとロジック
デバイスまたはマイクロプロセッサをプリント基板上に
半田付などにより実装する従来のシステムと比べて以下
の利点を有している。
【０００３】（１） ピン端子の制約がないため、ＤＲ
ＡＭとロジックデバイスの間のデータバス幅を大きくす
ることができ、データ転送速度を向上させることがで
き、応じてシステム性能が向上する、（２） ＤＲＡＭ
とロジックデバイスの間に形成されるデータバスは、チ
ップ上配線であり、プリント基板上の配線と比べて容量
が小さく、データ転送時の動作電流を小さくすることが
でき、また高速でデータを転送することができる、およ
び（３） 単一パッケージでシステムが構成されるた
め、外部のデータバス配線および制御信号配線が不要と
なり、プリント基板上での占有面積を小さくすることが
でき、システムを小型化することができる。
ＡＭとロジックデバイスの間のデータバス幅を大きくす
ることができ、データ転送速度を向上させることがで
き、応じてシステム性能が向上する、（２） ＤＲＡＭ
とロジックデバイスの間に形成されるデータバスは、チ
ップ上配線であり、プリント基板上の配線と比べて容量
が小さく、データ転送時の動作電流を小さくすることが
でき、また高速でデータを転送することができる、およ
び（３） 単一パッケージでシステムが構成されるた
め、外部のデータバス配線および制御信号配線が不要と
なり、プリント基板上での占有面積を小さくすることが
でき、システムを小型化することができる。
【０００４】図８は、従来のＤＲＡＭ内蔵システムＬＳ
Ｉの構成の一例を概略的に示す図である。図８におい
て、ＤＲＡＭ内蔵システムＬＳＩ５００は、所定の演算
処理を行なうロジック５０２と、少なくともロジック５
０２の必要なデータを格納するためのＤＲＡＭマクロ５
０４と、ロジック５０２をパッド群５１８を介して外部
装置に接続するロジック外部バス５０８を含む。
Ｉの構成の一例を概略的に示す図である。図８におい
て、ＤＲＡＭ内蔵システムＬＳＩ５００は、所定の演算
処理を行なうロジック５０２と、少なくともロジック５
０２の必要なデータを格納するためのＤＲＡＭマクロ５
０４と、ロジック５０２をパッド群５１８を介して外部
装置に接続するロジック外部バス５０８を含む。
【０００５】ロジック５０２は、所定の演算処理を行な
う専用のロジックデバイスであってもよく、またマイク
ロプロセッサであってもよく、ＤＲＡＭマクロ５０４に
格納されるデータを用いて処理を行なう回路であればよ
い。
う専用のロジックデバイスであってもよく、またマイク
ロプロセッサであってもよく、ＤＲＡＭマクロ５０４に
格納されるデータを用いて処理を行なう回路であればよ
い。
【０００６】ＤＲＡＭマクロ５０４は、データを記憶す
るＤＲＡＭコア５１０と、このＤＲＡＭコア５１０に対
し外部から直接アクセスしてテストを行なうためのテス
トインターフェイス回路（ＴＩＣ）５１２と、ロジック
５０２の内部ロジックバス５０６とテストインターフェ
イス回路５１２からの内部テストバス５１６の一方を選
択して、ＤＲＡＭコア５１０に接続する内部メモリバス
５１５に接続する選択回路５１７を含む。テストインタ
ーフェイス回路５１２は、外部テストバス５１４を介し
てパッド群５１８に結合される。
るＤＲＡＭコア５１０と、このＤＲＡＭコア５１０に対
し外部から直接アクセスしてテストを行なうためのテス
トインターフェイス回路（ＴＩＣ）５１２と、ロジック
５０２の内部ロジックバス５０６とテストインターフェ
イス回路５１２からの内部テストバス５１６の一方を選
択して、ＤＲＡＭコア５１０に接続する内部メモリバス
５１５に接続する選択回路５１７を含む。テストインタ
ーフェイス回路５１２は、外部テストバス５１４を介し
てパッド群５１８に結合される。
【０００７】バス５０６、５０８、５１４、５１５およ
び５１６は、それぞれ制御信号、アドレス信号およびデ
ータを伝達する信号線を含む。内部ロジックバス５０
６、内部メモリバス５１５および内部テストバス５１６
は、ピン端子の制約条件がないため、そのバス幅を十分
広くすることができる。ＤＲＡＭコア５１０からの読出
データは選択回路５１７を介することなく直接テストイ
ンターフェイス回路５１２およびロジック５０２に転送
されるが、図８においては図面を簡略化するために、こ
の内部読出データの転送経路は示していない。
び５１６は、それぞれ制御信号、アドレス信号およびデ
ータを伝達する信号線を含む。内部ロジックバス５０
６、内部メモリバス５１５および内部テストバス５１６
は、ピン端子の制約条件がないため、そのバス幅を十分
広くすることができる。ＤＲＡＭコア５１０からの読出
データは選択回路５１７を介することなく直接テストイ
ンターフェイス回路５１２およびロジック５０２に転送
されるが、図８においては図面を簡略化するために、こ
の内部読出データの転送経路は示していない。
【０００８】図９は、ＤＲＡＭコア５１０が転送する信
号を一覧にして示す図である。図９において、ＤＲＡＭ
コア５１０に対しては、クロック信号ＣＬＫ、ＤＲＡＭ
コア５１０における内部クロック信号の有効／無効を設
定するクロックイネーブル信号ＣＫＥ、内部での行選択
動作を活性化するロウ活性化信号／ＡＣＴ、選択行を非
選択状態へ駆動するためのロウ非活性化信号／ＰＲＥ、
ＤＲＡＭコア５１０におけるメモリセルデータのリフレ
ッシュを指示するオートリフレッシュ指示信号／ＲＥＦ
Ａ、データの読出を指示するリード動作指示信号／Ｒ
Ｅ、データの書込動作を指示するライト動作指示信号／
ＷＲが、動作制御信号として与えられる。
号を一覧にして示す図である。図９において、ＤＲＡＭ
コア５１０に対しては、クロック信号ＣＬＫ、ＤＲＡＭ
コア５１０における内部クロック信号の有効／無効を設
定するクロックイネーブル信号ＣＫＥ、内部での行選択
動作を活性化するロウ活性化信号／ＡＣＴ、選択行を非
選択状態へ駆動するためのロウ非活性化信号／ＰＲＥ、
ＤＲＡＭコア５１０におけるメモリセルデータのリフレ
ッシュを指示するオートリフレッシュ指示信号／ＲＥＦ
Ａ、データの読出を指示するリード動作指示信号／Ｒ
Ｅ、データの書込動作を指示するライト動作指示信号／
ＷＲが、動作制御信号として与えられる。
【０００９】このＤＲＡＭコア５１０に対しては、さら
に、メモリセルのアドレス指定のために、１３ビットの
ロウアドレス信号ＲＡ＜１２：０＞、４ビットのコラム
アドレス信号ＣＡ＜３：０＞、スペアメモリセル行を指
定するためのスペアロウ空間アドレッシング用アドレス
信号ＲＡｓｐおよびスペア列を指定するためのスペアコ
ラム空間アドレッシング用アドレス信号ＣＡｓｐが与え
られる。スペアロウ空間アドレッシング用アドレス信号
ＲＡｓｐおよびスペアコラム空間アドレッシング用アド
レス信号ＣＡｓｐは、不良アドレスのヒューズプログラ
ム前に行われる試験時において、このＤＲＡＭコア５１
０のスペアメモリセルへアクセスし、スペアメモリセル
の良／不良を判定するために使用される。
に、メモリセルのアドレス指定のために、１３ビットの
ロウアドレス信号ＲＡ＜１２：０＞、４ビットのコラム
アドレス信号ＣＡ＜３：０＞、スペアメモリセル行を指
定するためのスペアロウ空間アドレッシング用アドレス
信号ＲＡｓｐおよびスペア列を指定するためのスペアコ
ラム空間アドレッシング用アドレス信号ＣＡｓｐが与え
られる。スペアロウ空間アドレッシング用アドレス信号
ＲＡｓｐおよびスペアコラム空間アドレッシング用アド
レス信号ＣＡｓｐは、不良アドレスのヒューズプログラ
ム前に行われる試験時において、このＤＲＡＭコア５１
０のスペアメモリセルへアクセスし、スペアメモリセル
の良／不良を判定するために使用される。
【００１０】これらのスペア空間アドレッシング用アド
レス信号ＲＡｓｐおよびＣＡｓｐは、Ｈレベルのときに
スペアメモリセル空間を指定し、Ｌレベルのときに、ノ
ーマルメモリセル空間を指定する。
レス信号ＲＡｓｐおよびＣＡｓｐは、Ｈレベルのときに
スペアメモリセル空間を指定し、Ｌレベルのときに、ノ
ーマルメモリセル空間を指定する。
【００１１】このＤＲＡＭコア５１０に対しては、１２
８ビットの書込データＤ＜１２７：０＞が与えれら、ま
たこのＤＲＡＭコア５１０からは、１２８ビットの読出
データＱ＜１２７：０＞が出力される。
８ビットの書込データＤ＜１２７：０＞が与えれら、ま
たこのＤＲＡＭコア５１０からは、１２８ビットの読出
データＱ＜１２７：０＞が出力される。
【００１２】この図９に示すように、ＤＲＡＭコア５１
０は、個別素子の汎用ＤＲＡＭに比べて、多くの入出力
信号を有している。テストインタフェース回路５１２
は、このテスト動作時においても、ＤＲＡＭコア５１０
に対し、図９に示すような信号／データの転送を行な
う。したがって、テストインターフェイス回路５１２
が、外部テストバス５１４によりパッド群５１８を介し
て、この図９に示す信号／データを外部テスタとの間で
転送した場合、外部テスタのピン数よりも、これらの信
号／データ線の数が多くなり、テストを行なうことがで
きなくなる。また、たとえテストを行なうことができる
場合においても、１つの被試験装置からの信号／データ
線の数が多いため、同時に測定することのできるデバイ
スの数が低減され、テストコストが増大する。
０は、個別素子の汎用ＤＲＡＭに比べて、多くの入出力
信号を有している。テストインタフェース回路５１２
は、このテスト動作時においても、ＤＲＡＭコア５１０
に対し、図９に示すような信号／データの転送を行な
う。したがって、テストインターフェイス回路５１２
が、外部テストバス５１４によりパッド群５１８を介し
て、この図９に示す信号／データを外部テスタとの間で
転送した場合、外部テスタのピン数よりも、これらの信
号／データ線の数が多くなり、テストを行なうことがで
きなくなる。また、たとえテストを行なうことができる
場合においても、１つの被試験装置からの信号／データ
線の数が多いため、同時に測定することのできるデバイ
スの数が低減され、テストコストが増大する。
【００１３】テストインターフェイス回路５１２は、テ
スト時に必要とされるピン数を低減し、またＤＲＡＭコ
ア５１０へ外部から直接アクセスして、容易に、このＤ
ＲＡＭコア５１０のテストを容易に行なうために設けら
れる。
スト時に必要とされるピン数を低減し、またＤＲＡＭコ
ア５１０へ外部から直接アクセスして、容易に、このＤ
ＲＡＭコア５１０のテストを容易に行なうために設けら
れる。
【００１４】図１０は、図８に示すテストインターフェ
イス回路５１２に対する外部信号を一覧にして示す図で
ある。この図１０に示す信号は、図８に示す外部テスト
バス５１４を介して外部テスト装置とテストインターフ
ェイス回路５１２との間で転送される。
イス回路５１２に対する外部信号を一覧にして示す図で
ある。この図１０に示す信号は、図８に示す外部テスト
バス５１４を介して外部テスト装置とテストインターフ
ェイス回路５１２との間で転送される。
【００１５】図１０において、テストインターフェイス
回路５１２に対し、テストクロック信号ＴＣＬＫとテス
トクロックイネーブル信号ＴＣＫＥが与えられる。これ
らのテストクロック信号ＴＣＬＫおよびテストクロック
イネーブル信号ＴＣＫＥは、通常動作モード時のクロッ
ク信号ＣＬＫとクロックイネーブル信号ＣＫＥに代えて
用いられる。
回路５１２に対し、テストクロック信号ＴＣＬＫとテス
トクロックイネーブル信号ＴＣＫＥが与えられる。これ
らのテストクロック信号ＴＣＬＫおよびテストクロック
イネーブル信号ＴＣＫＥは、通常動作モード時のクロッ
ク信号ＣＬＫとクロックイネーブル信号ＣＫＥに代えて
用いられる。
【００１６】このテストインターフェイス回路５１２に
対し、さらに、チップセレクト信号／ＣＳ、ロウアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、およびライト動作指示信号／ＷＥが与え
られる。これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、および／ＷＥのテストクロック信号の例えば立上り
エッジにおける論理レベルの組合せにより、ＤＲＡＭコ
アの動作モードが指定される。
対し、さらに、チップセレクト信号／ＣＳ、ロウアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、およびライト動作指示信号／ＷＥが与え
られる。これらの制御信号／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、および／ＷＥのテストクロック信号の例えば立上り
エッジにおける論理レベルの組合せにより、ＤＲＡＭコ
アの動作モードが指定される。
【００１７】テストインターフェイス回路５１２は、こ
れらの外部制御信号をデコードし、図９に示すようなロ
ウ活性化信号／ＡＣＴ、ロウ非活性化信号／ＰＲＥ、オ
ートリフレッシュ指示信号／ＲＦＥＡ、リード動作指示
信号／ＲＥおよびライト動作指示信号／ＷＲを、そのデ
コード結果に従って選択的に活性化する。
れらの外部制御信号をデコードし、図９に示すようなロ
ウ活性化信号／ＡＣＴ、ロウ非活性化信号／ＰＲＥ、オ
ートリフレッシュ指示信号／ＲＦＥＡ、リード動作指示
信号／ＲＥおよびライト動作指示信号／ＷＲを、そのデ
コード結果に従って選択的に活性化する。
【００１８】アドレス信号として、このテストインター
フェイス回路５１２に対し、１３ビットのアドレス信号
ＡＤ＜１２：０＞とスペア空間アドレッシング用アドレ
ス信号ＡＤｓｐが与えられる。ロウアドレスとコラムア
ドレスは、同じパッド（端子）を介して時分割的に与え
られ、またはスペア空間アドレッシング用アドレス信号
ＡＤｓｐも、スペアロウおよびスペアコラムに対し時分
割的に与えられる。
フェイス回路５１２に対し、１３ビットのアドレス信号
ＡＤ＜１２：０＞とスペア空間アドレッシング用アドレ
ス信号ＡＤｓｐが与えられる。ロウアドレスとコラムア
ドレスは、同じパッド（端子）を介して時分割的に与え
られ、またはスペア空間アドレッシング用アドレス信号
ＡＤｓｐも、スペアロウおよびスペアコラムに対し時分
割的に与えられる。
【００１９】また、データとしては、８ビットのテスト
書込データＴＤ＜７：０＞と８ビットのテスト読出デー
タＴＱ＜７：０＞と１ビットのマルチビットテスト結果
出力信号ＴＱｍｂｔが外部テスタとテストインターフェ
イス回路５１２の間で転送される。テストインターフェ
イス回路５１２は、テストデータ書込時には、この８ビ
ットのテストデータＴＤ＜７：０＞を１２８ビットのデ
ータにビット幅拡張して、選択回路５１７を介してＤＲ
ＡＭコア５１０へ与える。
書込データＴＤ＜７：０＞と８ビットのテスト読出デー
タＴＱ＜７：０＞と１ビットのマルチビットテスト結果
出力信号ＴＱｍｂｔが外部テスタとテストインターフェ
イス回路５１２の間で転送される。テストインターフェ
イス回路５１２は、テストデータ書込時には、この８ビ
ットのテストデータＴＤ＜７：０＞を１２８ビットのデ
ータにビット幅拡張して、選択回路５１７を介してＤＲ
ＡＭコア５１０へ与える。
【００２０】テストデータ読出時においては、テストイ
ンターフェイス回路５１２は、ＤＲＡＭコア５１０から
読出された１２８ビットのデータを、８ビット単位で順
次出力する。
ンターフェイス回路５１２は、ＤＲＡＭコア５１０から
読出された１２８ビットのデータを、８ビット単位で順
次出力する。
【００２１】マルチビットテスト結果出力信号ＴＱｍｂ
ｔは、１２８ビットのテスト読出データについてのマル
チビットテスト結果を示す信号である。
ｔは、１２８ビットのテスト読出データについてのマル
チビットテスト結果を示す信号である。
【００２２】図１１は、テストインターフェイス回路５
１２に与えられる外部制御信号（ＴＩＣ制御信号）とＤ
ＲＡＭコア５１０に与えられる（ＤＲＡＭ制御信号）の
関係を真理値表の形態で示す図である。
１２に与えられる外部制御信号（ＴＩＣ制御信号）とＤ
ＲＡＭコア５１０に与えられる（ＤＲＡＭ制御信号）の
関係を真理値表の形態で示す図である。
【００２３】図１１において、ＤＲＡＭマクロ５０４の
非選択状態（ＤＳＥＬ）は、チップセレクト信号／ＣＳ
がＨレベルのときに設定される。この状態においては、
残りの制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの論理
レベルにかかわらず、ＤＲＡＭコア５１０は、非選択状
態を維持する。
非選択状態（ＤＳＥＬ）は、チップセレクト信号／ＣＳ
がＨレベルのときに設定される。この状態においては、
残りの制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの論理
レベルにかかわらず、ＤＲＡＭコア５１０は、非選択状
態を維持する。
【００２４】チップセレクト信号／ＣＳがＬレベルに設
定されると、ＤＲＡＭコア５１０に対する動作モードが
指定される。
定されると、ＤＲＡＭコア５１０に対する動作モードが
指定される。
【００２５】動作モードが指定されないＮＯＰの場合、
制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがすべてＨレ
ベルに設定される。この場合、ＤＲＡＭコア５１０に与
えられる制御信号はすべてＨレベルを維持し、ＤＲＡＭ
コア５１０に対する新たな動作モードは指定されない。
通常、ＤＲＡＭコア５１０は、このＮＯＰコマンド印加
時においてはスタンドバイ状態を維持する。
制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがすべてＨレ
ベルに設定される。この場合、ＤＲＡＭコア５１０に与
えられる制御信号はすべてＨレベルを維持し、ＤＲＡＭ
コア５１０に対する新たな動作モードは指定されない。
通常、ＤＲＡＭコア５１０は、このＮＯＰコマンド印加
時においてはスタンドバイ状態を維持する。
【００２６】チップセレクト信号／ＣＳとロウアドレス
ストローブ信号／ＲＡＳをともにＬレベルに設定し、コ
ラムアドレスストローブ信号／ＣＡＳとライト動作指示
信号／ＷＥをともにＨレベルに設定すると、アレイ活性
化を示すＡＣＴが指定される。この状態においては、Ｄ
ＲＡＭコアに対し、ロウ活性化信号／ＡＣＴがＬレベル
の活性状態に設定される。残りのＤＲＡＭ制御信号は、
Ｈレベルの非活性状態を維持する。ここで、テストイン
ターフェイス回路５１２に対するＴＩＣ制御信号の論理
レベルの判定は、テストクロック信号ＴＣＬＫの立上が
りエッジまたは立下がりエッジにおいて行なわれる。
ストローブ信号／ＲＡＳをともにＬレベルに設定し、コ
ラムアドレスストローブ信号／ＣＡＳとライト動作指示
信号／ＷＥをともにＨレベルに設定すると、アレイ活性
化を示すＡＣＴが指定される。この状態においては、Ｄ
ＲＡＭコアに対し、ロウ活性化信号／ＡＣＴがＬレベル
の活性状態に設定される。残りのＤＲＡＭ制御信号は、
Ｈレベルの非活性状態を維持する。ここで、テストイン
ターフェイス回路５１２に対するＴＩＣ制御信号の論理
レベルの判定は、テストクロック信号ＴＣＬＫの立上が
りエッジまたは立下がりエッジにおいて行なわれる。
【００２７】チップセレクト信号／ＣＳ、ロウアドレス
ストローブ信号／ＲＡＳおよびライト動作指示信号／Ｗ
ＥをＬレベルに設定し、コラムアドレスストローブ信号
／ＣＡＳをＨレベルに維持すると、プリチャージ動作を
示すＰＲＥが指定される。この状態においては、ＤＲＡ
Ｍ制御信号として、ロウ非活性化信号／ＰＲＥがＬレベ
ルに設定され、ＤＲＡＭコア５１０がプリチャージ状態
に復帰する。
ストローブ信号／ＲＡＳおよびライト動作指示信号／Ｗ
ＥをＬレベルに設定し、コラムアドレスストローブ信号
／ＣＡＳをＨレベルに維持すると、プリチャージ動作を
示すＰＲＥが指定される。この状態においては、ＤＲＡ
Ｍ制御信号として、ロウ非活性化信号／ＰＲＥがＬレベ
ルに設定され、ＤＲＡＭコア５１０がプリチャージ状態
に復帰する。
【００２８】チップセレクト信号／ＣＳ、ロウアドレス
ストローブ信号／ＲＡＳおよびコラムアドレスストロー
ブ信号／ＣＡＳをＬレベルに設定し、ライト動作指示信
号／ＷＥをＨレベルに設定した場合には、リフレッシュ
動作を示すＲＥＦＡが指定される。この場合には、ＤＲ
ＡＭ制御信号のうち、オートリフレッシュ指示信号／Ｒ
ＥＦＡがＬレベルに設定され、ＤＲＡＭコア５１０にお
いて、リフレッシュが実行される。
ストローブ信号／ＲＡＳおよびコラムアドレスストロー
ブ信号／ＣＡＳをＬレベルに設定し、ライト動作指示信
号／ＷＥをＨレベルに設定した場合には、リフレッシュ
動作を示すＲＥＦＡが指定される。この場合には、ＤＲ
ＡＭ制御信号のうち、オートリフレッシュ指示信号／Ｒ
ＥＦＡがＬレベルに設定され、ＤＲＡＭコア５１０にお
いて、リフレッシュが実行される。
【００２９】チップセレクト信号／ＣＳとコラムアドレ
スストローブ信号／ＣＡＳをともにＬレベルに設定し、
ロウアドレスストローブ信号／ＲＡＳとライト動作指示
信号／ＷＥをともにＨレベルに設定すると、データ読出
を示すＲＥが指定される。この場合には、ＤＲＡＭ制御
信号のうち、リード動作指示信号／ＲＥがＬレベルの活
性状態に設定され、残りの制御信号はＨレベルに維持さ
れる。
スストローブ信号／ＣＡＳをともにＬレベルに設定し、
ロウアドレスストローブ信号／ＲＡＳとライト動作指示
信号／ＷＥをともにＨレベルに設定すると、データ読出
を示すＲＥが指定される。この場合には、ＤＲＡＭ制御
信号のうち、リード動作指示信号／ＲＥがＬレベルの活
性状態に設定され、残りの制御信号はＨレベルに維持さ
れる。
【００３０】チップセレクト信号／ＣＳ、コラムアドレ
スストローブ信号／ＣＡＳおよびライト動作指示信号／
ＷＥをＬレベルに設定し、ロウアドレスストローブ信号
／ＲＡＳをＨレベルに設定した場合には、データ書込を
示すＷＥが指定される。この状態においては、ＤＲＡＭ
制御信号において、ライト動作指示信号／ＷＲがＬレベ
ルに設定される。
スストローブ信号／ＣＡＳおよびライト動作指示信号／
ＷＥをＬレベルに設定し、ロウアドレスストローブ信号
／ＲＡＳをＨレベルに設定した場合には、データ書込を
示すＷＥが指定される。この状態においては、ＤＲＡＭ
制御信号において、ライト動作指示信号／ＷＲがＬレベ
ルに設定される。
【００３１】テストインターフェイス回路５１２におい
ては、この図１１に示す真理値表に従って、ＴＩＣ制御
信号をＤＲＡＭ制御信号に変換する。テストインターフ
ェイス回路５１２において、アドレスのマルチプレク
ス、データビット幅の変換および制御信号の変換を行な
うことにより、外部テスタが、ＤＲＡＭコア５１０へア
クセスしてテスト動作を行なうときに使用されるピン端
子数を大幅に低減することができる。また、テストイン
ターフェイス回路５１２に与えられる制御信号として、
通常のクロック同期型のＤＲＡＭに用いられる制御信号
と同じであり、標準クロック同期型ＤＲＡＭに対するテ
スタを用いて、このＤＲＡＭコア５１０のテストを行な
うことができる。
ては、この図１１に示す真理値表に従って、ＴＩＣ制御
信号をＤＲＡＭ制御信号に変換する。テストインターフ
ェイス回路５１２において、アドレスのマルチプレク
ス、データビット幅の変換および制御信号の変換を行な
うことにより、外部テスタが、ＤＲＡＭコア５１０へア
クセスしてテスト動作を行なうときに使用されるピン端
子数を大幅に低減することができる。また、テストイン
ターフェイス回路５１２に与えられる制御信号として、
通常のクロック同期型のＤＲＡＭに用いられる制御信号
と同じであり、標準クロック同期型ＤＲＡＭに対するテ
スタを用いて、このＤＲＡＭコア５１０のテストを行な
うことができる。
【００３２】図１２は、図８に示すＤＲＡＭコア５１０
およびテストインターフェイスローカル（ＴＩＣ）５１
２の構成を概略的に示す図である。この図１２において
は、ＤＲＡＭコア５１０とのテストインターフェイス回
路５１２の間に配置される選択回路５１７は、図面を簡
略化するために示していない。
およびテストインターフェイスローカル（ＴＩＣ）５１
２の構成を概略的に示す図である。この図１２において
は、ＤＲＡＭコア５１０とのテストインターフェイス回
路５１２の間に配置される選択回路５１７は、図面を簡
略化するために示していない。
【００３３】図１２において、ＤＲＡＭコア５１０は、
それぞれが行列状に配列される複数のメモリセルを有す
るＤＲＡＭアレイ５５０ｅおよび５５０ｗと、アドレス
信号に従ってこれらのＤＲＡＭアレイ５５０ｅおよび５
５０ｗからメモリセルを選択するデコーダ５５２を含
む。
それぞれが行列状に配列される複数のメモリセルを有す
るＤＲＡＭアレイ５５０ｅおよび５５０ｗと、アドレス
信号に従ってこれらのＤＲＡＭアレイ５５０ｅおよび５
５０ｗからメモリセルを選択するデコーダ５５２を含
む。
【００３４】図１２においては、ＤＲＡＭアレイ５５０
ｅおよび５５０ｗは、一例として、それぞれ、８Ｍビッ
トの記憶容量を有する。これらのＤＲＡＭアレイ５５０
ｅおよび５５０ｗにおいては、不良メモリセルを救済す
るためのスペアロウおよびスペアコラムが配置される。
デコーダ５５２は、これらのＤＲＡＭアレイ５５０ｅお
よび５５０ｗにおいてメモリセル行を選択するためのロ
ウデコーダと、メモリセル列を選択するためのコラムデ
コーダ両者を含む。
ｅおよび５５０ｗは、一例として、それぞれ、８Ｍビッ
トの記憶容量を有する。これらのＤＲＡＭアレイ５５０
ｅおよび５５０ｗにおいては、不良メモリセルを救済す
るためのスペアロウおよびスペアコラムが配置される。
デコーダ５５２は、これらのＤＲＡＭアレイ５５０ｅお
よび５５０ｗにおいてメモリセル行を選択するためのロ
ウデコーダと、メモリセル列を選択するためのコラムデ
コーダ両者を含む。
【００３５】ＤＲＡＭコア５１０は、さらに、ＤＲＡＭ
アレイ５５０ｅとデータの入出力を行なうためのＤＲＡ
Ｍデータパス５５６ｅと、ＤＲＡＭアレイ５５０ｗとデ
ータの入出力を行なうＤＲＡＭデータパス５５６ｗと、
ＤＲＡＭコア５１０の内部動作を制御するＤＲＡＭ制御
回路５５８を含む。
アレイ５５０ｅとデータの入出力を行なうためのＤＲＡ
Ｍデータパス５５６ｅと、ＤＲＡＭアレイ５５０ｗとデ
ータの入出力を行なうＤＲＡＭデータパス５５６ｗと、
ＤＲＡＭコア５１０の内部動作を制御するＤＲＡＭ制御
回路５５８を含む。
【００３６】ＤＲＡＭデータパス５５６ｅおよび５５６
ｗの各々は、内部書込データを対応のＤＲＡＭアレイ５
５０ｅおよび５５０ｗへ転送するためのライトドライバ
と、対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗから
読出されたメモリセルデータを増幅するためのプリアン
プを含む。ＤＲＡＭデータパス５５０ｅは、６４ビット
幅のライトデータバス５５１ｅを介して書込データＷＤ
＜１２７：６４＞を転送し、またＤＲＡＭアレイから内
部リードデータバス５５３ｅを介して転送される６４ビ
ットの内部読出データＲＤ＜１２７：６４＞を受ける。
ｗの各々は、内部書込データを対応のＤＲＡＭアレイ５
５０ｅおよび５５０ｗへ転送するためのライトドライバ
と、対応のＤＲＡＭアレイ５５０ｅおよび５５０ｗから
読出されたメモリセルデータを増幅するためのプリアン
プを含む。ＤＲＡＭデータパス５５０ｅは、６４ビット
幅のライトデータバス５５１ｅを介して書込データＷＤ
＜１２７：６４＞を転送し、またＤＲＡＭアレイから内
部リードデータバス５５３ｅを介して転送される６４ビ
ットの内部読出データＲＤ＜１２７：６４＞を受ける。
【００３７】後にその構成については、詳細に説明する
が、ＤＲＡＭアレイ５５０ｅにおいては、スペア列もノ
ーマル列と同時に選択されるため、このＤＲＡＭデータ
パス５５０ｅは、不良列救済時においては、スペアライ
トデータ線５５７ｅを介してスペア書込データＳＷＤ＜
１＞を転送し、またスペアリードデータ線５５９ｅを介
して、スペアメモリセルからの読出データＳＲＤ＜１＞
を受ける。
が、ＤＲＡＭアレイ５５０ｅにおいては、スペア列もノ
ーマル列と同時に選択されるため、このＤＲＡＭデータ
パス５５０ｅは、不良列救済時においては、スペアライ
トデータ線５５７ｅを介してスペア書込データＳＷＤ＜
１＞を転送し、またスペアリードデータ線５５９ｅを介
して、スペアメモリセルからの読出データＳＲＤ＜１＞
を受ける。
【００３８】ＤＲＡＭデータパス５５６ｗも同様、６４
ビット幅の内部ライトデータバス５５１ｗを介して内部
書込データＷＤ＜６３：０＞をＤＲＡＭアレイ５５０ｗ
へ転送し、またＤＲＡＭアレイ５５０ｗから、６４ビッ
ト幅の内部読出データＲＤ＜６３：０＞を内部リードデ
ータバス５５３ｗを介して受ける。また、このＤＲＡＭ
データパス５５０ｗは、さらに、不良列救済時におい
て、スペア列から読出された読出データＳＲＤ＜１＞を
スペアリードデータ線５５９ｗを介して受け、またスペ
アライトデータ線５５７ｗを介して、スペア列への書込
データＳＷＤ＜０＞を転送する。
ビット幅の内部ライトデータバス５５１ｗを介して内部
書込データＷＤ＜６３：０＞をＤＲＡＭアレイ５５０ｗ
へ転送し、またＤＲＡＭアレイ５５０ｗから、６４ビッ
ト幅の内部読出データＲＤ＜６３：０＞を内部リードデ
ータバス５５３ｗを介して受ける。また、このＤＲＡＭ
データパス５５０ｗは、さらに、不良列救済時におい
て、スペア列から読出された読出データＳＲＤ＜１＞を
スペアリードデータ線５５９ｗを介して受け、またスペ
アライトデータ線５５７ｗを介して、スペア列への書込
データＳＷＤ＜０＞を転送する。
【００３９】ＤＲＡＭデータパス５５６ｅは、通常動作
モードにおいて、不良列救済時においては、スペアライ
トデータ線５５７ｅを、内部ライトデータバス５５１ｅ
の対応の内部ライトデータ線と置換し、またスペアリー
ドデータ線５５９ｅを、内部リードデータバス５５３ｅ
の対応の内部リードデータ線と置換える。同様、ＤＲＡ
Ｍデータパス５５６ｗも、通常動作モード時において、
不良列救済時においては、スペアリードデータ線５５９
ｗを、内部リードデータバス５５３ｗの対応の内部リー
ドデータ線と置換し、またスペアライトデータ線５５７
ｗを、内部ライトデータバス５５１ｗの対応の内部ライ
トデータ線と置換する。
モードにおいて、不良列救済時においては、スペアライ
トデータ線５５７ｅを、内部ライトデータバス５５１ｅ
の対応の内部ライトデータ線と置換し、またスペアリー
ドデータ線５５９ｅを、内部リードデータバス５５３ｅ
の対応の内部リードデータ線と置換える。同様、ＤＲＡ
Ｍデータパス５５６ｗも、通常動作モード時において、
不良列救済時においては、スペアリードデータ線５５９
ｗを、内部リードデータバス５５３ｗの対応の内部リー
ドデータ線と置換し、またスペアライトデータ線５５７
ｗを、内部ライトデータバス５５１ｗの対応の内部ライ
トデータ線と置換する。
【００４０】一方、不良列救済のための不良アドレスの
プログラムを行う前の救済判定のためのテストモード時
においてはノーマルメモリセルおよびスペアメモリセル
が試験され、スペアメモリセルが正常であるかの試験が
行われる。この救済判定のメモリ試験時においては、こ
れらのＤＲＡＭデータパス５５０ｅおよび５５６ｗは、
スペアリードデータ線５５９ｅおよび５５９ｗとスペア
ライトデータ線５５７ｅおよび５５７ｗは、ノーマルデ
ータ線との置換を行なうことなく、テストインターフェ
イス回路とデータの転送を行う。
プログラムを行う前の救済判定のためのテストモード時
においてはノーマルメモリセルおよびスペアメモリセル
が試験され、スペアメモリセルが正常であるかの試験が
行われる。この救済判定のメモリ試験時においては、こ
れらのＤＲＡＭデータパス５５０ｅおよび５５６ｗは、
スペアリードデータ線５５９ｅおよび５５９ｗとスペア
ライトデータ線５５７ｅおよび５５７ｗは、ノーマルデ
ータ線との置換を行なうことなく、テストインターフェ
イス回路とデータの転送を行う。
【００４１】テストインターフェイス回路５１２は、Ｄ
ＲＡＭデータパス５５６ｅおよび５５６ｗそれぞれに対
応して設けられるＴＩＣデータパス５６０ｅおよび５６
０ｗと、外部テスタとの間で、テストデータＴＤ＜７：
０＞およびＴＱ＜７：０＞およびマルチビットテスト結
果指示信号ＴＱｍｂｔを転送するＴＩＣ制御回路５６２
を含む。
ＲＡＭデータパス５５６ｅおよび５５６ｗそれぞれに対
応して設けられるＴＩＣデータパス５６０ｅおよび５６
０ｗと、外部テスタとの間で、テストデータＴＤ＜７：
０＞およびＴＱ＜７：０＞およびマルチビットテスト結
果指示信号ＴＱｍｂｔを転送するＴＩＣ制御回路５６２
を含む。
【００４２】ＴＩＣ制御回路５６２は、また、外部のテ
スタから、図１０に示すようなアドレス信号および動作
モードを指定する制御信号を受けるが、これらは図面を
簡略化するため示していない。
スタから、図１０に示すようなアドレス信号および動作
モードを指定する制御信号を受けるが、これらは図面を
簡略化するため示していない。
【００４３】ＴＩＣデータパス５６０ｅおよび５６０ｗ
は、テストデータ書込時においては、８ビットのテスト
データＴＤ＜７：０＞を、それぞれ、６４ビットのテス
トデータに拡張して、対応のデータバス５６１ｅおよび
５６１ｗを介してＤＲＡＭデータパス５５６ｅおよび５
５６ｗへ転送する。
は、テストデータ書込時においては、８ビットのテスト
データＴＤ＜７：０＞を、それぞれ、６４ビットのテス
トデータに拡張して、対応のデータバス５６１ｅおよび
５６１ｗを介してＤＲＡＭデータパス５５６ｅおよび５
５６ｗへ転送する。
【００４４】また、データ読出時においては、これらの
ＴＩＣデータパス５６０ｅおよび５６０ｗは、ＤＲＡＭ
データパス５５６ｅおよび５５６ｗから、データバス５
６３ｅおよび５６３ｗを介して６４ビットの読出データ
を受ける。
ＴＩＣデータパス５６０ｅおよび５６０ｗは、ＤＲＡＭ
データパス５５６ｅおよび５５６ｗから、データバス５
６３ｅおよび５６３ｗを介して６４ビットの読出データ
を受ける。
【００４５】すなわち、ＴＩＣデータパス５６０ｅは、
ＤＲＡＭデータパス５５６ｅから、６４ビットのデータ
Ｑ＜１２７：６４＞をデータバス５６３ｅを介して受
け、また、ＤＲＡＭデータパス５５６ｅを介して伝送さ
れるスペア内部リードデータ線５５９ｅからのスペアリ
ードデータＳＲＤ＜１＞をスペアリードデータ線５６９
ｅを介してスペアデータＳＱ＜１＞として受ける。ま
た、このＴＩＣデータパス５６０ｅは、６４ビットの書
込みデータＤ＜１２７：６４＞を内部書込データバス５
６１ｅを介してＤＲＡＭデータパス５５６ｅへ転送し、
また、スペアライトデータ線５５７ｅへ、スペアライト
データ線５６７Ｃを介してスペアデータＳＤ＜１＞を転
送する。
ＤＲＡＭデータパス５５６ｅから、６４ビットのデータ
Ｑ＜１２７：６４＞をデータバス５６３ｅを介して受
け、また、ＤＲＡＭデータパス５５６ｅを介して伝送さ
れるスペア内部リードデータ線５５９ｅからのスペアリ
ードデータＳＲＤ＜１＞をスペアリードデータ線５６９
ｅを介してスペアデータＳＱ＜１＞として受ける。ま
た、このＴＩＣデータパス５６０ｅは、６４ビットの書
込みデータＤ＜１２７：６４＞を内部書込データバス５
６１ｅを介してＤＲＡＭデータパス５５６ｅへ転送し、
また、スペアライトデータ線５５７ｅへ、スペアライト
データ線５６７Ｃを介してスペアデータＳＤ＜１＞を転
送する。
【００４６】ＴＩＣデータパス５６０ｗは、同様、リー
ドデータバス５６３ｗを介して、ＤＲＡＭデータパス５
５６ｗからの内部読出データＱ＜６３：０＞を受け、ま
た、スペアデータ線５６９ｗを介してスペアリードデー
タＳＱ＜０＞を受け、また、書込みデータバス５６１ｗ
を介して６４ビットのデータＤ＜６３：０＞をＤＲＡＭ
データパス５５６ｗに転送し、また、スペアライトデー
タ線５６７ｗを介してＤＲＡＭデータパス５５６ｗに、
スペアライトデータＳＤ＜０＞を転送する。
ドデータバス５６３ｗを介して、ＤＲＡＭデータパス５
５６ｗからの内部読出データＱ＜６３：０＞を受け、ま
た、スペアデータ線５６９ｗを介してスペアリードデー
タＳＱ＜０＞を受け、また、書込みデータバス５６１ｗ
を介して６４ビットのデータＤ＜６３：０＞をＤＲＡＭ
データパス５５６ｗに転送し、また、スペアライトデー
タ線５６７ｗを介してＤＲＡＭデータパス５５６ｗに、
スペアライトデータＳＤ＜０＞を転送する。
【００４７】ＴＩＣ制御回路５６２は、ＴＩＣデータパ
ス５６０ｅおよび５６０ｗに与えられた合計１２８ビッ
トのデータを８ビットデータ単位で順次、テストデータ
ＴＱ＜７：０＞として出力する。またＴＩＣ制御回路５
６２は、同時に読み出された１２８ビットのデータのマ
ルチビットテスト結果を示す信号ＴＱｍｂｔをマルチビ
ット信号線５７３を介して転送する。このマルチビット
テスト結果指示信号ＴＱｍｂｔが不一致を示していると
きには、外部のテスタにおいて、テスト読出データＴＱ
＜７：０＞と期待値データとに従って、不良メモリセル
を特定する。
ス５６０ｅおよび５６０ｗに与えられた合計１２８ビッ
トのデータを８ビットデータ単位で順次、テストデータ
ＴＱ＜７：０＞として出力する。またＴＩＣ制御回路５
６２は、同時に読み出された１２８ビットのデータのマ
ルチビットテスト結果を示す信号ＴＱｍｂｔをマルチビ
ット信号線５７３を介して転送する。このマルチビット
テスト結果指示信号ＴＱｍｂｔが不一致を示していると
きには、外部のテスタにおいて、テスト読出データＴＱ
＜７：０＞と期待値データとに従って、不良メモリセル
を特定する。
【００４８】図１３は、ＤＲＡＭアレイ５５０ｅおよび
５５０ｗの要部の構成を概略的に示す図である。これら
のＤＲＡＭアレイ５５０ｅおよび５５０ｗは、同一構成
を有するため、図１３において、１つのＤＲＡＭアレイ
５５０を代表的に示す。
５５０ｗの要部の構成を概略的に示す図である。これら
のＤＲＡＭアレイ５５０ｅおよび５５０ｗは、同一構成
を有するため、図１３において、１つのＤＲＡＭアレイ
５５０を代表的に示す。
【００４９】図１３において、ＤＲＡＭアレイ５５０
は、行列状に配列されるノーマルメモリセルＮＭＣと、
不良ノーマルメモリセルを救済するためのスペアメモリ
セルＳＭＣを含む。このスペアメモリセルＳＭＣも行列
状に配列され、ノーマルメモリセルＮＭＣおよびスペア
メモリセルＳＭＣは、行方向に整列して配置される。た
だし、図１３においては１個のノーマルメモリセルＮＭ
Ｃと、１個のスペアメモリセルＳＭＣを代表的に示す。
は、行列状に配列されるノーマルメモリセルＮＭＣと、
不良ノーマルメモリセルを救済するためのスペアメモリ
セルＳＭＣを含む。このスペアメモリセルＳＭＣも行列
状に配列され、ノーマルメモリセルＮＭＣおよびスペア
メモリセルＳＭＣは、行方向に整列して配置される。た
だし、図１３においては１個のノーマルメモリセルＮＭ
Ｃと、１個のスペアメモリセルＳＭＣを代表的に示す。
【００５０】行方向に整列するノーマルメモリセルＮＭ
ＣおよびスペアメモリセルＳＭＣに対しワード線ＷＬが
配置される。このワード線ＷＬには、図示しないロウデ
コーダからのワード線選択信号が伝達される。ノーマル
メモリセルＮＭＣの各列に対応してノーマルビット線Ｎ
ＢＬおよび／ＮＢＬの対が配置される。また同様、スペ
アメモリセルＳＭＣの列に対応して、スペアビット線Ｓ
ＢＬおよび／ＳＢＬの対が配置される。図１３において
は、ビット線ＮＢＬおよびＳＢＬのみを示す。
ＣおよびスペアメモリセルＳＭＣに対しワード線ＷＬが
配置される。このワード線ＷＬには、図示しないロウデ
コーダからのワード線選択信号が伝達される。ノーマル
メモリセルＮＭＣの各列に対応してノーマルビット線Ｎ
ＢＬおよび／ＮＢＬの対が配置される。また同様、スペ
アメモリセルＳＭＣの列に対応して、スペアビット線Ｓ
ＢＬおよび／ＳＢＬの対が配置される。図１３において
は、ビット線ＮＢＬおよびＳＢＬのみを示す。
【００５１】列方向に延在して、所定数のビット線対ご
とに、内部読出データ線ＲＤＬ０−ＲＤＬ６３および内
部書込データ線ＷＤＬ０−ＷＤＬ６３が配置される。ス
ペアメモリセルＳＭＣに対して、スペアリードデータ線
ＳＲＤＬおよび内部スペアライトデータ線ＳＷＤＬが列
方向に延在して配置される。
とに、内部読出データ線ＲＤＬ０−ＲＤＬ６３および内
部書込データ線ＷＤＬ０−ＷＤＬ６３が配置される。ス
ペアメモリセルＳＭＣに対して、スペアリードデータ線
ＳＲＤＬおよび内部スペアライトデータ線ＳＷＤＬが列
方向に延在して配置される。
【００５２】メモリセル列を選択するために、データ書
込時の書込列選択信号を伝達するライトコラム選択線Ｗ
ＣＳＬとデータ読出時の列選択信号を伝達するリードコ
ラム選択線ＲＣＳＬが行方向に延在して配置される。ラ
イトコラム選択線ＷＣＳＬにより、ノーマルビット線Ｎ
ＢＬに配置される書込列選択ゲートＷＳＧが導通し、ノ
ーマルビット線ＮＢＬが、対応の内部ライトデータ線Ｗ
ＤＬに接続される。また、データ読出時には、リードコ
ラム選択線ＲＣＳＬ上の信号に従ってノーマルビット線
ＮＢＬがリードコラム選択ゲートＲＳＧを介して内部リ
ードデータ線ＲＤＬに結合される。図１３において、内
部読出データ線ＲＤＬ０および内部書込データ線ＷＤＬ
０に対して設けられるリードコラム選択ゲートＲＳＧお
よびライトコラム選択ゲートＷＳＧを代表的に示す。
込時の書込列選択信号を伝達するライトコラム選択線Ｗ
ＣＳＬとデータ読出時の列選択信号を伝達するリードコ
ラム選択線ＲＣＳＬが行方向に延在して配置される。ラ
イトコラム選択線ＷＣＳＬにより、ノーマルビット線Ｎ
ＢＬに配置される書込列選択ゲートＷＳＧが導通し、ノ
ーマルビット線ＮＢＬが、対応の内部ライトデータ線Ｗ
ＤＬに接続される。また、データ読出時には、リードコ
ラム選択線ＲＣＳＬ上の信号に従ってノーマルビット線
ＮＢＬがリードコラム選択ゲートＲＳＧを介して内部リ
ードデータ線ＲＤＬに結合される。図１３において、内
部読出データ線ＲＤＬ０および内部書込データ線ＷＤＬ
０に対して設けられるリードコラム選択ゲートＲＳＧお
よびライトコラム選択ゲートＷＳＧを代表的に示す。
【００５３】通常、リードコラム選択ゲートＲＳＧは、
差動増幅ゲートの構成を有し、選択時において、対応の
ビット線がゲートに接続されるＭＯＳトランジスタ（絶
縁ゲート型電界効果型トランジスタ）により、対応のビ
ット線（対）の信号が内部読出データ線（対）に読出さ
れる。
差動増幅ゲートの構成を有し、選択時において、対応の
ビット線がゲートに接続されるＭＯＳトランジスタ（絶
縁ゲート型電界効果型トランジスタ）により、対応のビ
ット線（対）の信号が内部読出データ線（対）に読出さ
れる。
【００５４】スペアビット線ＳＢＬに対しても、ライト
コラム選択線ＷＣＳＬ上の選択信号に従ってスペアビッ
ト線ＳＢＬをスペアライトデータ線ＳＷＤＬに接続する
スペアライトコラム選択ゲートＳＷＳＧと、リードコラ
ム選択線ＲＣＳＬ上の列選択信号に従ってスペアビット
線ＳＢＬを内部スペアリードデータ線ＳＲＤＬに接続す
るリードコラム選択ゲートＳＲＳＧが設けられる。
コラム選択線ＷＣＳＬ上の選択信号に従ってスペアビッ
ト線ＳＢＬをスペアライトデータ線ＳＷＤＬに接続する
スペアライトコラム選択ゲートＳＷＳＧと、リードコラ
ム選択線ＲＣＳＬ上の列選択信号に従ってスペアビット
線ＳＢＬを内部スペアリードデータ線ＳＲＤＬに接続す
るリードコラム選択ゲートＳＲＳＧが設けられる。
【００５５】行方向に延在して、コラム選択線ＷＣＳＬ
およびＲＣＳＬが配置されているため、ノーマルメモリ
セルおよびスペアメモリセルが常に同時に選択されて内
部リードデータ線ＲＤＬ０−ＲＤＬ６３およびスペアリ
ードデータ線ＳＲＤＬまたは内部ライトデータ線ＷＤＬ
０−ＷＤＬ６３およびスペアライトデータ線ＳＷＤＬ
に、メモリセルデータが伝達される。
およびＲＣＳＬが配置されているため、ノーマルメモリ
セルおよびスペアメモリセルが常に同時に選択されて内
部リードデータ線ＲＤＬ０−ＲＤＬ６３およびスペアリ
ードデータ線ＳＲＤＬまたは内部ライトデータ線ＷＤＬ
０−ＷＤＬ６３およびスペアライトデータ線ＳＷＤＬ
に、メモリセルデータが伝達される。
【００５６】図１４は、１つのライトデータ線およびリ
ードデータ線に対するセンスアンプの配置を概略的に示
す図である。図１４において、内部リードデータ線ＲＤ
Ｌと内部ライトデータ線ＷＤＬに対し、１６個のセンス
アンプを含むセンスアンプ群ＳＡＧが配置される。セン
スアンプ群ＳＡＧに含まれる１６個のセンスアンプの１
つのセンスアンプが、４ビットのコラムアドレスＣＡ＜
３：０＞により選択される。したがって、スペアメモリ
セルＳＭＣも、１つのスペアデータ線に対して、同様、
１６列設けられる。センスアンプは、ビット線対それぞ
れに対応して配置されており、活性化時対応のビット線
のメモリセルデータの検知、増幅およびラッチを行な
う。
ードデータ線に対するセンスアンプの配置を概略的に示
す図である。図１４において、内部リードデータ線ＲＤ
Ｌと内部ライトデータ線ＷＤＬに対し、１６個のセンス
アンプを含むセンスアンプ群ＳＡＧが配置される。セン
スアンプ群ＳＡＧに含まれる１６個のセンスアンプの１
つのセンスアンプが、４ビットのコラムアドレスＣＡ＜
３：０＞により選択される。したがって、スペアメモリ
セルＳＭＣも、１つのスペアデータ線に対して、同様、
１６列設けられる。センスアンプは、ビット線対それぞ
れに対応して配置されており、活性化時対応のビット線
のメモリセルデータの検知、増幅およびラッチを行な
う。
【００５７】通常、このＤＲＡＭアレイ５５０は、１６
個の行ブロックに分割され、各行ブロックにおいて、５
１２本のワード線が配置される。１３ビットのロウアド
レスＲＡ＜１２：０＞により、１つの行ブロックにおい
て１つのワード線が選択される。不良メモリセル行を救
済するために、スペアロウも配置される。このスペアロ
ウの配置としては、各行ブロックに、スペアワード線が
配置されてもよく、また特定の行ブロックにおいて集中
的に、スペアワード線が配置されてもよい。
個の行ブロックに分割され、各行ブロックにおいて、５
１２本のワード線が配置される。１３ビットのロウアド
レスＲＡ＜１２：０＞により、１つの行ブロックにおい
て１つのワード線が選択される。不良メモリセル行を救
済するために、スペアロウも配置される。このスペアロ
ウの配置としては、各行ブロックに、スペアワード線が
配置されてもよく、また特定の行ブロックにおいて集中
的に、スペアワード線が配置されてもよい。
【００５８】図１５は、不良列救済の対応を概略的に示
す図である。図１５において、１つのＤＲＡＭアレイ
が、複数の行ブロックに分割される。図１５において
は、２つの行ブロックＲＢｉおよびＲＢｊを示す。ＤＲ
ＡＭアレイにおいては、行ブロックに共通に、列方向に
延在して、内部リードデータ線ＲＤＬ０−ＲＤＬ６３
と、内部ライトデータ線ＷＤＬ０−ＷＤＬ６３と、スペ
アリードデータ線ＳＲＤＬと、スペアライトデータ線Ｓ
ＷＤＬとが配設される。
す図である。図１５において、１つのＤＲＡＭアレイ
が、複数の行ブロックに分割される。図１５において
は、２つの行ブロックＲＢｉおよびＲＢｊを示す。ＤＲ
ＡＭアレイにおいては、行ブロックに共通に、列方向に
延在して、内部リードデータ線ＲＤＬ０−ＲＤＬ６３
と、内部ライトデータ線ＷＤＬ０−ＷＤＬ６３と、スペ
アリードデータ線ＳＲＤＬと、スペアライトデータ線Ｓ
ＷＤＬとが配設される。
【００５９】行ブロックＲＢｉにおいて、内部リードデ
ータ線ＲＤＬａおよび内部ライトデタ線ＷＤＬａに関連
するメモリセルが不良の場合、この内部リードデータ線
ＲＤＬａおよび内部ライトデータ線ＷＤＬａが、スペア
リードデータ線ＳＲＤＬおよびＲＷＤＬに置換される。
一方、行ブロックＲＢｊにおいて、内部リードデータ線
ＲＤＬｂおよび内部ライトデータ線ＷＤＬｂに関連する
メモリセルが不良メモリセルの場合には、内部リードデ
ータ線ＲＤＬｂおよび内部ライトデータ線ＷＤＬｂは、
スペアリードデータ線ＳＲＤＬおよびスペアライトデー
タ線ＳＷＤＬと置換される。
ータ線ＲＤＬａおよび内部ライトデタ線ＷＤＬａに関連
するメモリセルが不良の場合、この内部リードデータ線
ＲＤＬａおよび内部ライトデータ線ＷＤＬａが、スペア
リードデータ線ＳＲＤＬおよびＲＷＤＬに置換される。
一方、行ブロックＲＢｊにおいて、内部リードデータ線
ＲＤＬｂおよび内部ライトデータ線ＷＤＬｂに関連する
メモリセルが不良メモリセルの場合には、内部リードデ
ータ線ＲＤＬｂおよび内部ライトデータ線ＷＤＬｂは、
スペアリードデータ線ＳＲＤＬおよびスペアライトデー
タ線ＳＷＤＬと置換される。
【００６０】したがって、行ブロックが特定されると、
置換される内部リードデータ線または内部ライトデータ
線が一意的に定められる。内部データ線単位で不良列の
救済を行なうことにより、ライトコラム選択線およびリ
ードコラム選択線の列選択線が、行方向に延在し、スペ
アメモリセルおよびノーマルメモリセルが同時に選択さ
れる場合においても、正確に冗長置換を行って不良メモ
リセルの救済を行なうことができる。
置換される内部リードデータ線または内部ライトデータ
線が一意的に定められる。内部データ線単位で不良列の
救済を行なうことにより、ライトコラム選択線およびリ
ードコラム選択線の列選択線が、行方向に延在し、スペ
アメモリセルおよびノーマルメモリセルが同時に選択さ
れる場合においても、正確に冗長置換を行って不良メモ
リセルの救済を行なうことができる。
【００６１】図１６は、図１２に示すＤＲＡＭデータパ
ス５５６ｅおよび５５６ｗの構成を概略的に示す図であ
る。ＤＲＡＭリードデータパス５５６ｅおよび５６５ｗ
は、同一構成を有するため、図１６においては、これら
の代表として、ＤＲＡＭデータパス５５６を示す。
ス５５６ｅおよび５５６ｗの構成を概略的に示す図であ
る。ＤＲＡＭリードデータパス５５６ｅおよび５６５ｗ
は、同一構成を有するため、図１６においては、これら
の代表として、ＤＲＡＭデータパス５５６を示す。
【００６２】図１６において、ＤＲＡＭリードデータパ
ス５５６は、内部リードデータ線ＲＤＬ０−ＲＤＬ６３
それぞに対して設けられるプリアンプＰＡ０−ＰＡ６３
と、内部ライトデータ線ＷＤＬ０−ＷＤＬ６３それぞれ
に対応して配置されるライトドライバＷＶ０−ＷＶ６３
と、スペアリードデータ線ＳＲＤＬに対応して配置され
るスペアプリアンプＳＰＡと、スペアライトデータ線Ｓ
ＷＤＬに対応して配置されるスペアワードドライバＳＷ
Ｖとを含む。
ス５５６は、内部リードデータ線ＲＤＬ０−ＲＤＬ６３
それぞに対して設けられるプリアンプＰＡ０−ＰＡ６３
と、内部ライトデータ線ＷＤＬ０−ＷＤＬ６３それぞれ
に対応して配置されるライトドライバＷＶ０−ＷＶ６３
と、スペアリードデータ線ＳＲＤＬに対応して配置され
るスペアプリアンプＳＰＡと、スペアライトデータ線Ｓ
ＷＤＬに対応して配置されるスペアワードドライバＳＷ
Ｖとを含む。
【００６３】これらのプリアンプＰＡ０−ＰＡ６３およ
びＳＰＡは、図示しない制御回路（ＴＩＣ制御回路）に
より、同時に活性化される。ライトドライバＷＶ０−Ｗ
Ｖ６３およびＳＷＶも、図示しない制御回路（ＴＩＣ制
御回路）により、データ書込時並列に、活性化される。
冗長置換が行なわれない場合、スペアライトドライバＳ
ＷＶが、非活性状態に維持されてもよい。
びＳＰＡは、図示しない制御回路（ＴＩＣ制御回路）に
より、同時に活性化される。ライトドライバＷＶ０−Ｗ
Ｖ６３およびＳＷＶも、図示しない制御回路（ＴＩＣ制
御回路）により、データ書込時並列に、活性化される。
冗長置換が行なわれない場合、スペアライトドライバＳ
ＷＶが、非活性状態に維持されてもよい。
【００６４】ＤＲＡＭデータパス５５６は、さらに、ス
ペアコラムチェックテストモード指示信号ＳＰＣＣと行
ブロックアドレスＲＢとに従って、冗長置換の選択信号
を生成する冗長制御回路ＣＲＣと、プリアンプＰＡ０−
ＰＡ６３それぞれに対応して設けられ、冗長制御回路Ｃ
ＲＣからの選択信号ＲＳＥＬ０−ＲＳＥＬ６３に従っ
て、対応のプリアンプＰＡ０−ＰＡ６３の出力データと
スペアプリアンプＳＰＡの出力データの一方を選択する
マルチプレクサ（ＭＵＸ）ＭＸ０−ＭＸ６３と、図示し
ないクロック信号に従って、マルチプレクサＭＸ０−Ｍ
Ｘ６３それぞれの出力データをラッチし転送するリード
データラッチＲＬＨ０−ＲＬＨ６３と、リードデータラ
ッチＲＬＨ０−ＲＬＨ６３それぞれの出力データをバッ
ファ処理して読出データＱ０−Ｑ６３を生成する出力バ
ッファＯＢＦ０−ＯＢＦ６３を含む。
ペアコラムチェックテストモード指示信号ＳＰＣＣと行
ブロックアドレスＲＢとに従って、冗長置換の選択信号
を生成する冗長制御回路ＣＲＣと、プリアンプＰＡ０−
ＰＡ６３それぞれに対応して設けられ、冗長制御回路Ｃ
ＲＣからの選択信号ＲＳＥＬ０−ＲＳＥＬ６３に従っ
て、対応のプリアンプＰＡ０−ＰＡ６３の出力データと
スペアプリアンプＳＰＡの出力データの一方を選択する
マルチプレクサ（ＭＵＸ）ＭＸ０−ＭＸ６３と、図示し
ないクロック信号に従って、マルチプレクサＭＸ０−Ｍ
Ｘ６３それぞれの出力データをラッチし転送するリード
データラッチＲＬＨ０−ＲＬＨ６３と、リードデータラ
ッチＲＬＨ０−ＲＬＨ６３それぞれの出力データをバッ
ファ処理して読出データＱ０−Ｑ６３を生成する出力バ
ッファＯＢＦ０−ＯＢＦ６３を含む。
【００６５】このスペアコラムチェックテストモード指
示信号ＳＰＣＣは、不良メモリセルのアドレスのプログ
ラム前において行われる救済判定用メモリ試験時におい
て活性化される。
示信号ＳＰＣＣは、不良メモリセルのアドレスのプログ
ラム前において行われる救済判定用メモリ試験時におい
て活性化される。
【００６６】冗長制御回路ＣＲＣは、スペアコラムチェ
ックテストモード指示信号ＳＰＣＣの非活性化時、行ブ
ロックアドレスＲＢに従って、各行ブロックに対してプ
ログラムされた不良リードデータ線を、スペアリードデ
ータ線と置換するように、リード選択信号ＲＳＥＬ０−
ＲＳＥＬ６３を生成する。
ックテストモード指示信号ＳＰＣＣの非活性化時、行ブ
ロックアドレスＲＢに従って、各行ブロックに対してプ
ログラムされた不良リードデータ線を、スペアリードデ
ータ線と置換するように、リード選択信号ＲＳＥＬ０−
ＲＳＥＬ６３を生成する。
【００６７】スペアコラムチェックテストモード指示信
号ＳＰＣＣの活性化時、冗長制御回路ＣＲＣは、選択信
号ＲＳＥＬ０−ＲＳＥＬ６３をすべて非活性状態にし、
マルチプレクサＭＸ０−ＭＸ６３に、それぞれ対応のプ
リアンプＰＡ０−ＰＡ６３の出力データを選択させる。
号ＳＰＣＣの活性化時、冗長制御回路ＣＲＣは、選択信
号ＲＳＥＬ０−ＲＳＥＬ６３をすべて非活性状態にし、
マルチプレクサＭＸ０−ＭＸ６３に、それぞれ対応のプ
リアンプＰＡ０−ＰＡ６３の出力データを選択させる。
【００６８】ＤＲＡＭデータパス５５６は、さらに、テ
ストモード指示信号のＴＥの活性化時、スペアプリアン
プＳＰＡの出力データを図示しないクロック信号に従っ
てラッチし転送するスペアリードデータラッチＳＲＬＨ
と、スペアリードデータラッチＳＲＬＨの出力データを
バッファ処理してスペアリードデータＳＱを生成するス
ペア出力バッファＳＯＢＦを含む。スペアリードデータ
ラッチＳＲＬＨは、スペアコラムチェックテストモード
指示信号ＳＰＣＣの非活性化時、スペア出力バッファＳ
ＯＢＦを出力ハイインピーダンス状態に設定するように
その出力状態が設定されてもよい。また、これに代え
て、スペア出力バッファＳＯＢＦが、このスペアコラム
チェックテストモード指示信号ＳＰＣＣの非活性化時、
出力ハイインピーダンス状態に設定されてもよい。
ストモード指示信号のＴＥの活性化時、スペアプリアン
プＳＰＡの出力データを図示しないクロック信号に従っ
てラッチし転送するスペアリードデータラッチＳＲＬＨ
と、スペアリードデータラッチＳＲＬＨの出力データを
バッファ処理してスペアリードデータＳＱを生成するス
ペア出力バッファＳＯＢＦを含む。スペアリードデータ
ラッチＳＲＬＨは、スペアコラムチェックテストモード
指示信号ＳＰＣＣの非活性化時、スペア出力バッファＳ
ＯＢＦを出力ハイインピーダンス状態に設定するように
その出力状態が設定されてもよい。また、これに代え
て、スペア出力バッファＳＯＢＦが、このスペアコラム
チェックテストモード指示信号ＳＰＣＣの非活性化時、
出力ハイインピーダンス状態に設定されてもよい。
【００６９】ＤＲＡＭデータパス５５６は、さらに、書
込データＤ０−Ｄ６３それぞれに対応して設けられる入
力バッファＩＢＦ０−ＩＢＦ６３と、入力バッファＩＢ
Ｆ０−ＩＢＦ６３それぞれに対応して設けられ、対応の
入力バッファＩＢＦ０−ＩＢＦ６３の出力データを図示
しないクロック信号に従ってラッチし、対応のライトド
ライバＷＶ０−ＷＶ６３へ転送するライトデータラッチ
ＷＬＨ０−ＷＬＨ６３と、冗長制御回路ＣＲＣからの選
択信号ＷＳＥＬ０−ＷＳＥＬ６３に従って、入力バッフ
ァＩＢＦ０−ＩＢＦ６３の出力データの１つを選択する
マルチプレクサＭＸ７０と、スペア書込データＳＤをバ
ッファ処理するスペア入力バッファＳＩＢＦと、スペア
コラムチェックテストモード指示信号ＳＰＣＣに従っ
て、マルチプレクサＭＸ７０の出力データとスペア入力
バッファＳＩＢＦの出力データの一方を選択するマルチ
プレクサＭＸ７１と、マルチプレクサＭＸ７１の出力デ
ータを図示しないクロック信号に従ってラッチし、スペ
アライトドライバＳＷＶへ転送するスペアライトデータ
ラッチＳＷＬＨを含む。
込データＤ０−Ｄ６３それぞれに対応して設けられる入
力バッファＩＢＦ０−ＩＢＦ６３と、入力バッファＩＢ
Ｆ０−ＩＢＦ６３それぞれに対応して設けられ、対応の
入力バッファＩＢＦ０−ＩＢＦ６３の出力データを図示
しないクロック信号に従ってラッチし、対応のライトド
ライバＷＶ０−ＷＶ６３へ転送するライトデータラッチ
ＷＬＨ０−ＷＬＨ６３と、冗長制御回路ＣＲＣからの選
択信号ＷＳＥＬ０−ＷＳＥＬ６３に従って、入力バッフ
ァＩＢＦ０−ＩＢＦ６３の出力データの１つを選択する
マルチプレクサＭＸ７０と、スペア書込データＳＤをバ
ッファ処理するスペア入力バッファＳＩＢＦと、スペア
コラムチェックテストモード指示信号ＳＰＣＣに従っ
て、マルチプレクサＭＸ７０の出力データとスペア入力
バッファＳＩＢＦの出力データの一方を選択するマルチ
プレクサＭＸ７１と、マルチプレクサＭＸ７１の出力デ
ータを図示しないクロック信号に従ってラッチし、スペ
アライトドライバＳＷＶへ転送するスペアライトデータ
ラッチＳＷＬＨを含む。
【００７０】マルチプレクサＭＸ７１は、スペアコラム
チェックテストモード指示信号ＳＰＣＣの非活性化時、
マルチプレクサＭＸ７０の出力データを選択して、スペ
アライトデータラッチＳＷＬＨへ転送する。スペアコラ
ムチェックテストモード指示信号ＳＰＣＣが活性状態と
なると、マルチプレクサＭＸ７１は、スペア入力バッフ
ァＳＩＢＦの出力データを選択してスペアライトデータ
ラッチＳＷＬＨへ転送する。このスペア入力バッファＳ
ＩＢＦは、また、スペアコラムチェックテストモード指
示信号ＳＰＣＣの非活性化時、出力ハイインピーダンス
状態に設定されてもよい。
チェックテストモード指示信号ＳＰＣＣの非活性化時、
マルチプレクサＭＸ７０の出力データを選択して、スペ
アライトデータラッチＳＷＬＨへ転送する。スペアコラ
ムチェックテストモード指示信号ＳＰＣＣが活性状態と
なると、マルチプレクサＭＸ７１は、スペア入力バッフ
ァＳＩＢＦの出力データを選択してスペアライトデータ
ラッチＳＷＬＨへ転送する。このスペア入力バッファＳ
ＩＢＦは、また、スペアコラムチェックテストモード指
示信号ＳＰＣＣの非活性化時、出力ハイインピーダンス
状態に設定されてもよい。
【００７１】ＤＲＡＭデータパス５５６において、通常
動作モード時においては、冗長制御回路ＣＲＣの制御の
下に、不良列を救済する冗長置換（データ線置換）が行
なわれる。すなわち、データ読出時においては、冗長制
御回路ＣＲＣの出力する選択信号ＲＳＥＬ０−ＲＳＥＬ
６３に従って、マルチプレクサＭＸ０−ＭＸ６３によ
り、不良リードデータ線に対応するプリアンプの出力デ
ータを、スペアプリアンプＳＰＡの出力データで置換え
る。一方、データ書込時においては、この不良ライトデ
ータ線に対して転送される書込データが、マルチプレク
サＭＸ７０およびＭＸ７１により、スペアライトデータ
ラッチＳＷＬＨに転送され、スペアライトドライバＳＲ
Ｖにより、スペアライトデータ線ＳＷＤＬ上に転送され
る。この場合、不良列に対してもデータの書込が行なわ
れるものの、データ読出時においては、不良メモリセル
に対する不良リードデータ線が、スペアリードデータ線
で置換されるため、何ら問題は生じない。
動作モード時においては、冗長制御回路ＣＲＣの制御の
下に、不良列を救済する冗長置換（データ線置換）が行
なわれる。すなわち、データ読出時においては、冗長制
御回路ＣＲＣの出力する選択信号ＲＳＥＬ０−ＲＳＥＬ
６３に従って、マルチプレクサＭＸ０−ＭＸ６３によ
り、不良リードデータ線に対応するプリアンプの出力デ
ータを、スペアプリアンプＳＰＡの出力データで置換え
る。一方、データ書込時においては、この不良ライトデ
ータ線に対して転送される書込データが、マルチプレク
サＭＸ７０およびＭＸ７１により、スペアライトデータ
ラッチＳＷＬＨに転送され、スペアライトドライバＳＲ
Ｖにより、スペアライトデータ線ＳＷＤＬ上に転送され
る。この場合、不良列に対してもデータの書込が行なわ
れるものの、データ読出時においては、不良メモリセル
に対する不良リードデータ線が、スペアリードデータ線
で置換されるため、何ら問題は生じない。
【００７２】また、冗長置換が行なわれない場合におい
て、マルチプレクサＭＸ７０によるデータ選択が行なわ
れない場合において、スペアワードドライバＳＷＶによ
り、無効データが、スペアメモリセルに書込む場合にお
いても、この行ブロックへのアクセス時においては、冗
長置換は行なわれないため、スペアメモリセルに対し無
効データが書込まれても、何ら問題は生じない。
て、マルチプレクサＭＸ７０によるデータ選択が行なわ
れない場合において、スペアワードドライバＳＷＶによ
り、無効データが、スペアメモリセルに書込む場合にお
いても、この行ブロックへのアクセス時においては、冗
長置換は行なわれないため、スペアメモリセルに対し無
効データが書込まれても、何ら問題は生じない。
【００７３】不良アドレスのプログラム前の救済判定用
のテスト動作モード時においては、冗長制御回路ＣＲＣ
が、選択信号ＲＳＥＬ０−ＲＳＥＬ６３をすべて非活性
状態に設定し、マルチプレクサＭＸ０−ＭＸ６３が、そ
れぞれ対応のプリアンプＰＡ０−ＰＡ６３の出力データ
を選択させる。また、この救済判定用のテスト動作モー
ド時においては、スペアリードデータラッチＳＲＬＨが
活性化され、スペアプリアンプＳＰＡの出力データが転
送されて、スペア出力バッファＳＯＢＦにより、スペア
リードデータＳＱが生成される。
のテスト動作モード時においては、冗長制御回路ＣＲＣ
が、選択信号ＲＳＥＬ０−ＲＳＥＬ６３をすべて非活性
状態に設定し、マルチプレクサＭＸ０−ＭＸ６３が、そ
れぞれ対応のプリアンプＰＡ０−ＰＡ６３の出力データ
を選択させる。また、この救済判定用のテスト動作モー
ド時においては、スペアリードデータラッチＳＲＬＨが
活性化され、スペアプリアンプＳＰＡの出力データが転
送されて、スペア出力バッファＳＯＢＦにより、スペア
リードデータＳＱが生成される。
【００７４】同様、この救済判定用のテスト動作モード
時においては、マルチプレクサＭＸ７１により、スペア
入力バッファＳＩＢＦの入力データＳＢが選択されて、
スペアライトデータラッチＳＷＬＨを介してスペアライ
トドライバＳＲＶへ転送される。したがって、救済判定
用のテスト動作モード時においては、ＤＲＡＭコア外部
から直接、スペアリードデータ線およびスペアライトデ
ータ線へアクセスすることができる。
時においては、マルチプレクサＭＸ７１により、スペア
入力バッファＳＩＢＦの入力データＳＢが選択されて、
スペアライトデータラッチＳＷＬＨを介してスペアライ
トドライバＳＲＶへ転送される。したがって、救済判定
用のテスト動作モード時においては、ＤＲＡＭコア外部
から直接、スペアリードデータ線およびスペアライトデ
ータ線へアクセスすることができる。
【００７５】図１７は、図１２に示すＴＩＣデータパス
５５６ｅおよび５５６ｗのデータ書込に関連する部分の
構成を概略的に示す図である。図１７においては、ＴＩ
Ｃ制御回路５６２の書込データを生成する部分の構成を
併せて示す。ＴＩＣ制御回路５６２は、テストクロック
信号ＴＣＬＫに従って８ビットのテストデータＴＤ＜
７：０＞を転送するサイクルシフト回路６００を含む。
このサイクルシフト回路６００は、与えられたテストデ
ータＴＤ＜７：０＞をテストクロック信号ＴＣＬＫの所
定サイクル期間遅延して出力する。
５５６ｅおよび５５６ｗのデータ書込に関連する部分の
構成を概略的に示す図である。図１７においては、ＴＩ
Ｃ制御回路５６２の書込データを生成する部分の構成を
併せて示す。ＴＩＣ制御回路５６２は、テストクロック
信号ＴＣＬＫに従って８ビットのテストデータＴＤ＜
７：０＞を転送するサイクルシフト回路６００を含む。
このサイクルシフト回路６００は、与えられたテストデ
ータＴＤ＜７：０＞をテストクロック信号ＴＣＬＫの所
定サイクル期間遅延して出力する。
【００７６】ＴＩＣ制御回路５６２へは、また１３ビッ
トのアドレス信号ＡＤ＜１２：０＞およびスペアアドレ
ス空間アドレッシング用アドレス信号ＡＤｓｐも与えら
れる。
トのアドレス信号ＡＤ＜１２：０＞およびスペアアドレ
ス空間アドレッシング用アドレス信号ＡＤｓｐも与えら
れる。
【００７７】このサイクルシフト回路６００から、テス
トクロック信号ＴＣＬＫに同期した８ビットのデータＤ
ｆ＜７：０＞が生成される。
トクロック信号ＴＣＬＫに同期した８ビットのデータＤ
ｆ＜７：０＞が生成される。
【００７８】ＴＩＣデータパス５６０ｅは、データＤｆ
＜７：０＞をそれぞれコピーして８ビットのデータを生
成するドライブ回路ＤＲＥ０−ＤＲＥ７と、データＤｆ
＜７＞をコピーしてスペアデータＳＤ＜１＞を生成する
ドライバＳＤＲｅを含む。ドライブ回路ＤＲＥ０−ＤＲ
Ｅ７は、それぞれ８ビットのドライバを含み、それぞ
れ、８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９
＞、、、および＜１２０：１２７＞を生成する。したが
って、これらの８ビットデータＤ＜６４：７１＞、Ｄ＜
７２：７９＞、、、およびＤ＜１２０：１２７＞の各々
は、データＤｆ＜７：０＞と同じデータパターンを有す
る。
＜７：０＞をそれぞれコピーして８ビットのデータを生
成するドライブ回路ＤＲＥ０−ＤＲＥ７と、データＤｆ
＜７＞をコピーしてスペアデータＳＤ＜１＞を生成する
ドライバＳＤＲｅを含む。ドライブ回路ＤＲＥ０−ＤＲ
Ｅ７は、それぞれ８ビットのドライバを含み、それぞ
れ、８ビットデータＤ＜６４：７１＞、Ｄ＜７２：７９
＞、、、および＜１２０：１２７＞を生成する。したが
って、これらの８ビットデータＤ＜６４：７１＞、Ｄ＜
７２：７９＞、、、およびＤ＜１２０：１２７＞の各々
は、データＤｆ＜７：０＞と同じデータパターンを有す
る。
【００７９】ＴＩＣデータパス５６０ｗは、同様、デー
タＤｆ＜７：０＞をそれぞれコピーして８ビットデータ
を生成するドライブ回路ＤＲＷ０−ＤＲＷ７と、データ
Ｄｆ＜７：０＞をバッファ処理してスペアデータＳＤ＜
０＞を生成するドライバＳＤＲｗを含む。ドライブ回路
ＤＲＷ０−ＤＲＷ７から、それぞれ、８ビットデータＤ
＜７：０＞、Ｄ＜１５：８＞、、、およびＤ＜６３：５
６＞が生成される。このデータパス５６０ｗから生成さ
れる８ビットデータは、すべて同一パターンを有してい
る。
タＤｆ＜７：０＞をそれぞれコピーして８ビットデータ
を生成するドライブ回路ＤＲＷ０−ＤＲＷ７と、データ
Ｄｆ＜７：０＞をバッファ処理してスペアデータＳＤ＜
０＞を生成するドライバＳＤＲｗを含む。ドライブ回路
ＤＲＷ０−ＤＲＷ７から、それぞれ、８ビットデータＤ
＜７：０＞、Ｄ＜１５：８＞、、、およびＤ＜６３：５
６＞が生成される。このデータパス５６０ｗから生成さ
れる８ビットデータは、すべて同一パターンを有してい
る。
【００８０】ここで、テストデータＴＤ＜１２：０＞の
データパターンは、以下の条件を満たすようにして、１
２８ビットデータに拡張される。
データパターンは、以下の条件を満たすようにして、１
２８ビットデータに拡張される。
【００８１】Ｄ＜８・ｎ＋ｍ＞＝ＴＤ＜ｍ＞、
ただし、ｎは、０から１５の整数であり、また、ｍは、
０から７の整数を示す。
０から７の整数を示す。
【００８２】ＴＩＣデータパス５６０ｅおよび５６０ｗ
において、データＤｆ＜７：０＞をコピーすることによ
り、８ビットデータから、１２８ビットデータを生成し
て、ＤＲＡＭコアへ伝達することができ、またＤＲＡＭ
コアへ、スペアライトデータＳＤ＜０＞およびＳＤ＜１
＞を転送することができる。
において、データＤｆ＜７：０＞をコピーすることによ
り、８ビットデータから、１２８ビットデータを生成し
て、ＤＲＡＭコアへ伝達することができ、またＤＲＡＭ
コアへ、スペアライトデータＳＤ＜０＞およびＳＤ＜１
＞を転送することができる。
【００８３】図１８は、図１２に示すＴＩＣデータパス
５６０ｅおよび５６０ｗのデータ読出部の構成を概略的
に示す図である。ＴＩＣデータパス５６０ｅおよび５６
０ｗの構成は同じであるため、図１８においては、ＴＩ
Ｃデータパス５６０ｗの構成を具体的に示し、ＴＩＣデ
ータパス５６０ｅの構成は、単にブロックで示す。
５６０ｅおよび５６０ｗのデータ読出部の構成を概略的
に示す図である。ＴＩＣデータパス５６０ｅおよび５６
０ｗの構成は同じであるため、図１８においては、ＴＩ
Ｃデータパス５６０ｗの構成を具体的に示し、ＴＩＣデ
ータパス５６０ｅの構成は、単にブロックで示す。
【００８４】ＴＩＣデータパス５６０ｗは、８ビットデ
ータＱ＜７：０＞乃至Ｑ＜６３：５６＞それぞれに対応
して配置される単位処理回路ＵＰＷ０−ＵＰＷ７と、ス
ペア読出データＳＱ＜０＞に対して設けられるトライス
テートバッファ６００ｅを含む。
ータＱ＜７：０＞乃至Ｑ＜６３：５６＞それぞれに対応
して配置される単位処理回路ＵＰＷ０−ＵＰＷ７と、ス
ペア読出データＳＱ＜０＞に対して設けられるトライス
テートバッファ６００ｅを含む。
【００８５】これらの単位処理回路ＵＰＷ０−ＵＰＷ７
は同一構成を有し、それぞれ、活性化時、対応の８ビッ
トデータＱをバッファ処理して内部データＴＱｆ＜７：
０＞を生成するトライステートバッファ回路６１０と、
対応の内部読出データＱと期待値データＣＭＰＤ＜７：
０＞を比較し、その比較結果をさらに１ビットデータに
縮退して出力する比較回路６１２を含む。
は同一構成を有し、それぞれ、活性化時、対応の８ビッ
トデータＱをバッファ処理して内部データＴＱｆ＜７：
０＞を生成するトライステートバッファ回路６１０と、
対応の内部読出データＱと期待値データＣＭＰＤ＜７：
０＞を比較し、その比較結果をさらに１ビットデータに
縮退して出力する比較回路６１２を含む。
【００８６】トライステートバッファ回路６１０は、Ｔ
ＩＣ制御回路５６２からアドレス信号に従って生成され
る選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号ＱＳ
ＥＬに従って活性化される。トライステートバッファ６
００ｅは、ＴＩＣ制御回路からの選択信号ＳＱＳＥＬ＜
０＞に従って選択的に活性化される。
ＩＣ制御回路５６２からアドレス信号に従って生成され
る選択信号ＱＳＥＬ＜１５：０＞の対応の選択信号ＱＳ
ＥＬに従って活性化される。トライステートバッファ６
００ｅは、ＴＩＣ制御回路からの選択信号ＳＱＳＥＬ＜
０＞に従って選択的に活性化される。
【００８７】ＴＩＣデータパス５６０ｅは、スペアデー
タＳＱ＜１＞に対して設けられるトライステートバッフ
ァ回路６００ｗと、８ビットデータＱ＜６４：７１＞乃
至Ｑ＜１２０：１２７＞それぞれに対して設けられる単
位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処
理回路ＵＰＥ０−ＵＰＥ７も、また選択信号ＱＳＥＬ＜
１５：０＞の対応の選択信号に従って選択的に活性化さ
れる。
タＳＱ＜１＞に対して設けられるトライステートバッフ
ァ回路６００ｗと、８ビットデータＱ＜６４：７１＞乃
至Ｑ＜１２０：１２７＞それぞれに対して設けられる単
位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処
理回路ＵＰＥ０−ＵＰＥ７も、また選択信号ＱＳＥＬ＜
１５：０＞の対応の選択信号に従って選択的に活性化さ
れる。
【００８８】これらの単位処理回路ＵＰＥ０−ＵＰＥ７
は、それぞれ、活性化時対応の８ビットデータをバッフ
ァ処理して内部読出データＴＱｆ＜７：０＞を生成する
トライステートバッファ回路と、期待値データＣＭＰＤ
＜７：０＞と対応のデータビットの一致不一致を示すマ
ルチビットテストを行なう比較回路６１２を含む。
は、それぞれ、活性化時対応の８ビットデータをバッフ
ァ処理して内部読出データＴＱｆ＜７：０＞を生成する
トライステートバッファ回路と、期待値データＣＭＰＤ
＜７：０＞と対応のデータビットの一致不一致を示すマ
ルチビットテストを行なう比較回路６１２を含む。
【００８９】比較回路６１２は、８ビットの期待値デー
タＣＭＰＤ＜７：０＞と対応の８ビットデータＤ＜８・
ｎ＋７：８・ｍ＞とのビットごとの比較を行ない、かつ
さらに、それらのビットごと比較の８ビット信号を１ビ
ットの信号Ｑｂｔｆ＜ｎ＞に縮退する。比較回路６１２
からの１６ビットの比較結果を示す信号Ｑｍｂｔｆ＜１
５：０＞がさらに、ＴＩＣ制御回路５６２において縮退
され、１ビットのマルチビット結果指示信号ＴＱｍｂｔ
が生成されて、外部のテスタに転送される。この縮退時
においては、単に、１６ビットの信号Ｑｍｂｔｆ＜１
５：０＞の各ビットの論理レベルが正常状態を示してい
るかの判定が行われる（ＡＮＤ処理が行われる）。
タＣＭＰＤ＜７：０＞と対応の８ビットデータＤ＜８・
ｎ＋７：８・ｍ＞とのビットごとの比較を行ない、かつ
さらに、それらのビットごと比較の８ビット信号を１ビ
ットの信号Ｑｂｔｆ＜ｎ＞に縮退する。比較回路６１２
からの１６ビットの比較結果を示す信号Ｑｍｂｔｆ＜１
５：０＞がさらに、ＴＩＣ制御回路５６２において縮退
され、１ビットのマルチビット結果指示信号ＴＱｍｂｔ
が生成されて、外部のテスタに転送される。この縮退時
においては、単に、１６ビットの信号Ｑｍｂｔｆ＜１
５：０＞の各ビットの論理レベルが正常状態を示してい
るかの判定が行われる（ＡＮＤ処理が行われる）。
【００９０】図１９は、図１８に示すＴＩＣ制御回路５
６２の、選択信号を発生する部分の構成を概略的に示す
図である。図１９において、ＴＩＣ制御回路５６２は、
テストクロック信号ＴＣＬＫに同期してアドレス信号Ａ
Ｄ＜１２：０＞およびＡＤｓｐを転送して、内部信号ｉ
ｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐを生成する
フリップフロップ６２０と、フリップフロップ６２０か
らの内部アドレス信号ｉｎｔＡＤ＜１２：０＞およびｉ
ｎｔＡＤｓｐをさらにテストクロック信号ＴＣＬＫに同
期して転送して、ロウアドレス信号ＲＡ＜１２：０＞お
よびスペアロウアドレッシング用アドレス信号ＲＡｓｐ
を生成するフリップフロップ６２１と、フリップフロッ
プ６２０からの４ビットのアドレス信号ｉｎｔＡＤ＜
３：０＞をテストクロック信号ＴＣＬＫに同期して転送
してコラムアドレス信号ＣＡ＜３：０＞を生成するフリ
ップフロップ６２２と、フリップフロップ６２０からの
４ビットの内部アドレス信号ｉｎｔＡＤ＜９：６＞およ
びｉｎｔＡＤｓｐをテストクロック信号ＴＣＬＫに同期
して転送する３段の縦続接続されるフリップフロップ６
２３−６２５と、フリップフロップ６２５の出力信号を
デコードして、選択信号ＱＳＥＬ＜１５：０＞およびＳ
ＱＳＥＬ＜１：０＞を生成するデコーダ６２６を含む。
６２の、選択信号を発生する部分の構成を概略的に示す
図である。図１９において、ＴＩＣ制御回路５６２は、
テストクロック信号ＴＣＬＫに同期してアドレス信号Ａ
Ｄ＜１２：０＞およびＡＤｓｐを転送して、内部信号ｉ
ｎｔＡＤ＜１２：０＞およびｉｎｔＡＤｓｐを生成する
フリップフロップ６２０と、フリップフロップ６２０か
らの内部アドレス信号ｉｎｔＡＤ＜１２：０＞およびｉ
ｎｔＡＤｓｐをさらにテストクロック信号ＴＣＬＫに同
期して転送して、ロウアドレス信号ＲＡ＜１２：０＞お
よびスペアロウアドレッシング用アドレス信号ＲＡｓｐ
を生成するフリップフロップ６２１と、フリップフロッ
プ６２０からの４ビットのアドレス信号ｉｎｔＡＤ＜
３：０＞をテストクロック信号ＴＣＬＫに同期して転送
してコラムアドレス信号ＣＡ＜３：０＞を生成するフリ
ップフロップ６２２と、フリップフロップ６２０からの
４ビットの内部アドレス信号ｉｎｔＡＤ＜９：６＞およ
びｉｎｔＡＤｓｐをテストクロック信号ＴＣＬＫに同期
して転送する３段の縦続接続されるフリップフロップ６
２３−６２５と、フリップフロップ６２５の出力信号を
デコードして、選択信号ＱＳＥＬ＜１５：０＞およびＳ
ＱＳＥＬ＜１：０＞を生成するデコーダ６２６を含む。
【００９１】デコーダ６２６の前段に、３段のフリップ
フロップ６２３−６２５が用いられているのは、ビット
データ読出時におけるレイテンシに相当する時間、この
デコーダ６２６の出力信号を遅延するためである。この
レイテンシは、テストインターフェイス回路５１２から
ＤＲＡＭコア５１０へ、データ読出を指示するリード動
作指示信号を与えてから、このＤＲＡＭコア５１０から
テストデータが読出されてテストインターフェイス回路
に転送されるまでに要する時間を示す。ここでは、レイ
テンシが２が想定されている。
フロップ６２３−６２５が用いられているのは、ビット
データ読出時におけるレイテンシに相当する時間、この
デコーダ６２６の出力信号を遅延するためである。この
レイテンシは、テストインターフェイス回路５１２から
ＤＲＡＭコア５１０へ、データ読出を指示するリード動
作指示信号を与えてから、このＤＲＡＭコア５１０から
テストデータが読出されてテストインターフェイス回路
に転送されるまでに要する時間を示す。ここでは、レイ
テンシが２が想定されている。
【００９２】フリップフロップ６２０−６２５は、それ
ぞれテストクロック信号ＴＣＬＫの立上りに同期して信
号を出力する。
ぞれテストクロック信号ＴＣＬＫの立上りに同期して信
号を出力する。
【００９３】図２０は、図１２から図１９に示すＤＲＡ
Ｍマクロのテストデータの読出時の動作を示すタイミン
グ図である。以下、図２０を参照して、このＤＲＡＭマ
クロのテストデータの読出について説明する。
Ｍマクロのテストデータの読出時の動作を示すタイミン
グ図である。以下、図２０を参照して、このＤＲＡＭマ
クロのテストデータの読出について説明する。
【００９４】テストインターフェイス回路（ＴＩＣ）
は、外部からの制御信号を、テストクロック信号ＴＣＬ
Ｋの１クロックサイクル遅延して、ＤＲＡＭコアに転送
する。ＤＲＡＭコアにおいては、従って、テストインタ
ーフェイス回路にテスタから制御信号等が与えられてか
ら２クロックサイクル後のテストクロック信号ＴＣＬＫ
の立上りにおいて、制御信号およびアドレス信号を取込
み、内部動作を実行する。ここで、図２０においてはＤ
ＲＡＭコアに与えられるクロック信号ＣＬＫとテストク
ロック信号ＴＣＬＫとは同一波形の信号としている。
は、外部からの制御信号を、テストクロック信号ＴＣＬ
Ｋの１クロックサイクル遅延して、ＤＲＡＭコアに転送
する。ＤＲＡＭコアにおいては、従って、テストインタ
ーフェイス回路にテスタから制御信号等が与えられてか
ら２クロックサイクル後のテストクロック信号ＴＣＬＫ
の立上りにおいて、制御信号およびアドレス信号を取込
み、内部動作を実行する。ここで、図２０においてはＤ
ＲＡＭコアに与えられるクロック信号ＣＬＫとテストク
ロック信号ＴＣＬＫとは同一波形の信号としている。
【００９５】時刻Ｔ１において、テストインターフェイ
ス回路へ、ロウ活性化指示ＡＣＴを示す制御信号が与え
られ、同時に、１３ビットのロウアドレス信号ＲＡ
（ｋ）が与えられる。テストインターフェイス回路ＴＩ
Ｃ（５１２）は、この外部から与えられる制御信号をデ
コードし、そのデコード結果に従ってＤＲＡＭコアに対
するロウ活性化指示信号ＡＣＴを、クロック信号ＴＣＬ
Ｋの立上がりに同期して転送する。このとき、また、図
１９に示すように、ロウアドレス信号ＲＡ（ｋ）がテス
トクロック信号ＴＣＬＫの立上がりに同期して転送され
る。
ス回路へ、ロウ活性化指示ＡＣＴを示す制御信号が与え
られ、同時に、１３ビットのロウアドレス信号ＲＡ
（ｋ）が与えられる。テストインターフェイス回路ＴＩ
Ｃ（５１２）は、この外部から与えられる制御信号をデ
コードし、そのデコード結果に従ってＤＲＡＭコアに対
するロウ活性化指示信号ＡＣＴを、クロック信号ＴＣＬ
Ｋの立上がりに同期して転送する。このとき、また、図
１９に示すように、ロウアドレス信号ＲＡ（ｋ）がテス
トクロック信号ＴＣＬＫの立上がりに同期して転送され
る。
【００９６】ＤＲＡＭコア５１０においては、時刻Ｔ３
においてクロック信号ＣＬＫの立上がりに同期して、こ
のロウ活性化指示信号ＡＣＴをロウアドレス信号ＲＡ
（ｋ）とともに取込み、内部で行選択動作を実行する。
においてクロック信号ＣＬＫの立上がりに同期して、こ
のロウ活性化指示信号ＡＣＴをロウアドレス信号ＲＡ
（ｋ）とともに取込み、内部で行選択動作を実行する。
【００９７】続いて、時刻Ｔ２において、テストインタ
ーフェイス回路（ＴＩＣ）５１２に対し、データ書込を
示す書込動作指示信号がコラムアドレス信号ＣＡ（ｍ）
およびテストデータＴＤ（ｍ）とともに与えられ、テス
トクロック信号ＴＣＬＫの立上がりに同期してこれらの
制御信号およびコラムアドレス信号およびテストデータ
が取込まれ、内部で制御信号のデコード動作が行なわれ
て、ＤＲＡＭコア５１０に対する書込動作指示信号ＷＲ
ＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびテストデ
ータＤ（ｍ）が、時刻Ｔ３のクロック信号ＴＣＬＫの立
上がりに同期してＤＲＡＭコア５１０へ転送される。
ーフェイス回路（ＴＩＣ）５１２に対し、データ書込を
示す書込動作指示信号がコラムアドレス信号ＣＡ（ｍ）
およびテストデータＴＤ（ｍ）とともに与えられ、テス
トクロック信号ＴＣＬＫの立上がりに同期してこれらの
制御信号およびコラムアドレス信号およびテストデータ
が取込まれ、内部で制御信号のデコード動作が行なわれ
て、ＤＲＡＭコア５１０に対する書込動作指示信号ＷＲ
ＩＴＥ、コラムアドレス信号ＣＡ（ｍ）およびテストデ
ータＤ（ｍ）が、時刻Ｔ３のクロック信号ＴＣＬＫの立
上がりに同期してＤＲＡＭコア５１０へ転送される。
【００９８】ＤＲＡＭコア５１０においては、時刻Ｔ４
のクロック信号ＣＬＫの立上がりに同期して、書込動作
指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）お
よびデータＤ（ｍ）が取込まれて列選択動作が実行さ
れ、コラムアドレスＣＡ（ｍ）により指定された列へ１
２８ビットのデータＤ（ｍ）が書込まれる。
のクロック信号ＣＬＫの立上がりに同期して、書込動作
指示信号ＷＲＩＴＥ、コラムアドレス信号ＣＡ（ｍ）お
よびデータＤ（ｍ）が取込まれて列選択動作が実行さ
れ、コラムアドレスＣＡ（ｍ）により指定された列へ１
２８ビットのデータＤ（ｍ）が書込まれる。
【００９９】時刻Ｔ３において、テストインターフェイ
ス回路（ＴＩＣ）５１２に対しデータ読出を示すコマン
ド（ＲＥＡＤ）が、コラムアドレス信号ＣＡ（ｎ）とテ
ストデータＴＤ（ｎ）とともに与えられる。このデータ
読出時のテストデータＴＤ（ｎ）は、テストインターフ
ェイス回路のデータパスにおいて比較を行なうための期
待値データＣＬＰＤ＜７：０＞として用いられる。
ス回路（ＴＩＣ）５１２に対しデータ読出を示すコマン
ド（ＲＥＡＤ）が、コラムアドレス信号ＣＡ（ｎ）とテ
ストデータＴＤ（ｎ）とともに与えられる。このデータ
読出時のテストデータＴＤ（ｎ）は、テストインターフ
ェイス回路のデータパスにおいて比較を行なうための期
待値データＣＬＰＤ＜７：０＞として用いられる。
【０１００】この時刻Ｔ３においてテストインターフェ
イス回路（ＴＩＣ）５１２へ与えられるテストデータＴ
Ｄ（ｎ）は、ＴＩＣデータパスにおいてはライト動作が
実行されないため、ＤＲＡＭコアに対しては転送されな
い。特に、図２０に示すタイミングにおいては、比較デ
ータは、外部から与えられたデータを、データ読出時の
コラムレイテンシを考慮して内部で所定サイクル期間シ
フトされて生成されて、内部の比較回路へ与えられる。
したがって、この場合においては、比較データ入力時に
おいては、ライトコマンドにより書込まれる書込データ
は、比較データ用の外部データの入力時においては既
に、内部で転送されてＤＲＡＭコアへ転送されるため、
テストインターフェイス回路（ＴＩＣ）に対してリード
コマンドとともに書込みデータを与えても何ら問題は生
じない。
イス回路（ＴＩＣ）５１２へ与えられるテストデータＴ
Ｄ（ｎ）は、ＴＩＣデータパスにおいてはライト動作が
実行されないため、ＤＲＡＭコアに対しては転送されな
い。特に、図２０に示すタイミングにおいては、比較デ
ータは、外部から与えられたデータを、データ読出時の
コラムレイテンシを考慮して内部で所定サイクル期間シ
フトされて生成されて、内部の比較回路へ与えられる。
したがって、この場合においては、比較データ入力時に
おいては、ライトコマンドにより書込まれる書込データ
は、比較データ用の外部データの入力時においては既
に、内部で転送されてＤＲＡＭコアへ転送されるため、
テストインターフェイス回路（ＴＩＣ）に対してリード
コマンドとともに書込みデータを与えても何ら問題は生
じない。
【０１０１】ただし、内部での比較データ生成の遅延段
数の制約により、比較データの入力が、リードコマンド
印加よりも早いサイクルにおいて行うことが要求される
場合には、この比較用のデータ入力に対してライト動作
は行えないという制約などが生じる。
数の制約により、比較データの入力が、リードコマンド
印加よりも早いサイクルにおいて行うことが要求される
場合には、この比較用のデータ入力に対してライト動作
は行えないという制約などが生じる。
【０１０２】時刻Ｔ３においてテストインターフェイス
回路（ＴＩＣ）５１２へ与えられたコマンド（ＲＥＡ
Ｄ）が、テストインターフェイス回路においてデコード
され、リード動作指示信号ＲＥＡＤが生成され、時刻Ｔ
４のテストクロック信号ＴＣＬＫの立上がりエッジに同
期して、ＤＲＡＭコア５１０へリード動作指示信号ＲＥ
ＡＤとコラムアドレス信号ＣＡ（ｎ）が与えられる。こ
こで、コマンドは、複数の制御信号の組合せにより与え
られる動作モード指示を示すものとして用いる。
回路（ＴＩＣ）５１２へ与えられたコマンド（ＲＥＡ
Ｄ）が、テストインターフェイス回路においてデコード
され、リード動作指示信号ＲＥＡＤが生成され、時刻Ｔ
４のテストクロック信号ＴＣＬＫの立上がりエッジに同
期して、ＤＲＡＭコア５１０へリード動作指示信号ＲＥ
ＡＤとコラムアドレス信号ＣＡ（ｎ）が与えられる。こ
こで、コマンドは、複数の制御信号の組合せにより与え
られる動作モード指示を示すものとして用いる。
【０１０３】ＤＲＡＭコア５１０においては、時刻Ｔ５
におけるクロック信号ＣＬＫの立上がりエッジに同期し
て、このリード動作指示信号ＲＥＡＤとコラムアドレス
信号ＣＡ（ｎ）に従って列選択動作が行なわれ、内部で
テストデータの読出が行なわれる。
におけるクロック信号ＣＬＫの立上がりエッジに同期し
て、このリード動作指示信号ＲＥＡＤとコラムアドレス
信号ＣＡ（ｎ）に従って列選択動作が行なわれ、内部で
テストデータの読出が行なわれる。
【０１０４】時刻Ｔ４において、テストインターフェイ
ス回路（ＴＩＣ）５１２に対しプリチャージ動作を示す
制御信号（ＰＲＥ）が与えられ、テストインターフェイ
ス回路においてデコードされ、ＤＲＡＭコアに対し、ロ
ウ非活性化指示信号ＰＲＥが転送され、時刻Ｔ６におい
てＤＲＡＭコア５１０において内部のプリチャージ動作
が実行される。
ス回路（ＴＩＣ）５１２に対しプリチャージ動作を示す
制御信号（ＰＲＥ）が与えられ、テストインターフェイ
ス回路においてデコードされ、ＤＲＡＭコアに対し、ロ
ウ非活性化指示信号ＰＲＥが転送され、時刻Ｔ６におい
てＤＲＡＭコア５１０において内部のプリチャージ動作
が実行される。
【０１０５】一方、ＤＲＡＭコア５１０においては、コ
ラムレイテンシが２サイクルであり、時刻Ｔ５において
与えられたリード動作指示信号ＲＥＡＤに従って内部で
読出されたデータが、時刻Ｔ６から始まるクロックサイ
クルにおいて読出され、時刻Ｔ７において読出データＱ
（ｎ）がテストインターフェイス回路（ＴＩＣ）５１２
へ与えられる。
ラムレイテンシが２サイクルであり、時刻Ｔ５において
与えられたリード動作指示信号ＲＥＡＤに従って内部で
読出されたデータが、時刻Ｔ６から始まるクロックサイ
クルにおいて読出され、時刻Ｔ７において読出データＱ
（ｎ）がテストインターフェイス回路（ＴＩＣ）５１２
へ与えられる。
【０１０６】テストインターフェイス回路５１２におい
ては、この時刻Ｔ６から始まるクロックサイクルにおい
てＤＲＡＭコア５１０から転送された１２８ビットのデ
ータＱ（ｎ）から、図１９に示すデコーダ６２６からの
選択信号に従って８ビットデータを生成し、また比較回
路において、時刻Ｔ３において取込んだデータＴＱ
（ｎ）と読出したデータとの比較を行ない、この比較結
果を示す信号を、時刻Ｔ７までに生成する。この時刻Ｔ
７から始まるクロックサイクルにおいて、テストインタ
ーフェイス回路（ＴＩＣ）５１２が、８ビットテストデ
ータＴＱ（ｎ）を、マルチビットテスト結果指示信号Ｑ
ｍｂｔ（ｎ）とともに出力する。
ては、この時刻Ｔ６から始まるクロックサイクルにおい
てＤＲＡＭコア５１０から転送された１２８ビットのデ
ータＱ（ｎ）から、図１９に示すデコーダ６２６からの
選択信号に従って８ビットデータを生成し、また比較回
路において、時刻Ｔ３において取込んだデータＴＱ
（ｎ）と読出したデータとの比較を行ない、この比較結
果を示す信号を、時刻Ｔ７までに生成する。この時刻Ｔ
７から始まるクロックサイクルにおいて、テストインタ
ーフェイス回路（ＴＩＣ）５１２が、８ビットテストデ
ータＴＱ（ｎ）を、マルチビットテスト結果指示信号Ｑ
ｍｂｔ（ｎ）とともに出力する。
【０１０７】図１９に示すデコーダ６２６およびフリッ
プフロップ６２０−６２５は、テストクロック信号ＴＣ
ＬＫに同期して常時動作している。したがって、図１９
に示すアドレス信号ｉｎｔＡＤ＜９：６＞およびＡＤｓ
ｐを各クロックサイクルにおいて順次与えることによ
り、デコーダ６２６の出力する選択信号ＳＱＳＥＬ＜１
５：０＞およびＳＱＳＥＬ＜１：０＞に従って８ビット
データが順次選択されてテストインターフェイス回路か
ら読出される。
プフロップ６２０−６２５は、テストクロック信号ＴＣ
ＬＫに同期して常時動作している。したがって、図１９
に示すアドレス信号ｉｎｔＡＤ＜９：６＞およびＡＤｓ
ｐを各クロックサイクルにおいて順次与えることによ
り、デコーダ６２６の出力する選択信号ＳＱＳＥＬ＜１
５：０＞およびＳＱＳＥＬ＜１：０＞に従って８ビット
データが順次選択されてテストインターフェイス回路か
ら読出される。
【０１０８】外部のテスタにおいては、８ビットテスト
データＴＱ（ｎ）に対し、マルチビットテスタ結果指示
信号Ｑｍｂｔ（ｎ）が、不一致を示すときに、このテス
トデータＴＤ（ｎ）とテスト読出データＴＱ（ｎ）と各
ビットごとに比較し、不良メモリセルの位置を特定す
る。マルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）が
一致を示している場合には、この８ビットテストデータ
ＴＱ（ｎ）の各ビットはすべて正常であると判定され
る。これにより、外部テスタにおいて、各８ビットのテ
ストデータごとに、不良メモリセル位置の特定をすべて
の８ビットデータについて行なう必要がなく、テスト時
間が短縮される。
データＴＱ（ｎ）に対し、マルチビットテスタ結果指示
信号Ｑｍｂｔ（ｎ）が、不一致を示すときに、このテス
トデータＴＤ（ｎ）とテスト読出データＴＱ（ｎ）と各
ビットごとに比較し、不良メモリセルの位置を特定す
る。マルチビットテスト結果指示信号Ｑｍｂｔ（ｎ）が
一致を示している場合には、この８ビットテストデータ
ＴＱ（ｎ）の各ビットはすべて正常であると判定され
る。これにより、外部テスタにおいて、各８ビットのテ
ストデータごとに、不良メモリセル位置の特定をすべて
の８ビットデータについて行なう必要がなく、テスト時
間が短縮される。
【０１０９】
【発明が解決しようとする課題】図２１は、テストイン
ターフェイス回路内のスペアリードデータビットに関連
する部分の構成を概略的に示す図である。ＴＩＣデータ
パス５６０ｅおよび５６０ｗそれぞれにおいて、スペア
リードデータＳＱ＜１＞およびＳＱ＜０＞に対しては、
同一の構成が設けられるため、図２１においては、１つ
のＴＩＣリードデータパス５６０におけるスペアリード
データＳＱを、これらのＴＩＣデータパス５６０ｅおよ
び５６０ｗの構成の代表として示す。
ターフェイス回路内のスペアリードデータビットに関連
する部分の構成を概略的に示す図である。ＴＩＣデータ
パス５６０ｅおよび５６０ｗそれぞれにおいて、スペア
リードデータＳＱ＜１＞およびＳＱ＜０＞に対しては、
同一の構成が設けられるため、図２１においては、１つ
のＴＩＣリードデータパス５６０におけるスペアリード
データＳＱを、これらのＴＩＣデータパス５６０ｅおよ
び５６０ｗの構成の代表として示す。
【０１１０】図２１において、スペアリードデータビッ
ト処理部は、対応のＤＲＡＭデータパスからのスペアデ
ータビットＳＱを受けるトライステートバッファ６００
と、それぞれ、電源電圧ＶＣＣを受けるトライステート
バッファＦＤＲ６−ＦＤＲ０を含む。これらのトライス
テートバッファ６００およびＦＤＲ６−ＦＤＲ０は、ス
ペア選択信号ＳＱＳＥＬの活性化時活性化されて、それ
ぞれ、内部データＴＱｆ＜７＞−ＴＱｆ＜０＞を生成す
る。
ト処理部は、対応のＤＲＡＭデータパスからのスペアデ
ータビットＳＱを受けるトライステートバッファ６００
と、それぞれ、電源電圧ＶＣＣを受けるトライステート
バッファＦＤＲ６−ＦＤＲ０を含む。これらのトライス
テートバッファ６００およびＦＤＲ６−ＦＤＲ０は、ス
ペア選択信号ＳＱＳＥＬの活性化時活性化されて、それ
ぞれ、内部データＴＱｆ＜７＞−ＴＱｆ＜０＞を生成す
る。
【０１１１】したがって、救済判定用のメモリ試験にお
いて、スペアデータビットをテストインターフェイス回
路を介して外部へ読出す場合には、７ビットのＨレベル
に固定されたデータＴＱ＜６：０＞がスペアデータビッ
トＴＱ＜７＞とともに出力される。スペアデータビット
については、１ビットデータであるため、マルチビット
テストは行なわれない。
いて、スペアデータビットをテストインターフェイス回
路を介して外部へ読出す場合には、７ビットのＨレベル
に固定されたデータＴＱ＜６：０＞がスペアデータビッ
トＴＱ＜７＞とともに出力される。スペアデータビット
については、１ビットデータであるため、マルチビット
テストは行なわれない。
【０１１２】このような、スペアデータビットを他の固
定データとともに読出して外部のテスタへ与える場合、
以下に説明するように、スペアコラムアドレス空間とノ
ーマルコラムアドレス空間を、連続的にアクセスして、
テストを行なうことができないという問題が生じる。
定データとともに読出して外部のテスタへ与える場合、
以下に説明するように、スペアコラムアドレス空間とノ
ーマルコラムアドレス空間を、連続的にアクセスして、
テストを行なうことができないという問題が生じる。
【０１１３】図２２は、外部テスタのフェールビットメ
モリのマッピングを概略的に示す図である。このフェイ
ルビットメモリはテスタに設けられ、ＤＲＡＭコアのメ
モリセルの良／不良（パス／フェイル）情報を各ビット
（メモリセル）ごとに格納する。不良アドレスプログラ
ムのためのヒューズカットのために不良メモリセルの識
別および不良メモリセルの救済可否の判定が行われる。
この判定時において、フェールビットメモリの記憶デー
タに基づいて不良行／列の判定および不良行／不良列の
救済可否の判定が行なわれる。
モリのマッピングを概略的に示す図である。このフェイ
ルビットメモリはテスタに設けられ、ＤＲＡＭコアのメ
モリセルの良／不良（パス／フェイル）情報を各ビット
（メモリセル）ごとに格納する。不良アドレスプログラ
ムのためのヒューズカットのために不良メモリセルの識
別および不良メモリセルの救済可否の判定が行われる。
この判定時において、フェールビットメモリの記憶デー
タに基づいて不良行／列の判定および不良行／不良列の
救済可否の判定が行なわれる。
【０１１４】図２２において、フェールビットメモリ６
５０において行方向に、アドレスＲＡ＜１２：０＞とス
ペアロウアドレス空間アドレシング用アドレス信号ＲＡ
ｓｐにより、行指定が行なわれ、列方向においては、ア
ドレスＡＤ＜９：６＞、テストデータＴＱ＜７：０＞、
スペアアドレス空間アドレッシング用アドレス信号ＡＤ
ｓｐおよびコラムアドレスＣＡ＜３：０＞により、アド
レス指定が行なわれる。この図２２において、１例とし
て、フェールビットメモリ６５０において列方向におい
て、コラムアドレスＣＡ＜３：０＞により、１３６ビッ
トのデータ群ＴＵＧが指定される。
５０において行方向に、アドレスＲＡ＜１２：０＞とス
ペアロウアドレス空間アドレシング用アドレス信号ＲＡ
ｓｐにより、行指定が行なわれ、列方向においては、ア
ドレスＡＤ＜９：６＞、テストデータＴＱ＜７：０＞、
スペアアドレス空間アドレッシング用アドレス信号ＡＤ
ｓｐおよびコラムアドレスＣＡ＜３：０＞により、アド
レス指定が行なわれる。この図２２において、１例とし
て、フェールビットメモリ６５０において列方向におい
て、コラムアドレスＣＡ＜３：０＞により、１３６ビッ
トのデータ群ＴＵＧが指定される。
【０１１５】この図２２に示すように、スペアコラムア
ドレス空間を、ノーマルコラムアドレス空間と連続して
指定した場合、この単位データ群ＴＵＧ内において、図
２３に示すように、８ビットのノーマルメモリセルデー
タ群ＮＱＧと８ビットのスペアスペアメモリセルデータ
群ＳＱＧが連続して配置される。このデータビットがデ
ータ端子に従ってマッピングされ、これらの８ビットの
データが分散して格納されても良い。
ドレス空間を、ノーマルコラムアドレス空間と連続して
指定した場合、この単位データ群ＴＵＧ内において、図
２３に示すように、８ビットのノーマルメモリセルデー
タ群ＮＱＧと８ビットのスペアスペアメモリセルデータ
群ＳＱＧが連続して配置される。このデータビットがデ
ータ端子に従ってマッピングされ、これらの８ビットの
データが分散して格納されても良い。
【０１１６】このノーマルメモリセルデータ群ＮＱＧの
領域においては、８ビットのメモリセルそれぞれにおい
て、良／不良（パス／フェール）を示すデータが格納さ
れる。一方、スペアメモリセルデータ群ＳＱＧにおいて
は、図２４に示すように、７ビットのＨ固定データ領域
に対応するメモリセルには、不良（フェイル）を示すフ
ェイルビットＦが格納される。一方、スペアデータビッ
トＳＱを格納するスペアメモリセルの領域には、期待値
データとの一致／不一致に従って、良／不良ビットＰ／
Ｆが格納される。
領域においては、８ビットのメモリセルそれぞれにおい
て、良／不良（パス／フェール）を示すデータが格納さ
れる。一方、スペアメモリセルデータ群ＳＱＧにおいて
は、図２４に示すように、７ビットのＨ固定データ領域
に対応するメモリセルには、不良（フェイル）を示すフ
ェイルビットＦが格納される。一方、スペアデータビッ
トＳＱを格納するスペアメモリセルの領域には、期待値
データとの一致／不一致に従って、良／不良ビットＰ／
Ｆが格納される。
【０１１７】これは、さまざまなテストデータパターン
を用いてテストを行なう場合、期待値データＣＭＰＤＱ
が、Ｈ固定データと異なるさまざまなパターンを有する
ため、これらの７ビットのメモリセルのスペアコラムア
ドレス領域には、不良ビットＦが格納される。救済の可
否の判定時においては、不良ビットの分布に従って救済
の可否の判定が行われる。したがって、このような不良
ビットがスペアコラムアドレス空間に格納された場合、
このスペアコラムアドレスアドレス領域においては、こ
の領域はすべて不良と判定され、正確に救済判定を行な
うことができなくなる。特に、このフェイルビットメモ
リに対してテスト端子に応じてパスフェイルビット情報
が分散して配置される場合、不良ビットＦが各端子に応
じて分散してノーマルメモリセルに対するデータと混在
して配置されるため、さらに不良メモリセルを特定する
ことができなくなる。
を用いてテストを行なう場合、期待値データＣＭＰＤＱ
が、Ｈ固定データと異なるさまざまなパターンを有する
ため、これらの７ビットのメモリセルのスペアコラムア
ドレス領域には、不良ビットＦが格納される。救済の可
否の判定時においては、不良ビットの分布に従って救済
の可否の判定が行われる。したがって、このような不良
ビットがスペアコラムアドレス空間に格納された場合、
このスペアコラムアドレスアドレス領域においては、こ
の領域はすべて不良と判定され、正確に救済判定を行な
うことができなくなる。特に、このフェイルビットメモ
リに対してテスト端子に応じてパスフェイルビット情報
が分散して配置される場合、不良ビットＦが各端子に応
じて分散してノーマルメモリセルに対するデータと混在
して配置されるため、さらに不良メモリセルを特定する
ことができなくなる。
【０１１８】このような、スペアコラムアドレス領域
に、不良ビットＦが格納されるのを防止するためには、
テスタ内において以下の処置を取る必要がある。すなわ
ち、テスタにおいて、期待値とテストインターフェイス
回路から転送されたデータの一致を判定する比較回路
を、スペアデータビットの転送時においてテスト端子か
ら切り離し、不良ビット情報がフェイルメモリに格納さ
れないようにすることが必要となる。このような比較回
路に対するテスト端子の接続の切換は、さまざまなテス
トパターンを発生してテストを行っている間にリアルタ
イムで実行することはできない。この場合、１つの可能
性として、テスタ内に以下に述べるような構成を配置す
ることが考えられる。
に、不良ビットＦが格納されるのを防止するためには、
テスタ内において以下の処置を取る必要がある。すなわ
ち、テスタにおいて、期待値とテストインターフェイス
回路から転送されたデータの一致を判定する比較回路
を、スペアデータビットの転送時においてテスト端子か
ら切り離し、不良ビット情報がフェイルメモリに格納さ
れないようにすることが必要となる。このような比較回
路に対するテスト端子の接続の切換は、さまざまなテス
トパターンを発生してテストを行っている間にリアルタ
イムで実行することはできない。この場合、１つの可能
性として、テスタ内に以下に述べるような構成を配置す
ることが考えられる。
【０１１９】図２５は、この外部テスタの可能な形態の
一例を示す図である。図２５において、外部テスタは、
期待値データＴＤを格納するレジスタ６６０と、レジス
タ６６０からの期待値データとテストインターフェイス
回路から与えられる８ビットのテストリードデータＴＱ
＜７：０＞とを比較する比較回路６６２と、比較回路６
６２の下位７ビットの出力信号と電源電圧ＶＣＣレベル
の一方を、スペア空間アドレシング用アドレス信号ＲＢ
ｓｐに従って選択するセレクタ６６４とを含む。このセ
レクタ６６４により選択された８ビットデータが、フェ
ールビットメモリ６５０に書込まれる。
一例を示す図である。図２５において、外部テスタは、
期待値データＴＤを格納するレジスタ６６０と、レジス
タ６６０からの期待値データとテストインターフェイス
回路から与えられる８ビットのテストリードデータＴＱ
＜７：０＞とを比較する比較回路６６２と、比較回路６
６２の下位７ビットの出力信号と電源電圧ＶＣＣレベル
の一方を、スペア空間アドレシング用アドレス信号ＲＢ
ｓｐに従って選択するセレクタ６６４とを含む。このセ
レクタ６６４により選択された８ビットデータが、フェ
ールビットメモリ６５０に書込まれる。
【０１２０】この図２５に示す配置の場合、スペアアド
レスが指定されて、そのスペアアドレスのデータが読出
された場合には、比較回路６６２の出力信号の論理レベ
ルに係らず、セレクタ６６４において、下位７ビットの
データＴＱ＜６：０＞が、良状態（パス）を示す電源電
圧ＶＣＣレベルに設定され、スペアデータビットに対応
するデータＴＱ＜７＞に対する比較結果が、このセレク
タ６６４の出力ビットとともにフェールビットメモリ６
５０に書込まれる。したがってこの場合、８ビット単位
でフェールビットメモリ６５０にデータを書込んだ場
合、スペアデータに対する比較結果に従ったパス／フェ
ール状態が設定され残りは、すべてパス状態に設定さ
れ、スペアメモリセルの不良ビットの検出を行なうこと
ができる。また、フェイルビットメモリにおいて不必要
な不良ビットが分散して格納されないため、フェイルビ
ットメモリ６５０の格納する不良ビットの分布に従っ
て、正確な救済可否の判定を行うことができる。
レスが指定されて、そのスペアアドレスのデータが読出
された場合には、比較回路６６２の出力信号の論理レベ
ルに係らず、セレクタ６６４において、下位７ビットの
データＴＱ＜６：０＞が、良状態（パス）を示す電源電
圧ＶＣＣレベルに設定され、スペアデータビットに対応
するデータＴＱ＜７＞に対する比較結果が、このセレク
タ６６４の出力ビットとともにフェールビットメモリ６
５０に書込まれる。したがってこの場合、８ビット単位
でフェールビットメモリ６５０にデータを書込んだ場
合、スペアデータに対する比較結果に従ったパス／フェ
ール状態が設定され残りは、すべてパス状態に設定さ
れ、スペアメモリセルの不良ビットの検出を行なうこと
ができる。また、フェイルビットメモリにおいて不必要
な不良ビットが分散して格納されないため、フェイルビ
ットメモリ６５０の格納する不良ビットの分布に従っ
て、正確な救済可否の判定を行うことができる。
【０１２１】しかしながら、この図２５に示す配置の場
合、スペア空間アドレシング用のアドレス信号ＡＤｓｐ
に従ってセレクタ６６４の接続経路を切換えて、比較回
路６６２の出力信号を切換えている。このように比較回
路６６２の出力信号の伝達経路を、スペア空間アドレシ
ング用のアドレス信号ＡＤｓｐを用いて切換えた場合、
比較回路６６２の出力信号がフェールビットメモリ６５
０に伝達されるまでに時間を要し、高速クロックに同期
して動作するテストインターフェイス回路のテストデー
タに対する結果を、リアルタイムで書込むことができな
くなる。
合、スペア空間アドレシング用のアドレス信号ＡＤｓｐ
に従ってセレクタ６６４の接続経路を切換えて、比較回
路６６２の出力信号を切換えている。このように比較回
路６６２の出力信号の伝達経路を、スペア空間アドレシ
ング用のアドレス信号ＡＤｓｐを用いて切換えた場合、
比較回路６６２の出力信号がフェールビットメモリ６５
０に伝達されるまでに時間を要し、高速クロックに同期
して動作するテストインターフェイス回路のテストデー
タに対する結果を、リアルタイムで書込むことができな
くなる。
【０１２２】また、この場合、スペア空間アドレシング
用のアドレス信号ＡＤｓｐを、テスタ内部で生成するた
め、テストインターフェイス回路から転送されるスペア
メモリセルデータにタイミングを合わせて、このスペア
空間アドレシング用のアドレス信号ＡＤｓｐの状態を変
化させる必要があり、これらの信号のタイミングマージ
ンを考慮する必要があり、さらに、高速動作を行なうこ
とができなくなり、リアルタイムで、スペアメモリセル
に対する良／不良状態を示すデータを格納することがで
きない。
用のアドレス信号ＡＤｓｐを、テスタ内部で生成するた
め、テストインターフェイス回路から転送されるスペア
メモリセルデータにタイミングを合わせて、このスペア
空間アドレシング用のアドレス信号ＡＤｓｐの状態を変
化させる必要があり、これらの信号のタイミングマージ
ンを考慮する必要があり、さらに、高速動作を行なうこ
とができなくなり、リアルタイムで、スペアメモリセル
に対する良／不良状態を示すデータを格納することがで
きない。
【０１２３】また、救済判定用のメモリ試験のためだけ
に用いられるセレクタをテスタ内に配置するためにテス
タを改変する必要があり、そのための手間が煩瑣とな
る。
に用いられるセレクタをテスタ内に配置するためにテス
タを改変する必要があり、そのための手間が煩瑣とな
る。
【０１２４】また、マルチビットテスト時においては、
マルチビットテスト結果指示信号ＴＱｍｂｔに従って、
フェイルビットメモリに書込むデータが変更される。す
なわち、マルチビットテスト時においては、マルチビッ
トテスト結果指示信号ＴＱｍｂｔが不良を示すときに
は、メモリセルデータとの比較を比較回路で行い、その
比較結果を示すデータをフェイルビットメモリに格納す
る必要がある。従って、このマルチビットテストのため
にさらにフェイルビットメモリに対する書込データを変
更する回路が必要であり、比較回路からフェイルビット
メモリまでのデータ転送経路に２段の選択回路が等価的
に配置されることになり、高速で試験結果をフェイルビ
ットメモリへ書込むことができなくなる。
マルチビットテスト結果指示信号ＴＱｍｂｔに従って、
フェイルビットメモリに書込むデータが変更される。す
なわち、マルチビットテスト時においては、マルチビッ
トテスト結果指示信号ＴＱｍｂｔが不良を示すときに
は、メモリセルデータとの比較を比較回路で行い、その
比較結果を示すデータをフェイルビットメモリに格納す
る必要がある。従って、このマルチビットテストのため
にさらにフェイルビットメモリに対する書込データを変
更する回路が必要であり、比較回路からフェイルビット
メモリまでのデータ転送経路に２段の選択回路が等価的
に配置されることになり、高速で試験結果をフェイルビ
ットメモリへ書込むことができなくなる。
【０１２５】したがって、通常、このヒューズカット前
のノーマルメモリセルおよびスペアメモリセルのの良／
不良を判定する救済判定テスト時においては、図２６に
示すように、ノーマルコラム空間とスペアコラム空間と
を別々にテストすることが行なわれる。別々にテストす
ることにより、図２５に示すセレクタ６６４を省略する
ことができる。ノーマルコラム空間について、テストを
行ない、次いで、比較回路のテスト端子との接続を切換
えて、固定データに対して不良ビットがフェイルビット
メモリに格納されないようにして、スペアコラム空間に
ついてテストを行なう。
のノーマルメモリセルおよびスペアメモリセルのの良／
不良を判定する救済判定テスト時においては、図２６に
示すように、ノーマルコラム空間とスペアコラム空間と
を別々にテストすることが行なわれる。別々にテストす
ることにより、図２５に示すセレクタ６６４を省略する
ことができる。ノーマルコラム空間について、テストを
行ない、次いで、比較回路のテスト端子との接続を切換
えて、固定データに対して不良ビットがフェイルビット
メモリに格納されないようにして、スペアコラム空間に
ついてテストを行なう。
【０１２６】このようなテスト時においては、ノーマル
コラムアドレス空間についてテストを行なった後、一旦
ＤＲＡＭコアを再び初期状態に設定し、スペアコラムア
ドレス空間のためのテスト条件を設定する必要があり、
メモリセル行がノーマルメモリセルおよびスペアメモリ
セルにより共有される構成において、テスト時間が長く
なるという問題が生じる（行選択動作がノーマルコラム
アドレス空間とスペアコラムアドレス空間とで、合計２
回行なわれることになる）。
コラムアドレス空間についてテストを行なった後、一旦
ＤＲＡＭコアを再び初期状態に設定し、スペアコラムア
ドレス空間のためのテスト条件を設定する必要があり、
メモリセル行がノーマルメモリセルおよびスペアメモリ
セルにより共有される構成において、テスト時間が長く
なるという問題が生じる（行選択動作がノーマルコラム
アドレス空間とスペアコラムアドレス空間とで、合計２
回行なわれることになる）。
【０１２７】また、このようなＤＲＡＭコアのメモリセ
ルの試験において、メモリセルのデータリーク試験を行
なうデータパターンの場合、一度すべてのノーマルおよ
びスペアメモリセルにデータを書込み、たとえば６４ｍ
ｓ（ミリ秒）の間ポーズ状態（ＤＲＡＭコアのプリチャ
ージ状態）に維持した後、このメモリセルの記憶データ
が、リーク電流により消去されていないかを試験するこ
とが行なわれる。このようなデータリーク試験を行なう
テストパターンにおいては、スペアメモリセル空間がた
とえば１６列と小さい場合においても、このスペアメモ
リセルに、データリーク用のテストパターンを書込み、
ノーマルアドレス空間と同じ時間だけ待つ必要がある。
ＤＲＡＭの救済判定のためのメモリ試験においては、デ
ータリークの他に、ビット線間干渉、メモリセル間のキ
ャパシタ間リークなどさまざまなテストパターンがあ
る。したがって、このノーマルコラムアドレス空間とス
ペアコラムアドレス空間を別々にして試験を行なった場
合、このポーズ時間のためにテスト時間が長くなり、応
じて製品コストが増大するという問題が生じる。
ルの試験において、メモリセルのデータリーク試験を行
なうデータパターンの場合、一度すべてのノーマルおよ
びスペアメモリセルにデータを書込み、たとえば６４ｍ
ｓ（ミリ秒）の間ポーズ状態（ＤＲＡＭコアのプリチャ
ージ状態）に維持した後、このメモリセルの記憶データ
が、リーク電流により消去されていないかを試験するこ
とが行なわれる。このようなデータリーク試験を行なう
テストパターンにおいては、スペアメモリセル空間がた
とえば１６列と小さい場合においても、このスペアメモ
リセルに、データリーク用のテストパターンを書込み、
ノーマルアドレス空間と同じ時間だけ待つ必要がある。
ＤＲＡＭの救済判定のためのメモリ試験においては、デ
ータリークの他に、ビット線間干渉、メモリセル間のキ
ャパシタ間リークなどさまざまなテストパターンがあ
る。したがって、このノーマルコラムアドレス空間とス
ペアコラムアドレス空間を別々にして試験を行なった場
合、このポーズ時間のためにテスト時間が長くなり、応
じて製品コストが増大するという問題が生じる。
【０１２８】それゆえ、この発明の目的は、ＤＲＡＭコ
アのノーマルコラム空間およびスペアコラム空間を、連
続的にテストすることのできる半導体集積回路装置を提
供することである。
アのノーマルコラム空間およびスペアコラム空間を、連
続的にテストすることのできる半導体集積回路装置を提
供することである。
【０１２９】この発明の他の目的は、スペアコラム空間
およびノーマルコラム空間でテストデータ入出力ピンの
有効ピン数が異なる場合においても、スペアメモリセル
およびノーマルメモリセルを連続的に試験することので
きるテストインターフェイス回路を備える半導体集積回
路を提供することである。
およびノーマルコラム空間でテストデータ入出力ピンの
有効ピン数が異なる場合においても、スペアメモリセル
およびノーマルメモリセルを連続的に試験することので
きるテストインターフェイス回路を備える半導体集積回
路を提供することである。
【０１３０】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、複数ビット幅のテストデータ出力ノード
と、このテストデータ出力ノードよりもビット幅の広い
内部データを転送するための内部データバスと、この内
部データバスの内部データの所定数のビットとテストデ
ータ出力ノードと同じビット幅のテスト期待値データと
をビット単位で比較し、該比較結果を示すデータを並列
にテストデータ出力ノードに出力するテスト回路とを含
む。
積回路装置は、複数ビット幅のテストデータ出力ノード
と、このテストデータ出力ノードよりもビット幅の広い
内部データを転送するための内部データバスと、この内
部データバスの内部データの所定数のビットとテストデ
ータ出力ノードと同じビット幅のテスト期待値データと
をビット単位で比較し、該比較結果を示すデータを並列
にテストデータ出力ノードに出力するテスト回路とを含
む。
【０１３１】好ましくは、テスト回路は、テストアドレ
ス信号に従って内部データバスの所定数のビットを選択
するための選択回路と、この選択回路により選択された
ビットとテスト期待値データとをビット単位で比較し、
該比較結果を示すデータ信号を並列にテストデータ出力
ノードに伝達する比較回路とを含む。
ス信号に従って内部データバスの所定数のビットを選択
するための選択回路と、この選択回路により選択された
ビットとテスト期待値データとをビット単位で比較し、
該比較結果を示すデータ信号を並列にテストデータ出力
ノードに伝達する比較回路とを含む。
【０１３２】好ましくは、テスト回路は、さらに、テス
トモード指示信号に従って比較回路の出力信号と所定数
のビットの一方を選択してテストデータ出力ノードに伝
達する切換回路を含む。
トモード指示信号に従って比較回路の出力信号と所定数
のビットの一方を選択してテストデータ出力ノードに伝
達する切換回路を含む。
【０１３３】好ましくは、テスト回路は、所定数のビッ
トそれぞれに対応して配置され、それぞれが対応の内部
データビットとテスト期待値データの対応のビットとを
比較する複数の比較器と、これら複数の比較器の所定の
ビットを除く比較器に対して配置され、アドレス領域指
定信号に従って対応の比較器の出力信号と予め定められ
た固定値の一方を選択する複数の選択器とを含む。
トそれぞれに対応して配置され、それぞれが対応の内部
データビットとテスト期待値データの対応のビットとを
比較する複数の比較器と、これら複数の比較器の所定の
ビットを除く比較器に対して配置され、アドレス領域指
定信号に従って対応の比較器の出力信号と予め定められ
た固定値の一方を選択する複数の選択器とを含む。
【０１３４】これに代えて、好ましくは、テスト回路
は、データ入力ノードに与えられるテストデータをクロ
ック信号に同期して転送して内部書込データを生成する
第１の転送回路と、この第１の転送回路の出力信号を所
定期間クロック信号に同期して転送してテスト期待値デ
ータを生成する第２の転送回路とをさらに含む。
は、データ入力ノードに与えられるテストデータをクロ
ック信号に同期して転送して内部書込データを生成する
第１の転送回路と、この第１の転送回路の出力信号を所
定期間クロック信号に同期して転送してテスト期待値デ
ータを生成する第２の転送回路とをさらに含む。
【０１３５】これに代えて、好ましくは、テスト回路
は、さらに、データ入力ノードに与えられるテストデー
タをクロック信号に同期して転送して内部書込データを
生成する転送回路をさらに含む。この転送回路は、テス
トデータ入力ノードに与えられたテストデータに従って
期待値データを生成する。
は、さらに、データ入力ノードに与えられるテストデー
タをクロック信号に同期して転送して内部書込データを
生成する転送回路をさらに含む。この転送回路は、テス
トデータ入力ノードに与えられたテストデータに従って
期待値データを生成する。
【０１３６】また、これに代えて、好ましくは、テスト
回路は、内部データバスの所定数のビット幅のサブデー
タバスそれぞれに対応して配置され、各々が所定数のビ
ット幅のテスト期待値データの各ビットと対応のサブデ
ータバスの内部データビットとをそれぞれ比較する複数
の比較器を含む複数の比較回路と、これら複数の比較回
路に対応して配置され、特定動作モードを指定する特定
動作モード指示信号とアドレス信号とに従って対応の比
較回路の出力信号と対応のサブデータバスの内部データ
の一方を選択してテストデータ出力ノードに対して転送
する選択転送回路を含む。
回路は、内部データバスの所定数のビット幅のサブデー
タバスそれぞれに対応して配置され、各々が所定数のビ
ット幅のテスト期待値データの各ビットと対応のサブデ
ータバスの内部データビットとをそれぞれ比較する複数
の比較器を含む複数の比較回路と、これら複数の比較回
路に対応して配置され、特定動作モードを指定する特定
動作モード指示信号とアドレス信号とに従って対応の比
較回路の出力信号と対応のサブデータバスの内部データ
の一方を選択してテストデータ出力ノードに対して転送
する選択転送回路を含む。
【０１３７】好ましくは、このテスト回路は、さらに、
各比較回路に対応して配置され対応の複数の比較器それ
ぞれの出力信号を１ビットの信号に縮退して出力する複
数の縮退回路を含む。
各比較回路に対応して配置され対応の複数の比較器それ
ぞれの出力信号を１ビットの信号に縮退して出力する複
数の縮退回路を含む。
【０１３８】これに代えて、好ましくは、さらに、内部
データバスに結合され、内部データを出力するメモリが
設けられる。このメモリは不良メモリセルを救済するた
めのスペア列と、選択されたスペア列のデータを転送す
るスペアデータ線とを含む。内部データバスはこのスペ
アデータ線に出力されたデータを転送するスペアデータ
バスを含む。
データバスに結合され、内部データを出力するメモリが
設けられる。このメモリは不良メモリセルを救済するた
めのスペア列と、選択されたスペア列のデータを転送す
るスペアデータ線とを含む。内部データバスはこのスペ
アデータ線に出力されたデータを転送するスペアデータ
バスを含む。
【０１３９】この構成において、テスト回路は、スペア
データバスのデータと固定値とにより所定数のビットの
データを生成するスペアデータ群生成回路と、スペアデ
ータと期待値とを比較する比較器と、固定値のビットそ
れぞれに対応して配置され、動作モード指示信号に従っ
て固定値データビットを出力する切換回路と、比較器の
出力信号と切換回路の出力信号とを並列にテストデータ
出力ノードに転送する転送回路とを含む。
データバスのデータと固定値とにより所定数のビットの
データを生成するスペアデータ群生成回路と、スペアデ
ータと期待値とを比較する比較器と、固定値のビットそ
れぞれに対応して配置され、動作モード指示信号に従っ
て固定値データビットを出力する切換回路と、比較器の
出力信号と切換回路の出力信号とを並列にテストデータ
出力ノードに転送する転送回路とを含む。
【０１４０】これに代えて、好ましくは、内部データバ
スに結合されるメモリがさらに設けられる。このメモリ
は、不良セルを救済するためのスペア列を含む。テスト
時においては、アドレス信号に従って選択スペア列のス
ペアデータが内部データバスに転送される。この構成に
おいて、テスト回路は、スペアデータと期待値データと
を比較する比較回路と、動作モード指示信号に従ってこ
の比較回路の出力信号とスペアデータの一方を選択的に
転送する選択回路と、固定値データを生成する回路と、
アドレス信号に従って選択回路の出力信号と固定値デー
タとを選択して並列にテストデータ出力ノードに転送す
る回路とを含む。
スに結合されるメモリがさらに設けられる。このメモリ
は、不良セルを救済するためのスペア列を含む。テスト
時においては、アドレス信号に従って選択スペア列のス
ペアデータが内部データバスに転送される。この構成に
おいて、テスト回路は、スペアデータと期待値データと
を比較する比較回路と、動作モード指示信号に従ってこ
の比較回路の出力信号とスペアデータの一方を選択的に
転送する選択回路と、固定値データを生成する回路と、
アドレス信号に従って選択回路の出力信号と固定値デー
タとを選択して並列にテストデータ出力ノードに転送す
る回路とを含む。
【０１４１】テストインターフェイス回路内において、
テストデータと期待値データとを比較し、該比較結果を
示すデータビットを並列に出力する。これにより、外部
のテスタ内部においてテストデータとテスト期待値とを
比較する必要がなくなり、テスタの比較回路の接続経路
をノーマルコラム空間とスペアコラム空間とで切換える
必要がなくなり、スペアメモリセルとノーマルメモリセ
ルとを連続して試験することができる。
テストデータと期待値データとを比較し、該比較結果を
示すデータビットを並列に出力する。これにより、外部
のテスタ内部においてテストデータとテスト期待値とを
比較する必要がなくなり、テスタの比較回路の接続経路
をノーマルコラム空間とスペアコラム空間とで切換える
必要がなくなり、スペアメモリセルとノーマルメモリセ
ルとを連続して試験することができる。
【０１４２】また、この場合、スペアメモリセルについ
ては残りのビットに対して一致結果を示すデータを固定
値として出力するように構成することにより、スペアメ
モリセルに対しても所定数ビット単位でテスタへデータ
を転送して、フェールビットメモリにデータを連続的に
書込んでも、固定値に対しては正常状態を示すパスビッ
トが格納されるため、正確に、メモリセルの良／不良を
判定することができる。
ては残りのビットに対して一致結果を示すデータを固定
値として出力するように構成することにより、スペアメ
モリセルに対しても所定数ビット単位でテスタへデータ
を転送して、フェールビットメモリにデータを連続的に
書込んでも、固定値に対しては正常状態を示すパスビッ
トが格納されるため、正確に、メモリセルの良／不良を
判定することができる。
【０１４３】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従うＴＩＣ制御回路５６２の要部の
構成を概略的に示す図である。図１において、ＴＩＣ制
御回路５６２は、テストクロック信号ＴＣＬＫに同期し
てテストデータ入力端子（ノード）から与えられる８ビ
ットのテストデータＴＤ＜７：０＞を転送する４段のフ
リップフロップ１ａ−１ｄと、テストクロック信号ＴＣ
ＬＫに同期してスペア空間アドレシング用アドレス信号
ＡＤｓｐを転送する４段の縦続接続されるフリップフロ
ップ２ａ−２ｄと、図示しないＴＩＣデータパスからの
８ビットテストリードデータＴＱｆ＜７：０＞の各ビッ
トそれぞれを受ける単位処理回路ＵＰＫ０−ＵＰＫ７
と、テストモード指示信号ＴＭＱＣＭＰに従ってこれら
の単位処理回路ＵＰＫ０−ＵＰＫ７からの８ビットデー
タＱｃｍｐｆ＜７：０＞と８ビットのテストリードデー
タＴＱｆ＜７：０＞の一方を選択する選択回路６と、テ
ストクロック信号ＴＣＬＫに同期してこの選択回路６か
らの８ビットの出力信号を転送して、テストデータ出力
ノードを介してテストリードデータＴＱ＜７：０＞を出
力するフリップフロップ７を含む。
明の実施の形態１に従うＴＩＣ制御回路５６２の要部の
構成を概略的に示す図である。図１において、ＴＩＣ制
御回路５６２は、テストクロック信号ＴＣＬＫに同期し
てテストデータ入力端子（ノード）から与えられる８ビ
ットのテストデータＴＤ＜７：０＞を転送する４段のフ
リップフロップ１ａ−１ｄと、テストクロック信号ＴＣ
ＬＫに同期してスペア空間アドレシング用アドレス信号
ＡＤｓｐを転送する４段の縦続接続されるフリップフロ
ップ２ａ−２ｄと、図示しないＴＩＣデータパスからの
８ビットテストリードデータＴＱｆ＜７：０＞の各ビッ
トそれぞれを受ける単位処理回路ＵＰＫ０−ＵＰＫ７
と、テストモード指示信号ＴＭＱＣＭＰに従ってこれら
の単位処理回路ＵＰＫ０−ＵＰＫ７からの８ビットデー
タＱｃｍｐｆ＜７：０＞と８ビットのテストリードデー
タＴＱｆ＜７：０＞の一方を選択する選択回路６と、テ
ストクロック信号ＴＣＬＫに同期してこの選択回路６か
らの８ビットの出力信号を転送して、テストデータ出力
ノードを介してテストリードデータＴＱ＜７：０＞を出
力するフリップフロップ７を含む。
【０１４４】テストモード指示信号ＴＭＱＣＭＰはテス
トインターフェイス回路内に配置される図示しないテス
トモード設定回路により設定される。スペアアドレス空
間アドレシング用のアドレス信号ＡＤｓｐは、Ｈレベル
のときにスペアメモリセルで構成されるスペアアドレス
空間を示し、Ｌレベルのときにノーマルメモリセルで構
成されるノーマルアドレス空間を指定する。
トインターフェイス回路内に配置される図示しないテス
トモード設定回路により設定される。スペアアドレス空
間アドレシング用のアドレス信号ＡＤｓｐは、Ｈレベル
のときにスペアメモリセルで構成されるスペアアドレス
空間を示し、Ｌレベルのときにノーマルメモリセルで構
成されるノーマルアドレス空間を指定する。
【０１４５】フリップフロップ１ｂから、８ビットのテ
ストデータＤｆ＜７：０＞が出力され、図１７に示すＴ
ＩＣデータパス５６０ｅおよび５６０ｗへ与えられる。
フリップフロップ１ｄから、テスト期待値データＣＭＰ
Ｄ＜７：０＞が出力され、単位処理回路ＵＰＫ０−ＵＰ
ＫＥ７へ与えられる。
ストデータＤｆ＜７：０＞が出力され、図１７に示すＴ
ＩＣデータパス５６０ｅおよび５６０ｗへ与えられる。
フリップフロップ１ｄから、テスト期待値データＣＭＰ
Ｄ＜７：０＞が出力され、単位処理回路ＵＰＫ０−ＵＰ
ＫＥ７へ与えられる。
【０１４６】フリップフロップ１ａ−１ｄおよび２ａ−
２ｄはテストクロック信号ＴＣＬＫの立上りに同期して
信号を出力する。従って、これらのフリップフロップ１
ａ−１ｄにより４クロックサイクルの遅延がテストデー
タＴＤ＜７：０＞に対して与えられる。同様、フリップ
フロップ２ａ−２ｄにより４クロックサイクルの遅延が
スペア空間アドレッシング用アドレス信号ＡＤｓｐに対
して与えられる。
２ｄはテストクロック信号ＴＣＬＫの立上りに同期して
信号を出力する。従って、これらのフリップフロップ１
ａ−１ｄにより４クロックサイクルの遅延がテストデー
タＴＤ＜７：０＞に対して与えられる。同様、フリップ
フロップ２ａ−２ｄにより４クロックサイクルの遅延が
スペア空間アドレッシング用アドレス信号ＡＤｓｐに対
して与えられる。
【０１４７】ここで、フリップフロップ１ａ−１ｄおよ
び２ａ−２ｄは、それぞれ、テストクロック信号ＴＣＬ
Ｋの立下りに応答して入力に与えられた信号を取り込
み、テストクロック信号ＴＣＬＫの立ち上がりに応答し
て取込んだ信号を出力しており、テストデータＴＤ＜
７：０＞およびスペア空間アドレッシング用アドレス信
号ＡＤｓｐは、与えられてから３クロックサイクル経過
後のクロックサイクルにおいて出力され、４クロックサ
イクルめのテストクロック信号ＴＣＬＫの立ち上がり時
において確定状態となっている。
び２ａ−２ｄは、それぞれ、テストクロック信号ＴＣＬ
Ｋの立下りに応答して入力に与えられた信号を取り込
み、テストクロック信号ＴＣＬＫの立ち上がりに応答し
て取込んだ信号を出力しており、テストデータＴＤ＜
７：０＞およびスペア空間アドレッシング用アドレス信
号ＡＤｓｐは、与えられてから３クロックサイクル経過
後のクロックサイクルにおいて出力され、４クロックサ
イクルめのテストクロック信号ＴＣＬＫの立ち上がり時
において確定状態となっている。
【０１４８】フリップフロップ２ａから、図１９に示す
内部信号ｉｎｔＡＤｓｐが生成され、フリップフロップ
２ｂから、ロウスペアアドレス空間アドレシング用アド
レス信号ＲＡｓｐが出力される。このロウスペアアドレ
シング用アドレス信号ＲＡｓｐがＤＲＡＭコアへ与えら
れ、ＤＲＡＭコアにおいてスペアロウが選択される。こ
のスペアロウ選択態様は、スペアロウの配置に応じて適
当に定められる。例えば、スペアロウが各行ブロックに
配置されている場合には、行ブロックアドレスに従って
スペアロウが指定される（行ブロックに１本のスペアロ
ウが配置される場合）。
内部信号ｉｎｔＡＤｓｐが生成され、フリップフロップ
２ｂから、ロウスペアアドレス空間アドレシング用アド
レス信号ＲＡｓｐが出力される。このロウスペアアドレ
シング用アドレス信号ＲＡｓｐがＤＲＡＭコアへ与えら
れ、ＤＲＡＭコアにおいてスペアロウが選択される。こ
のスペアロウ選択態様は、スペアロウの配置に応じて適
当に定められる。例えば、スペアロウが各行ブロックに
配置されている場合には、行ブロックアドレスに従って
スペアロウが指定される（行ブロックに１本のスペアロ
ウが配置される場合）。
【０１４９】単位処理回路ＵＰＫ０−ＵＰＫ６は、同一
の構成を有し、出力データビットＴＱｆ＜０：６＞の各
ビットそれぞれを処理する。これらの単位処理回路ＵＰ
Ｋ０−ＵＰＫ６の各々は、対応のデータビットＴＱｆ＜
ｉ＞とテスト期待値データＣＭＰＤ＜０：６＞の対応の
ビットＣＭＰＤ＜ｉ＞とを受けるＥＸＮＯＲ回路３と、
フリップフロップ２ｄの出力信号に従って、電源電圧Ｖ
ＣＣとＥＸＮＯＲ回路３の出力信号の一方を選択して、
ビットＱｃｍｐｆ＜ｉ＞を生成する選択回路４を含む。
の構成を有し、出力データビットＴＱｆ＜０：６＞の各
ビットそれぞれを処理する。これらの単位処理回路ＵＰ
Ｋ０−ＵＰＫ６の各々は、対応のデータビットＴＱｆ＜
ｉ＞とテスト期待値データＣＭＰＤ＜０：６＞の対応の
ビットＣＭＰＤ＜ｉ＞とを受けるＥＸＮＯＲ回路３と、
フリップフロップ２ｄの出力信号に従って、電源電圧Ｖ
ＣＣとＥＸＮＯＲ回路３の出力信号の一方を選択して、
ビットＱｃｍｐｆ＜ｉ＞を生成する選択回路４を含む。
【０１５０】ＥＸＮＯＲ回路３は、比較回路として機能
し、対応のデータビットＴＱＦ＜ｉ＞およびＣＭＰＤ＜
ｉ＞の論理レベルが一致しているときに、Ｈレベルの信
号を出力する。したがって、これらのＥＸＮＯＲ回路３
は、従来のテスタ内に設けられる比較回路（図２５に示
す比較回路６６２）の機能を実現する。
し、対応のデータビットＴＱＦ＜ｉ＞およびＣＭＰＤ＜
ｉ＞の論理レベルが一致しているときに、Ｈレベルの信
号を出力する。したがって、これらのＥＸＮＯＲ回路３
は、従来のテスタ内に設けられる比較回路（図２５に示
す比較回路６６２）の機能を実現する。
【０１５１】単位処理回路ＵＰＫ７は、テストリードデ
ータビットＴＱｆ＜７＞とテスト期待値データビットＣ
ＭＰＤ＜７＞とを受けるＥＸＮＯＲ回路５を含む。この
単位処理回路ＵＰＫ７は、スペアメモリセル選択時にお
いて、テスト期待値ビットＣＭＰＤ＜７＞との比較結果
に従って、スペアメモリセルの良／不良を示す信号を出
力する。
ータビットＴＱｆ＜７＞とテスト期待値データビットＣ
ＭＰＤ＜７＞とを受けるＥＸＮＯＲ回路５を含む。この
単位処理回路ＵＰＫ７は、スペアメモリセル選択時にお
いて、テスト期待値ビットＣＭＰＤ＜７＞との比較結果
に従って、スペアメモリセルの良／不良を示す信号を出
力する。
【０１５２】この図１に示すＴＩＣ制御回路５６２の構
成に対して、ＴＩＣデータパスは、図１７および図１８
に示す構成と同様の構成を有する。ヒューズプログラム
後のテスト時においては、マルチビットテスト等の機能
テストが行われる。
成に対して、ＴＩＣデータパスは、図１７および図１８
に示す構成と同様の構成を有する。ヒューズプログラム
後のテスト時においては、マルチビットテスト等の機能
テストが行われる。
【０１５３】図２は、図１に示すＴＩＣ制御回路５６２
のデータ読出時の動作を示すタイミング図である。以
下、図２を参照して、図１に示すＴＩＣ制御回路５６２
の動作について説明する。
のデータ読出時の動作を示すタイミング図である。以
下、図２を参照して、図１に示すＴＩＣ制御回路５６２
の動作について説明する。
【０１５４】時刻Ｔ１１の立上がりエッジで、データ読
出を示す制御信号ＲＥ（ＲＥＡＤ）が、アドレス信号Ｃ
０およびＳ０とともに与えられる。このＴＩＣ制御回路
５６２へ与えられた制御信号ＲＥは、図２０のタイミン
グ図に示すように、２クロックサイクル経過後、ＤＲＡ
Ｍコア５１０へ転送される。ＤＲＡＭコア５１０のコラ
ムレイテンシが、２の場合を考える。この場合、データ
読出を指示する制御信号ＲＥがテスト制御回路５６２へ
与えられてから、４クロックサイクル経過後に、ＤＲＡ
Ｍコア５１０からの読出データがテストインターフェイ
ス回路ＴＩＣへ伝達される。
出を示す制御信号ＲＥ（ＲＥＡＤ）が、アドレス信号Ｃ
０およびＳ０とともに与えられる。このＴＩＣ制御回路
５６２へ与えられた制御信号ＲＥは、図２０のタイミン
グ図に示すように、２クロックサイクル経過後、ＤＲＡ
Ｍコア５１０へ転送される。ＤＲＡＭコア５１０のコラ
ムレイテンシが、２の場合を考える。この場合、データ
読出を指示する制御信号ＲＥがテスト制御回路５６２へ
与えられてから、４クロックサイクル経過後に、ＤＲＡ
Ｍコア５１０からの読出データがテストインターフェイ
ス回路ＴＩＣへ伝達される。
【０１５５】フリップフロップ１ａ−１ｄおよび２ａ−
２ｄは、それぞれ、この４クロックサイクルの遅延を与
えるために用いられる。時刻Ｔ１１においてデータＤａ
が与えられ、以降連続的に、コラムアドレスＡＤ＜３：
０＞により選択される１２８ビットおよびスペアビット
の合計１３０ビット（固定値データを含むと１３６ビッ
ト）のデータをすべて８ビット単位のデータとして読出
すまで、連続的に、データＤａ０、Ｄａ１、…が期待値
データとして与えられる。
２ｄは、それぞれ、この４クロックサイクルの遅延を与
えるために用いられる。時刻Ｔ１１においてデータＤａ
が与えられ、以降連続的に、コラムアドレスＡＤ＜３：
０＞により選択される１２８ビットおよびスペアビット
の合計１３０ビット（固定値データを含むと１３６ビッ
ト）のデータをすべて８ビット単位のデータとして読出
すまで、連続的に、データＤａ０、Ｄａ１、…が期待値
データとして与えられる。
【０１５６】フリップフロップ１ｂからは、２クロック
サイクル遅れて、データＤｆ＜７：０＞が出力される。
フリップフロップ１ａ−１ｄおよび２ａ−２ｄは、前述
のように、テストクロック信号ＴＣＬＫの立下がりに同
期して与えられた信号を取込み、立上がりエッジに同期
して取込んだ信号を出力する。
サイクル遅れて、データＤｆ＜７：０＞が出力される。
フリップフロップ１ａ−１ｄおよび２ａ−２ｄは、前述
のように、テストクロック信号ＴＣＬＫの立下がりに同
期して与えられた信号を取込み、立上がりエッジに同期
して取込んだ信号を出力する。
【０１５７】このＤＲＡＭマクロからの読出データは、
読出動作指示信号がＴＩＣ制御回路５６２へ与えられて
から、３クロックサイクル経過後の、時刻Ｔ１４から始
まるクロックサイクルにおいてテストインターフェイス
回路へ転送され、時刻Ｔ１５から始まるクロックサイク
ルの前に、このテストインターフェイス回路のデータパ
スにおいて、ＤＲＡＭマクロから読出されたデータが、
８ビットデータに変更される。
読出動作指示信号がＴＩＣ制御回路５６２へ与えられて
から、３クロックサイクル経過後の、時刻Ｔ１４から始
まるクロックサイクルにおいてテストインターフェイス
回路へ転送され、時刻Ｔ１５から始まるクロックサイク
ルの前に、このテストインターフェイス回路のデータパ
スにおいて、ＤＲＡＭマクロから読出されたデータが、
８ビットデータに変更される。
【０１５８】時刻Ｔ１５において、期待値データＤａ
と、データパスから読出されたデータＱ０との比較結果
を示すデータＭ０が出力される。これらのデータＱ０お
よびＭ０の一方が選択回路６により選択されて、次い
で、フリップフロップ７により取込まれ、テストクロッ
ク信号ＴＣＬＫの立上がりエッジに同期して時刻Ｔ１５
から順次出力される。図２においては、選択回路６によ
りテストデータＴＱｆが選択された場合の出力データを
１例として示す。
と、データパスから読出されたデータＱ０との比較結果
を示すデータＭ０が出力される。これらのデータＱ０お
よびＭ０の一方が選択回路６により選択されて、次い
で、フリップフロップ７により取込まれ、テストクロッ
ク信号ＴＣＬＫの立上がりエッジに同期して時刻Ｔ１５
から順次出力される。図２においては、選択回路６によ
りテストデータＴＱｆが選択された場合の出力データを
１例として示す。
【０１５９】時刻Ｔ１１において、アドレスＡＤ＜９：
６＞が順次、アドレスＳ０からＳ７にまで、各クロック
サイクルごとに更新される。これにより、データパスに
おいて、図１８に示す選択信号ＱＳＥＬ＜１５：０＞に
従ってバッファ回路６１０が順次活性化されて８ビット
データ順次選択されて出力される。このとき、比較器回
路６１２からのマルチビットテスト結果指示信号も同時
に出力され、ＴＩＣ制御回路内においてさらに１ビット
の信号ＴＱｍｂｔに縮退される。しかしながら、本実施
の形態においては、メモリセルの各ビットの良／不良を
示す信号が単位処理回路ＵＰＫ０−ＵＰＫ７におて生成
されて出力されるため、このマルチビットテスト結果を
示す信号は使用されない。
６＞が順次、アドレスＳ０からＳ７にまで、各クロック
サイクルごとに更新される。これにより、データパスに
おいて、図１８に示す選択信号ＱＳＥＬ＜１５：０＞に
従ってバッファ回路６１０が順次活性化されて８ビット
データ順次選択されて出力される。このとき、比較器回
路６１２からのマルチビットテスト結果指示信号も同時
に出力され、ＴＩＣ制御回路内においてさらに１ビット
の信号ＴＱｍｂｔに縮退される。しかしながら、本実施
の形態においては、メモリセルの各ビットの良／不良を
示す信号が単位処理回路ＵＰＫ０−ＵＰＫ７におて生成
されて出力されるため、このマルチビットテスト結果を
示す信号は使用されない。
【０１６０】時刻Ｔ１９から始まるクロックサイクルに
おいて、スペア空間アドレシング用アドレス信号ＡＤｓ
ｐをＨレベルに立上げる。このスペアコラム空間アドレ
シング用アドレス信号ＡＤｓｐをＨレベルに立上げると
きには、スペアコラムが選択される。この時刻Ｔ１９か
ら始まるクロックサイクルにおいて与えられるＨレベル
のアドレス信号ＡＤｓｐは、４クロックサイクル遅延さ
れるため、時刻Ｔ２３から始まるクロックサイクルにお
いてクロック信号ＴＣＬＫの立上がりエッジに同期して
２クロックサイクル期間Ｈレベルとなる。このときに
は、スペアメモリセルデータＳＱ＜０＞がデータビット
ＴＱｆ＜７＞として与えられており、ＥＸＮＯＲ回路５
により、期待値ＣＭＰＤ＜７＞と比較される。
おいて、スペア空間アドレシング用アドレス信号ＡＤｓ
ｐをＨレベルに立上げる。このスペアコラム空間アドレ
シング用アドレス信号ＡＤｓｐをＨレベルに立上げると
きには、スペアコラムが選択される。この時刻Ｔ１９か
ら始まるクロックサイクルにおいて与えられるＨレベル
のアドレス信号ＡＤｓｐは、４クロックサイクル遅延さ
れるため、時刻Ｔ２３から始まるクロックサイクルにお
いてクロック信号ＴＣＬＫの立上がりエッジに同期して
２クロックサイクル期間Ｈレベルとなる。このときに
は、スペアメモリセルデータＳＱ＜０＞がデータビット
ＴＱｆ＜７＞として与えられており、ＥＸＮＯＲ回路５
により、期待値ＣＭＰＤ＜７＞と比較される。
【０１６１】一方、図１に示す単位処理回路ＵＰＫ０−
ＵＰＫ６は、このフリップフロップ２ｄからの信号がＨ
レベルとなるため、電源電圧ＶＣＣを選択する。この電
源電圧ＶＣＣは、論理レベルとしては、Ｈレベルに対応
し、一致状態を示す。
ＵＰＫ６は、このフリップフロップ２ｄからの信号がＨ
レベルとなるため、電源電圧ＶＣＣを選択する。この電
源電圧ＶＣＣは、論理レベルとしては、Ｈレベルに対応
し、一致状態を示す。
【０１６２】したがって、この時刻Ｔ２２から始まるク
ロックサイクルにおいては、スペアメモリセルデータを
含む８ビットデータＳＱ０は、スペアメモリセルデータ
に対する一致／不一致の状態と、残りの７ビットのつい
ては、一致状態を示すデータがデータＱｃｍｐｆ＜７：
０＞として選択されて、データＳＭ０が生成される。
ロックサイクルにおいては、スペアメモリセルデータを
含む８ビットデータＳＱ０は、スペアメモリセルデータ
に対する一致／不一致の状態と、残りの７ビットのつい
ては、一致状態を示すデータがデータＱｃｍｐｆ＜７：
０＞として選択されて、データＳＭ０が生成される。
【０１６３】次のクロックサイクルにおいても、再び、
このアドレス信号ＡＤｓｐをＨレベルとし、アドレスＡ
Ｄ＜９：６＞を１更新する。これにより、列のＤＲＡＭ
アレイデータパスから読出されたデータに対する選択動
作が順次実行される。
このアドレス信号ＡＤｓｐをＨレベルとし、アドレスＡ
Ｄ＜９：６＞を１更新する。これにより、列のＤＲＡＭ
アレイデータパスから読出されたデータに対する選択動
作が順次実行される。
【０１６４】アドレス信号ＡＤｓｐがＬレベルのときに
は、図１において単位処理回路ＵＰＫ０−ＵＰＫ６はす
べて、対応のＥＸＮＯＲ回路３の出力信号を選択してい
る。したがって、このノーマルコラム空間のメモリセル
データについては、データＱｃｍｐｆ＜７：０＞は、各
ビットについてメモリセルの良／不良を示すデータとな
る。
は、図１において単位処理回路ＵＰＫ０−ＵＰＫ６はす
べて、対応のＥＸＮＯＲ回路３の出力信号を選択してい
る。したがって、このノーマルコラム空間のメモリセル
データについては、データＱｃｍｐｆ＜７：０＞は、各
ビットについてメモリセルの良／不良を示すデータとな
る。
【０１６５】単に、アドレス信号ＡＤｓｐを、スペアメ
モリセルに合わせ更新するだけで、実際のメモリセルに
ついて、正確に、良／不良を判定した結果を示すデータ
をクロック信号に同期して転送することができる。した
がって、出力データＴＱ＜７：０＞として、データＴＱ
０、…が順次転送される場合、データＴＱ８およびＴＱ
９は、スペアメモリセルに対するデータであっても、外
部のテスタにおいては比較を行う必要がないため、連続
的にフェイルビットメモリにこれらの転送データを書込
むことができる。
モリセルに合わせ更新するだけで、実際のメモリセルに
ついて、正確に、良／不良を判定した結果を示すデータ
をクロック信号に同期して転送することができる。した
がって、出力データＴＱ＜７：０＞として、データＴＱ
０、…が順次転送される場合、データＴＱ８およびＴＱ
９は、スペアメモリセルに対するデータであっても、外
部のテスタにおいては比較を行う必要がないため、連続
的にフェイルビットメモリにこれらの転送データを書込
むことができる。
【０１６６】これにより、アドレスに応じて、テスタに
おいて比較回路の接続経路を切換えるまたは比較回路と
テストピン端子の接続を切換える必要がなく、フェール
ビットメモリに、データＴＱ０、…を順次書込むことだ
けで良く、連続的にノーマルコラム空間およびスペアコ
ラム空間をアクセスして、試験を行なうことができる。
おいて比較回路の接続経路を切換えるまたは比較回路と
テストピン端子の接続を切換える必要がなく、フェール
ビットメモリに、データＴＱ０、…を順次書込むことだ
けで良く、連続的にノーマルコラム空間およびスペアコ
ラム空間をアクセスして、試験を行なうことができる。
【０１６７】不良アドレスプログラムのためのヒューズ
カットを行う前に行われる救済判定のためのメモリ試験
においては、メモリセルデータの各ビットごとに、良／
不良を示すデータが生成される。したがって、特にマル
チビットテスト結果を用いる必要がない。このマルチビ
ットテスト結果は、例えば、ヒューズプログラム後にお
いて正確にメモリセルが救済されたか等の判定を行なう
モードにおいて使用される。
カットを行う前に行われる救済判定のためのメモリ試験
においては、メモリセルデータの各ビットごとに、良／
不良を示すデータが生成される。したがって、特にマル
チビットテスト結果を用いる必要がない。このマルチビ
ットテスト結果は、例えば、ヒューズプログラム後にお
いて正確にメモリセルが救済されたか等の判定を行なう
モードにおいて使用される。
【０１６８】なお、この図１に示す構成においては、フ
リップフロップが４段設けられており、４クロックサイ
クルの遅延を与えている。しかしながら、この４クロッ
クサイクルの遅延は、単に、ＤＲＡＭマクロのコラムレ
イテンシに応じて定められているだけであり、この遅延
回路の段数は、ＤＲＡＭマクロから読出されるデータ
が、ＴＩＣデータパスにおいて到達するまでの時間を考
慮して適当な段数に定められればよい。
リップフロップが４段設けられており、４クロックサイ
クルの遅延を与えている。しかしながら、この４クロッ
クサイクルの遅延は、単に、ＤＲＡＭマクロのコラムレ
イテンシに応じて定められているだけであり、この遅延
回路の段数は、ＤＲＡＭマクロから読出されるデータ
が、ＴＩＣデータパスにおいて到達するまでの時間を考
慮して適当な段数に定められればよい。
【０１６９】また、図２に示すタイミングチャートにお
いて、スペアメモリセルが連続して選択されている。し
かしながら、このスペアメモリセルの選択は、図１８に
示すデータパスの構成において、まずスペア選択信号Ｓ
ＱＳＥＬ＜０＞が活性化され、次いで、選択信号ＱＳＥ
Ｌ＜０＞−ＱＳＥＬ＜７＞が順次選択され、続いてまた
再び、選択信号ＳＱＳＥＬ＜１＞が選択された後に、再
び選択信号ＱＳＥＬ＜８＞−ＱＳＥＬ＜１５＞が順次選
択されるシーケンスが用いられてもよい。
いて、スペアメモリセルが連続して選択されている。し
かしながら、このスペアメモリセルの選択は、図１８に
示すデータパスの構成において、まずスペア選択信号Ｓ
ＱＳＥＬ＜０＞が活性化され、次いで、選択信号ＱＳＥ
Ｌ＜０＞−ＱＳＥＬ＜７＞が順次選択され、続いてまた
再び、選択信号ＳＱＳＥＬ＜１＞が選択された後に、再
び選択信号ＱＳＥＬ＜８＞−ＱＳＥＬ＜１５＞が順次選
択されるシーケンスが用いられてもよい。
【０１７０】このメモリセルの選択順序は、フェールビ
ットメモリのアドレスマッピングに応じて適当に定めら
れればよい。
ットメモリのアドレスマッピングに応じて適当に定めら
れればよい。
【０１７１】また、期待値データＣＭＰＤ＜７：０＞
と、ＴＩＣデータパスからのデータＴＱｆ＜７：０＞が
確定状態になるタイミングは異なっていてもよい。テス
トクロック信号ＴＣＬＫに従ってフリップフロップ７
が、この単位処理回路ＵＰＫ０−ＵＰＫ７の出力信号を
取込むときに、これらの単位処理回路の出力信号が確定
状態にあればよい。
と、ＴＩＣデータパスからのデータＴＱｆ＜７：０＞が
確定状態になるタイミングは異なっていてもよい。テス
トクロック信号ＴＣＬＫに従ってフリップフロップ７
が、この単位処理回路ＵＰＫ０−ＵＰＫ７の出力信号を
取込むときに、これらの単位処理回路の出力信号が確定
状態にあればよい。
【０１７２】フリップフロップ７は、テストクロック信
号ＴＣＬＫがＬレベルのときに、与えられた信号を取込
み、テストクロック信号ＴＣＬＫがＨレベルとなると、
取込んだ信号／データを出力する。
号ＴＣＬＫがＬレベルのときに、与えられた信号を取込
み、テストクロック信号ＴＣＬＫがＨレベルとなると、
取込んだ信号／データを出力する。
【０１７３】また、選択回路４としてフリップフロップ
２ｄの出力信号と対応のＥＸＯＲ回路３の出力信号を受
けるＯＲ回路が用いられても良い。
２ｄの出力信号と対応のＥＸＯＲ回路３の出力信号を受
けるＯＲ回路が用いられても良い。
【０１７４】以上のように、この発明の実施の形態１に
従えば、テストインターフェイス回路内において、８ビ
ットテストデータの各ビットと期待値データの対応のビ
ットの一致／不一致判定を行ない、該判定結果をデータ
出力ノードを介して外部のテスタに出力するように構成
している。したがって、テスタにおいて、各ビットごと
の比較を行なう必要がなく、ノーマルコラム空間とスペ
アコラム空間の区別を付ける必要がなく、比較回路を利
用することなく、このテストインターフェイス回路から
転送されたデータを、フェールビットメモリに書込むこ
とにより、連続的にノーマルコラム空間およびスペアコ
ラム空間を試験することができる。
従えば、テストインターフェイス回路内において、８ビ
ットテストデータの各ビットと期待値データの対応のビ
ットの一致／不一致判定を行ない、該判定結果をデータ
出力ノードを介して外部のテスタに出力するように構成
している。したがって、テスタにおいて、各ビットごと
の比較を行なう必要がなく、ノーマルコラム空間とスペ
アコラム空間の区別を付ける必要がなく、比較回路を利
用することなく、このテストインターフェイス回路から
転送されたデータを、フェールビットメモリに書込むこ
とにより、連続的にノーマルコラム空間およびスペアコ
ラム空間を試験することができる。
【０１７５】また、スペアコラム空間においては、スペ
アメモリセル以外のビットに対しては一致状態を示す信
号を選択して、スペアメモリセルデータの一致／不一致
を示すデータとともに８ビットデータを構成して転送し
ており、正確に、スペアメモリセルデータについて、良
／不良判定を行なうことができる。
アメモリセル以外のビットに対しては一致状態を示す信
号を選択して、スペアメモリセルデータの一致／不一致
を示すデータとともに８ビットデータを構成して転送し
ており、正確に、スペアメモリセルデータについて、良
／不良判定を行なうことができる。
【０１７６】なお、フェールビットメモリのマッピング
は、先の図２２に示すフェールビットメモリのマッピン
グに限定されない。各データ端子ごとに、コラムアドレ
スＣＡ＜３：０＞に従って、メモリセルのパス／フェー
ルを示すビットが格納されてもよい。
は、先の図２２に示すフェールビットメモリのマッピン
グに限定されない。各データ端子ごとに、コラムアドレ
スＣＡ＜３：０＞に従って、メモリセルのパス／フェー
ルを示すビットが格納されてもよい。
【０１７７】［実施の形態２］図３は、この発明の実施
の形態２に従うＴＩＣ制御回路５６２の要部の構成を概
略的に示す図である。この図３に示すＴＩＣ制御回路５
６２においては、単位処理回路ＵＰＫ０−ＵＰＫ７の８
ビットの出力信号Ｑｃｍｐｆ＜７：０＞がフリップフロ
ップ７へ与えられる。図１に示す選択回路６は用いられ
ない。この図３に示す他の構成は、図１に示す構成と同
じであり、対応する部分には同一参照番号を付し、その
詳細説明は省略する。
の形態２に従うＴＩＣ制御回路５６２の要部の構成を概
略的に示す図である。この図３に示すＴＩＣ制御回路５
６２においては、単位処理回路ＵＰＫ０−ＵＰＫ７の８
ビットの出力信号Ｑｃｍｐｆ＜７：０＞がフリップフロ
ップ７へ与えられる。図１に示す選択回路６は用いられ
ない。この図３に示す他の構成は、図１に示す構成と同
じであり、対応する部分には同一参照番号を付し、その
詳細説明は省略する。
【０１７８】選択回路６を省略することにより、ＴＩＣ
制御回路５６２のレイアウト面積を低減することができ
る。
制御回路５６２のレイアウト面積を低減することができ
る。
【０１７９】この図３に示す構成において、常に、８ビ
ットデータＴＱｆ＜７：０＞の各ビットの良／不良を示
すデータを、フリップフロップ７を介してデータＴＱ＜
７：０＞としてテスタへ転送することができる。不良セ
ル救済のためのレーザトリミング工程後においては、ス
ペアデータ線のデータは直接ＤＲＡＭコアからは出力さ
れない。内部で、スペアデータ線が、不良メモリセルに
対応して配置されたデータ線と置換されて、スペアメモ
リセルのデータが転送される。したがって、スペアコラ
ム空間アドレシング用アドレス信号ＡＤｓｐは常時Ｌレ
ベルに設定され、単位処理回路ＵＰＫ０−ＵＰＫ６の選
択回路４は、それぞれ対応のＥＸＮＯＲ回路３の出力信
号を選択する。
ットデータＴＱｆ＜７：０＞の各ビットの良／不良を示
すデータを、フリップフロップ７を介してデータＴＱ＜
７：０＞としてテスタへ転送することができる。不良セ
ル救済のためのレーザトリミング工程後においては、ス
ペアデータ線のデータは直接ＤＲＡＭコアからは出力さ
れない。内部で、スペアデータ線が、不良メモリセルに
対応して配置されたデータ線と置換されて、スペアメモ
リセルのデータが転送される。したがって、スペアコラ
ム空間アドレシング用アドレス信号ＡＤｓｐは常時Ｌレ
ベルに設定され、単位処理回路ＵＰＫ０−ＵＰＫ６の選
択回路４は、それぞれ対応のＥＸＮＯＲ回路３の出力信
号を選択する。
【０１８０】したがって、この場合、データ読出時に期
待値データＣＭＰＤ＜７：０＞として、Ｈレベルデータ
を出力することにより、ＥＸＮＯＲ回路３および５は、
バッファ回路として動作するため、このＤＲＡＭコアか
ら読み出されたデータＴＱｆ＜７：０＞と同一論理レベ
ルの８ビットデータＱｃｍｐｆ＜７：０＞が出力され
る。したがって、各メモリセルのデータを用いて試験す
る場合においても、何ら問題は生じない。
待値データＣＭＰＤ＜７：０＞として、Ｈレベルデータ
を出力することにより、ＥＸＮＯＲ回路３および５は、
バッファ回路として動作するため、このＤＲＡＭコアか
ら読み出されたデータＴＱｆ＜７：０＞と同一論理レベ
ルの８ビットデータＱｃｍｐｆ＜７：０＞が出力され
る。したがって、各メモリセルのデータを用いて試験す
る場合においても、何ら問題は生じない。
【０１８１】また、この場合においても、期待値データ
ＣＭＰＤ＜７：０＞を書込データパターンに応じて設定
することにより、ヒューズプログラム後においても、各
ビットの良／不良を判定することができ、正確に、不良
救済が行なわれたかを識別することができる。この場
合、ＴＩＣデータパスからのマルチビットテスト結果指
示信号が直接用いられてもよい。
ＣＭＰＤ＜７：０＞を書込データパターンに応じて設定
することにより、ヒューズプログラム後においても、各
ビットの良／不良を判定することができ、正確に、不良
救済が行なわれたかを識別することができる。この場
合、ＴＩＣデータパスからのマルチビットテスト結果指
示信号が直接用いられてもよい。
【０１８２】以上のように、この発明の実施の形態２に
従えば、ＴＩＣデータパスにおいて生成された８ビット
データをビット単位で処理する単位処理回路の出力信号
をフリップフロップを介してテスタへ転送するように構
成している。したがって、この８ビットデータＴＱｆ＜
７：０＞と単位処理回路の出力信号Ｑｃｍｐｆ＜７：０
＞を選択するための選択回路が不要となり、ＴＩＣ制御
回路のレイアウト面積を低減することができる。
従えば、ＴＩＣデータパスにおいて生成された８ビット
データをビット単位で処理する単位処理回路の出力信号
をフリップフロップを介してテスタへ転送するように構
成している。したがって、この８ビットデータＴＱｆ＜
７：０＞と単位処理回路の出力信号Ｑｃｍｐｆ＜７：０
＞を選択するための選択回路が不要となり、ＴＩＣ制御
回路のレイアウト面積を低減することができる。
【０１８３】［実施の形態３］図４は、この発明の実施
の形態３に従うＴＩＣ制御回路５６２の要部の構成を概
略的に示す図である。この図４に示すＴＩＣ制御回路５
６２の構成においては、フリップフロップ１ｂから、書
込データＤｆ＜７：０＞が出力され、さらに、このフリ
ップフロップ１ｂから、期待値データＣＭＰＤ＜７：０
＞が生成される。この図４に示すＴＩＣ制御回路の他の
構成は、図１に示すＴＩＣ制御回路の構成と同じであ
り、同一部分には参照番号を付し、その詳細説明は省略
する。
の形態３に従うＴＩＣ制御回路５６２の要部の構成を概
略的に示す図である。この図４に示すＴＩＣ制御回路５
６２の構成においては、フリップフロップ１ｂから、書
込データＤｆ＜７：０＞が出力され、さらに、このフリ
ップフロップ１ｂから、期待値データＣＭＰＤ＜７：０
＞が生成される。この図４に示すＴＩＣ制御回路の他の
構成は、図１に示すＴＩＣ制御回路の構成と同じであ
り、同一部分には参照番号を付し、その詳細説明は省略
する。
【０１８４】この図４に示すＴＩＣ制御回路において
は、２段のフリップフロップ１ａおよび１ｂにより期待
値データＣＭＰＤ＜７：０＞が生成されて単位処理回路
ＵＰＫ０−ＵＰＫ７へ与えられる。したがって、２段の
フリップフロップ１ｃおよび１ｄを省略することがで
き、このＴＩＣ制御回路のレイアウト面積を低減するこ
とができる。
は、２段のフリップフロップ１ａおよび１ｂにより期待
値データＣＭＰＤ＜７：０＞が生成されて単位処理回路
ＵＰＫ０−ＵＰＫ７へ与えられる。したがって、２段の
フリップフロップ１ｃおよび１ｄを省略することがで
き、このＴＩＣ制御回路のレイアウト面積を低減するこ
とができる。
【０１８５】ただし、この図４に示すＴＩＣ制御回路５
６２の構成においては、データ読出指示を与えてから４
クロックサイクル経過後にＤＲＡＭマクロからテストイ
ンターフェイス回路へ読出データが生成されるため、こ
の期待値データＣＭＰＤ＜７：０＞を生成するために
は、リード動作指示信号を与えてから２クロック経過後
に、期待値データＴＤ＜７：０＞を与える。すなわち、
図２に示すタイミング図において、時刻Ｔ１１のテスト
クロック信号ＴＣＬＫの立上りエッジでデータ読出指示
信号ＲＥが取込まれる場合、時刻Ｔ１２から始まるクロ
ックサイクルにおいて、期待値データを与える。
６２の構成においては、データ読出指示を与えてから４
クロックサイクル経過後にＤＲＡＭマクロからテストイ
ンターフェイス回路へ読出データが生成されるため、こ
の期待値データＣＭＰＤ＜７：０＞を生成するために
は、リード動作指示信号を与えてから２クロック経過後
に、期待値データＴＤ＜７：０＞を与える。すなわち、
図２に示すタイミング図において、時刻Ｔ１１のテスト
クロック信号ＴＣＬＫの立上りエッジでデータ読出指示
信号ＲＥが取込まれる場合、時刻Ｔ１２から始まるクロ
ックサイクルにおいて、期待値データを与える。
【０１８６】［変更例］図５は、この発明の実施の形態
３の変更例に従うＴＩＣ制御回路５６２の構成を概略的
に示す図である。この図５に示すＴＩＣ制御回路５６２
においては、単位処理回路ＵＰＫ０−ＵＰＫ７の出力デ
ータＱｃｍｐｆ＜７：０＞が、直接フリップフロップ７
へ与えられる。すなわち、この図５に示すＴＩＣ制御回
路５６２の構成は、図４に示すＴＩＣ制御回路５６２に
おいて選択回路６を省略した構成と等価である。したが
って、この場合、選択回路６および２段のフリップフロ
ップ１ｃおよび１ｄを省略することができ、ＴＩＣ制御
回路のレイアウト面積をさらに低減することができる。
３の変更例に従うＴＩＣ制御回路５６２の構成を概略的
に示す図である。この図５に示すＴＩＣ制御回路５６２
においては、単位処理回路ＵＰＫ０−ＵＰＫ７の出力デ
ータＱｃｍｐｆ＜７：０＞が、直接フリップフロップ７
へ与えられる。すなわち、この図５に示すＴＩＣ制御回
路５６２の構成は、図４に示すＴＩＣ制御回路５６２に
おいて選択回路６を省略した構成と等価である。したが
って、この場合、選択回路６および２段のフリップフロ
ップ１ｃおよび１ｄを省略することができ、ＴＩＣ制御
回路のレイアウト面積をさらに低減することができる。
【０１８７】以上のように、この発明の実施の形態３に
従えば、テスト書込データを生成するフリップフロップ
を用いてテストデータの比較基準となる期待値データを
生成しており、回路レイアウト面積を低減することがで
きる。
従えば、テスト書込データを生成するフリップフロップ
を用いてテストデータの比較基準となる期待値データを
生成しており、回路レイアウト面積を低減することがで
きる。
【０１８８】［実施の形態４］図６は、この発明の実施
の形態４に従うテストインターフェイス回路（ＴＩＣ）
内に配置されるＴＩＣデータパスの構成を概略的に示す
図である。図６において、ＴＩＣデータパス５６０ｗ
は、スペアデータビットＳＱ＜０＞に対して設けられる
単位処理回路ＳＵＰＷ０と、８ビットデータＱ＜７：０
＞−Ｑ＜６３：５６＞それぞれに対して設けられる単位
処理回路ＵＰＷ０−ＵＰＷ７を含む。
の形態４に従うテストインターフェイス回路（ＴＩＣ）
内に配置されるＴＩＣデータパスの構成を概略的に示す
図である。図６において、ＴＩＣデータパス５６０ｗ
は、スペアデータビットＳＱ＜０＞に対して設けられる
単位処理回路ＳＵＰＷ０と、８ビットデータＱ＜７：０
＞−Ｑ＜６３：５６＞それぞれに対して設けられる単位
処理回路ＵＰＷ０−ＵＰＷ７を含む。
【０１８９】単位処理回路ＳＵＰＷ０は、スペアデータ
ビットＳＱ＜０＞と期待値データビットＣＭＰＤ＜７＞
とを比較する比較器１４ｗと、テストモード指示信号Ｔ
ＭＱＣＭＰに従って比較器１４ｗの出力信号とスペアデ
ータビットＳＱ＜０＞の一方を選択する選択器１６ｗ
と、選択信号ＳＱＳＥＬ＜０＞に従って、選択器１６ｗ
の出力信号をバッファ処理して転送するトライステート
バッファ６００ｗを含む。この単位処理回路ＳＵＰＷ０
においては、選択信号ＳＱＳＥＬ＜０＞が活性状態とさ
れたときには、図２１に示す構成と同様、残りの７ビッ
トのデータを固定値（Ｈレベル）に設定して、８ビット
データＴＱｆ＜７：０＞を生成する。この固定値を生成
する回路は、図面を簡略化するため示していない。
ビットＳＱ＜０＞と期待値データビットＣＭＰＤ＜７＞
とを比較する比較器１４ｗと、テストモード指示信号Ｔ
ＭＱＣＭＰに従って比較器１４ｗの出力信号とスペアデ
ータビットＳＱ＜０＞の一方を選択する選択器１６ｗ
と、選択信号ＳＱＳＥＬ＜０＞に従って、選択器１６ｗ
の出力信号をバッファ処理して転送するトライステート
バッファ６００ｗを含む。この単位処理回路ＳＵＰＷ０
においては、選択信号ＳＱＳＥＬ＜０＞が活性状態とさ
れたときには、図２１に示す構成と同様、残りの７ビッ
トのデータを固定値（Ｈレベル）に設定して、８ビット
データＴＱｆ＜７：０＞を生成する。この固定値を生成
する回路は、図面を簡略化するため示していない。
【０１９０】単位処理回路ＵＰＷ０−ＵＰＷ７は同一構
成を有するため、これらの単位処理回路ＵＰＷ０−ＵＰ
Ｗ７の構成要素については同一参照番号を付す。単位処
理回路ＵＰＷ０−ＵＰＷ７のそれぞれは、期待値データ
ＳＭＰＤ＜７：０＞と対応の８ビットデータＱ＜８・ｎ
＋７：８・ｎ＞とを比較する比較回路１０と、テストモ
ード指示信号ＴＭＱＣＭＰに従って、比較回路１０の出
力データと対応の８ビットデータＱ＜８・ｎ＋７：８・
ｎ＞の一方を選択する選択回路１２と、選択信号ＱＳＥ
Ｌ＜ｎ＞に従って、選択回路１２の出力信号をバッファ
処理して８ビットデータＰＱｆ＜７：０＞を生成するト
ライステートバッファ回路６１０を含む。
成を有するため、これらの単位処理回路ＵＰＷ０−ＵＰ
Ｗ７の構成要素については同一参照番号を付す。単位処
理回路ＵＰＷ０−ＵＰＷ７のそれぞれは、期待値データ
ＳＭＰＤ＜７：０＞と対応の８ビットデータＱ＜８・ｎ
＋７：８・ｎ＞とを比較する比較回路１０と、テストモ
ード指示信号ＴＭＱＣＭＰに従って、比較回路１０の出
力データと対応の８ビットデータＱ＜８・ｎ＋７：８・
ｎ＞の一方を選択する選択回路１２と、選択信号ＱＳＥ
Ｌ＜ｎ＞に従って、選択回路１２の出力信号をバッファ
処理して８ビットデータＰＱｆ＜７：０＞を生成するト
ライステートバッファ回路６１０を含む。
【０１９１】比較回路１０は、また、この期待値データ
ＣＭＰＤ＜７：０＞と対応のデータ＜８・ｎ＋１：８・
ｎ＞の各ビットごとの比較結果を、１ビットデータに縮
退する縮退回路を備える。この比較回路１０からの１ビ
ット縮退データは、マルチビットテスト結果指示信号Ｑ
ｍｂｔｆ＜ｎ＞として、出力される。
ＣＭＰＤ＜７：０＞と対応のデータ＜８・ｎ＋１：８・
ｎ＞の各ビットごとの比較結果を、１ビットデータに縮
退する縮退回路を備える。この比較回路１０からの１ビ
ット縮退データは、マルチビットテスト結果指示信号Ｑ
ｍｂｔｆ＜ｎ＞として、出力される。
【０１９２】ＴＩＣデータパス５６０ｅも同様、スペア
データビットＳＱ＜１＞に対して設けられる単位処理回
路ＳＵＰＥ０と、８ビットデータＱ＜６４：７１＞ない
しＱ＜１２０：１２７＞それぞれに対して設けられる単
位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処
理回路ＵＰＥ０−ＵＰＥ７は、単位処理回路ＵＰＷ０−
ＵＰＷ７と同一構成を有するため、図６においては、こ
れらの単位処理回路ＵＰＥ０−ＵＰＷ７はブロックで示
す。
データビットＳＱ＜１＞に対して設けられる単位処理回
路ＳＵＰＥ０と、８ビットデータＱ＜６４：７１＞ない
しＱ＜１２０：１２７＞それぞれに対して設けられる単
位処理回路ＵＰＥ０−ＵＰＥ７を含む。これらの単位処
理回路ＵＰＥ０−ＵＰＥ７は、単位処理回路ＵＰＷ０−
ＵＰＷ７と同一構成を有するため、図６においては、こ
れらの単位処理回路ＵＰＥ０−ＵＰＷ７はブロックで示
す。
【０１９３】単位処理回路ＳＵＰＥ０は、スペアデータ
ビットＳＱ＜１＞と期待値データビットＣＭＰＤ＜７＞
を比較する比較器１４ｅと、テストモード指示信号ＴＭ
ＱＣＭＰに従ってスペアデータビットＳＱ＜１＞と比較
器１４ｅの出力信号を選択する選択器１６ｅと、選択信
号ＳＱＳＥＬ＜１＞に従って選択器１６ｅの出力信号を
バッファ処理して出力するトライステートバッファ６０
０ｅを含む。
ビットＳＱ＜１＞と期待値データビットＣＭＰＤ＜７＞
を比較する比較器１４ｅと、テストモード指示信号ＴＭ
ＱＣＭＰに従ってスペアデータビットＳＱ＜１＞と比較
器１４ｅの出力信号を選択する選択器１６ｅと、選択信
号ＳＱＳＥＬ＜１＞に従って選択器１６ｅの出力信号を
バッファ処理して出力するトライステートバッファ６０
０ｅを含む。
【０１９４】この単位処理回路ＳＵＰＥ０においても、
選択信号ＳＱＳＥＬ＜１＞が選択状態のときに、Ｈレベ
ルの固定値の７ビットデータを生成し、合計８ビットの
テスト読出データＰＱｆ＜７：０＞を生成する回路が配
置される。これらは、図２１に示す回路構成と同様であ
る。
選択信号ＳＱＳＥＬ＜１＞が選択状態のときに、Ｈレベ
ルの固定値の７ビットデータを生成し、合計８ビットの
テスト読出データＰＱｆ＜７：０＞を生成する回路が配
置される。これらは、図２１に示す回路構成と同様であ
る。
【０１９５】ＴＩＣ制御回路５６２は、ＴＩＣデータパ
ス５６０ｗおよび５６０ｅから転送される８ビットデー
タＴＱｆ＜７：０＞をテストクロック信号ＴＣＬＫに同
期して転送して出力データＴＱ＜７：０＞を生成する。
また、ＴＩＣ制御回路５６２は、マルチビットテスト結
果指示信号Ｑｍｂｔｆ＜１５：０＞を１ビット縮退信号
ＴＱｍｂｔに縮退して、テストクロック信号ＴＣＬＫに
従って転送する。この１ビット縮退動作においては、マ
ルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：０＞
のＡＮＤをとって縮退を行う。このＴＩＣ制御回路５６
２の構成は従来のＴＩＣ制御回路の構成と同じである。
ス５６０ｗおよび５６０ｅから転送される８ビットデー
タＴＱｆ＜７：０＞をテストクロック信号ＴＣＬＫに同
期して転送して出力データＴＱ＜７：０＞を生成する。
また、ＴＩＣ制御回路５６２は、マルチビットテスト結
果指示信号Ｑｍｂｔｆ＜１５：０＞を１ビット縮退信号
ＴＱｍｂｔに縮退して、テストクロック信号ＴＣＬＫに
従って転送する。この１ビット縮退動作においては、マ
ルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：０＞
のＡＮＤをとって縮退を行う。このＴＩＣ制御回路５６
２の構成は従来のＴＩＣ制御回路の構成と同じである。
【０１９６】この図６に示すテストインターフェイス回
路の構成においては、ＴＩＣデータパスにおいて、各単
位処理回路ＵＰＷ０−ＵＰＷ７およびＵＰＥ０−ＵＰＥ
７において、８ビットデータ単位で、各ビットの比較が
行なわれ、８ビットリードデータおよび比較結果データ
の一方が、テストモード指示信号ＴＭＱＣＭＰに従って
選択される。
路の構成においては、ＴＩＣデータパスにおいて、各単
位処理回路ＵＰＷ０−ＵＰＷ７およびＵＰＥ０−ＵＰＥ
７において、８ビットデータ単位で、各ビットの比較が
行なわれ、８ビットリードデータおよび比較結果データ
の一方が、テストモード指示信号ＴＭＱＣＭＰに従って
選択される。
【０１９７】この図６に示すＴＩＣデータパス５６０ｗ
および５６０ｅにおいては、マルチビットテスト用比較
回路１０が、８ビットデータの各ビット比較用の回路と
しても利用される。すなわち、比較回路１０の８ビット
の出力信号は、メモリセルデータの各ビットと期待値デ
ータの各ビットの比較結果を示すデータであり、これら
の比較回路１０および比較器１４ｗおよび１４ｅが、メ
モリセルの良／不良判定を行なっている。したがって、
ＴＩＣ制御回路５６２内において、この８ビットデータ
の各ビットを期待値データビットと比較するための比較
回路を配置する必要がなく、ＴＩＣ制御回路５６２のレ
イアウト面積を低減することができる。
および５６０ｅにおいては、マルチビットテスト用比較
回路１０が、８ビットデータの各ビット比較用の回路と
しても利用される。すなわち、比較回路１０の８ビット
の出力信号は、メモリセルデータの各ビットと期待値デ
ータの各ビットの比較結果を示すデータであり、これら
の比較回路１０および比較器１４ｗおよび１４ｅが、メ
モリセルの良／不良判定を行なっている。したがって、
ＴＩＣ制御回路５６２内において、この８ビットデータ
の各ビットを期待値データビットと比較するための比較
回路を配置する必要がなく、ＴＩＣ制御回路５６２のレ
イアウト面積を低減することができる。
【０１９８】通常、データパス５６０ｅおよび５６０ｗ
においては、制御信号およびデータ入出力信号により、
配線の数が非常に多い。したがって、これらのデータパ
ス５６０ｅおよび５６０ｗにおいては、レイアウト面積
は、配線により決定されており、トランジスタを配置す
るスペースは十分に存在する。例えば、８ビットの信号
線に対し、８ビットの比較回路と８ビットのトライステ
ートバッファ回路が配置されており、また１６ビットの
選択信号ＱＳＥＬ＜１５：０＞および２ビットの選択信
号ＳＱＳＥＬ＜１：０＞を伝達する信号線と１６ビット
のマルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：
０＞を転送する配線が配置されている。したがって、こ
れらの単位処理回路ＵＰＷ０−ＵＰＷ７およびＵＰＥ０
−ＵＰＥ７において、比較回路１０とトライステートバ
ッファ６１０の間に、テスト動作モード指示信号ＴＭＱ
ＣＭＰに従って動作する選択回路１２を配置しても、レ
イアウト面積の増分は生じない。
においては、制御信号およびデータ入出力信号により、
配線の数が非常に多い。したがって、これらのデータパ
ス５６０ｅおよび５６０ｗにおいては、レイアウト面積
は、配線により決定されており、トランジスタを配置す
るスペースは十分に存在する。例えば、８ビットの信号
線に対し、８ビットの比較回路と８ビットのトライステ
ートバッファ回路が配置されており、また１６ビットの
選択信号ＱＳＥＬ＜１５：０＞および２ビットの選択信
号ＳＱＳＥＬ＜１：０＞を伝達する信号線と１６ビット
のマルチビットテスト結果指示信号Ｑｍｂｔｆ＜１５：
０＞を転送する配線が配置されている。したがって、こ
れらの単位処理回路ＵＰＷ０−ＵＰＷ７およびＵＰＥ０
−ＵＰＥ７において、比較回路１０とトライステートバ
ッファ６１０の間に、テスト動作モード指示信号ＴＭＱ
ＣＭＰに従って動作する選択回路１２を配置しても、レ
イアウト面積の増分は生じない。
【０１９９】また、スペアデータＳＱ＜１：０＞を処理
する処理回路ＳＵＰＷ０およびＳＵＰＥ０においては、
比較器１４ｗおよび１４ｅを新たに配置する必要があ
る。しかしながら、これらの比較器１４ｗおよび１４ｅ
は、例えばＥＸＮＯＲ回路で構成され、配線下の空き領
域に配置することができ、何ら単位処理回路ＳＵＰＷ０
およびＳＵＰＥ０のレイアウト面積を増加させることは
ない。
する処理回路ＳＵＰＷ０およびＳＵＰＥ０においては、
比較器１４ｗおよび１４ｅを新たに配置する必要があ
る。しかしながら、これらの比較器１４ｗおよび１４ｅ
は、例えばＥＸＮＯＲ回路で構成され、配線下の空き領
域に配置することができ、何ら単位処理回路ＳＵＰＷ０
およびＳＵＰＥ０のレイアウト面積を増加させることは
ない。
【０２００】したがって、これらのＴＩＣデータパス５
６０ｗおよび５６０ｅに配置される比較回路１０を利用
して、８ビットデータの各ビットの比較を行ない、該比
較結果を示す信号を出力する構成を用いることにより、
ＴＩＣ制御回路５６２内において比較回路を配置する必
要がなく、ＴＩＣ制御回路５６２のレイアウト面積増分
を抑制でき、応じてテストインターフェイス回路の面積
増加を抑制することができる。
６０ｗおよび５６０ｅに配置される比較回路１０を利用
して、８ビットデータの各ビットの比較を行ない、該比
較結果を示す信号を出力する構成を用いることにより、
ＴＩＣ制御回路５６２内において比較回路を配置する必
要がなく、ＴＩＣ制御回路５６２のレイアウト面積増分
を抑制でき、応じてテストインターフェイス回路の面積
増加を抑制することができる。
【０２０１】図７は、図６に示す比較回路１０の構成の
一例を示す図である。図７において、比較回路１０は、
データビットＱ＜８ｎ＋７＞と期待値データビットＣＭ
ＰＤ＜７＞を受けるＥＸＮＯＲゲート２０ａと、メモリ
セルデータビットＱ＜８ｎ＋６＞と期待値データビット
ＣＭＰＤ＜６＞とを受けるＥＸＮＯＲゲート２０ｂと、
メモリセルデータビットＱ＜８ｎ＋５＞と期待値データ
ビットＣＭＰＤ＜５＞とを受けるＥＸＮＯＲゲート２０
ｃと、メモリセルデータビットＱ＜８ｎ＋４＞と期待値
データビットＣＭＰＤ＜４＞とを受けるＥＸＮＯＲゲー
ト２０ｄと、メモリセルデータビットＱ＜８ｎ＋３＞と
期待値データビットＣＭＰＤ＜３＞とを受けるＥＸＮＯ
Ｒゲート２０ｅと、メモリセルデータビットＱ＜８ｎ＋
２＞と期待値データビットＣＭＰＤ＜２＞とを受けるＥ
ＸＮＯＲゲート２０ｆと、メモリセルデータビットＱ＜
８ｎ＋１＞と期待値データビットＣＭＰＤ＜１＞とを受
けるＥＸＮＯＲゲート２０ｇと、メモリセルデータビッ
トＱ＜８ｎ＞と期待値データビットＣＭＰＤ＜０＞とを
受けるＥＸＮＯＲゲート２０ｈを含む。
一例を示す図である。図７において、比較回路１０は、
データビットＱ＜８ｎ＋７＞と期待値データビットＣＭ
ＰＤ＜７＞を受けるＥＸＮＯＲゲート２０ａと、メモリ
セルデータビットＱ＜８ｎ＋６＞と期待値データビット
ＣＭＰＤ＜６＞とを受けるＥＸＮＯＲゲート２０ｂと、
メモリセルデータビットＱ＜８ｎ＋５＞と期待値データ
ビットＣＭＰＤ＜５＞とを受けるＥＸＮＯＲゲート２０
ｃと、メモリセルデータビットＱ＜８ｎ＋４＞と期待値
データビットＣＭＰＤ＜４＞とを受けるＥＸＮＯＲゲー
ト２０ｄと、メモリセルデータビットＱ＜８ｎ＋３＞と
期待値データビットＣＭＰＤ＜３＞とを受けるＥＸＮＯ
Ｒゲート２０ｅと、メモリセルデータビットＱ＜８ｎ＋
２＞と期待値データビットＣＭＰＤ＜２＞とを受けるＥ
ＸＮＯＲゲート２０ｆと、メモリセルデータビットＱ＜
８ｎ＋１＞と期待値データビットＣＭＰＤ＜１＞とを受
けるＥＸＮＯＲゲート２０ｇと、メモリセルデータビッ
トＱ＜８ｎ＞と期待値データビットＣＭＰＤ＜０＞とを
受けるＥＸＮＯＲゲート２０ｈを含む。
【０２０２】これらのＥＸＮＯＲゲート２０ａ−２０ｈ
の各々は、対応のデータビットの論理レベルが一致して
いる場合に、Ｈレベルの信号を出力する一致検出回路と
して動作する。
の各々は、対応のデータビットの論理レベルが一致して
いる場合に、Ｈレベルの信号を出力する一致検出回路と
して動作する。
【０２０３】ＥＸＮＯＲゲート２０ａ−２０ｈの出力デ
ータビットＱｃｍｐｄｐ＜８ｎ＋７：８ｎ＞が、対応の
選択回路１２へ与えられる。
ータビットＱｃｍｐｄｐ＜８ｎ＋７：８ｎ＞が、対応の
選択回路１２へ与えられる。
【０２０４】比較回路１０は、さらに、これらのＥＸＮ
ＯＲゲート２０ａ−２０ｈの出力信号を受けてマルチビ
ットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞を生成するＡ
ＮＤゲート２２を含む。このＡＮＤゲート２２は、ＥＸ
ＮＯＲゲート２０ａ−２０ｈの出力信号がすべてＨレベ
ルのときに、マルチビットテスト結果指示信号Ｑｍｂｔ
ｆ＜ｎ＞を、Ｈレベルに設定する。したがって、８ビッ
トのメモリセルデータＱ＜８ｎ＋７：８ｎ＞のうち１ビ
ットでも期待値データビットと異なる場合には、対応の
ＥＸＮＯＲゲートの出力信号がＬレベルとなるため、Ａ
ＮＤゲート２２の出力信号はＬレベルとなる。ＡＮＤゲ
ート２２により、８ビットの比較結果データが１ビット
のマルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞に
縮退される。
ＯＲゲート２０ａ−２０ｈの出力信号を受けてマルチビ
ットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞を生成するＡ
ＮＤゲート２２を含む。このＡＮＤゲート２２は、ＥＸ
ＮＯＲゲート２０ａ−２０ｈの出力信号がすべてＨレベ
ルのときに、マルチビットテスト結果指示信号Ｑｍｂｔ
ｆ＜ｎ＞を、Ｈレベルに設定する。したがって、８ビッ
トのメモリセルデータＱ＜８ｎ＋７：８ｎ＞のうち１ビ
ットでも期待値データビットと異なる場合には、対応の
ＥＸＮＯＲゲートの出力信号がＬレベルとなるため、Ａ
ＮＤゲート２２の出力信号はＬレベルとなる。ＡＮＤゲ
ート２２により、８ビットの比較結果データが１ビット
のマルチビットテスト結果指示信号Ｑｍｂｔｆ＜ｎ＞に
縮退される。
【０２０５】なお、図６に示す比較器１４ｗおよび１４
ｅは、それぞれ、１つのＥＸＮＯＲゲートで構成され
る。
ｅは、それぞれ、１つのＥＸＮＯＲゲートで構成され
る。
【０２０６】なお、この図６に示すＴＩＣデータバス５
６０ｅおよび５６０ｗにおいて、先の実施の形態２と同
様、選択回路１２ならびに選択器１６ｗおよび１６ｅが
削除されてもよい。すなわち、比較回路１０および１４
ｗおよび１４ｅの出力信号が常時選択されて、ＴＩＣ制
御回路５６２へ与えられてもよい。この場合、実施の形
態２の場合と同様、期待値データＣＭＤＰ＜７：０＞の
各ビットをＨレベルに設定することにより、読出された
メモリセルデータパターンを外部で識別することができ
る。この構成の場合においては、従来のＴＩＣデータパ
スと同様の構成を用い、比較回路１２の出力信号を各ビ
ットごとに取出す配線が余分に配置することが要求され
るだけであり、また、スペアビットＳＱ＜１：０＞に対
して、比較器を新たに設けることが要求されるだけであ
り、レイアウトが簡略化される。
６０ｅおよび５６０ｗにおいて、先の実施の形態２と同
様、選択回路１２ならびに選択器１６ｗおよび１６ｅが
削除されてもよい。すなわち、比較回路１０および１４
ｗおよび１４ｅの出力信号が常時選択されて、ＴＩＣ制
御回路５６２へ与えられてもよい。この場合、実施の形
態２の場合と同様、期待値データＣＭＤＰ＜７：０＞の
各ビットをＨレベルに設定することにより、読出された
メモリセルデータパターンを外部で識別することができ
る。この構成の場合においては、従来のＴＩＣデータパ
スと同様の構成を用い、比較回路１２の出力信号を各ビ
ットごとに取出す配線が余分に配置することが要求され
るだけであり、また、スペアビットＳＱ＜１：０＞に対
して、比較器を新たに設けることが要求されるだけであ
り、レイアウトが簡略化される。
【０２０７】以上のように、この発明の実施の形態４に
従えば、ＴＩＣデータパスにおいて、８ビットデータの
各ビットと期待値データビットの各ビット毎の比較結果
を出力するように構成しており、ＴＩＣ制御回路内に、
データビットの比較を行なうための比較回路を配置する
必要がなく、テストインターフェイス回路のレイアウト
面積を低減することができる。
従えば、ＴＩＣデータパスにおいて、８ビットデータの
各ビットと期待値データビットの各ビット毎の比較結果
を出力するように構成しており、ＴＩＣ制御回路内に、
データビットの比較を行なうための比較回路を配置する
必要がなく、テストインターフェイス回路のレイアウト
面積を低減することができる。
【０２０８】なお、実施の形態１から４において、テス
トデータ読出時に期待値データを格納するレジスタが配
置されている場合には、テストデータ出力ノードとテス
トデータ入力ノードとが共通のデータノードであっても
良い。
トデータ読出時に期待値データを格納するレジスタが配
置されている場合には、テストデータ出力ノードとテス
トデータ入力ノードとが共通のデータノードであっても
良い。
【０２０９】また、実施の形態１から４において、ロジ
ックのパッドに切換回路を介してテストインターフェイ
ス回路の入出力パッドが接続され、テスト専用のパッド
が配置されていなくても良い。
ックのパッドに切換回路を介してテストインターフェイ
ス回路の入出力パッドが接続され、テスト専用のパッド
が配置されていなくても良い。
【０２１０】また、ＤＲＡＭコアは、クロック信号の立
上りエッジおよび立下りエッジに同期してデータを転送
するＤＤＲ（ダブルデータレート）モードで動作しても
良い。この場合、テストインターフェイス回路ＴＩＣ内
において、データの転送速度の変換が行われ、テストク
ロック信号の立上りエッジに同期してテストデータが転
送されても良く、また、テストインターフェイス回路Ｔ
ＩＣが、テストクロック信号に同期してＤＤＲモードで
テストデータの転送を行っても良い。データ転送速度の
変換時においては、８ビットデータの出力部を２つ配置
して、テストクロック信号の立上りエッジおよび立下り
エッジで転送されるデータを交互に取込、交互にこれら
の２つのデータ出力部を、テストクロック信号の立上り
エッジに同期してテストデータ出力ノードに結合する。
上りエッジおよび立下りエッジに同期してデータを転送
するＤＤＲ（ダブルデータレート）モードで動作しても
良い。この場合、テストインターフェイス回路ＴＩＣ内
において、データの転送速度の変換が行われ、テストク
ロック信号の立上りエッジに同期してテストデータが転
送されても良く、また、テストインターフェイス回路Ｔ
ＩＣが、テストクロック信号に同期してＤＤＲモードで
テストデータの転送を行っても良い。データ転送速度の
変換時においては、８ビットデータの出力部を２つ配置
して、テストクロック信号の立上りエッジおよび立下り
エッジで転送されるデータを交互に取込、交互にこれら
の２つのデータ出力部を、テストクロック信号の立上り
エッジに同期してテストデータ出力ノードに結合する。
【０２１１】また、メモリとしては、ＤＲＡＭに限定さ
れず、スペアメモリセルデータ転送時とノーマルメモリ
セルデータ転送時とで、テストインターフェイス回路が
転送する有効データビット数が異なるメモリであれば良
い。
れず、スペアメモリセルデータ転送時とノーマルメモリ
セルデータ転送時とで、テストインターフェイス回路が
転送する有効データビット数が異なるメモリであれば良
い。
【０２１２】また、スペアデータ線の数は、６４ビット
データ線に対して１つに限定されず、３２ビットのデー
タ線に対して１つのスペアデータ線が配置されても良
く、また、他の数のスペアデータ線が配置されても良
い。テスト時においてテスタに対するデータ転送単位に
おいて、ノーマルセルとスペアセルについて有効データ
ビット数が異なる条件が満たされていれば、本発明は適
用可能である。
データ線に対して１つに限定されず、３２ビットのデー
タ線に対して１つのスペアデータ線が配置されても良
く、また、他の数のスペアデータ線が配置されても良
い。テスト時においてテスタに対するデータ転送単位に
おいて、ノーマルセルとスペアセルについて有効データ
ビット数が異なる条件が満たされていれば、本発明は適
用可能である。
【０２１３】
【発明の効果】以上のように、この発明に従えば、ビッ
ト幅の広い内部データバスを所定数ビット単位で選択し
てテストデータ端子に出力する構成において、テストデ
ータ読出時には、期待値データビットそれぞれと所定数
ビットそれぞれの比較結果を示すデータビットをテスト
データ出力端子に並列に出力するように構成しており、
外部テスタにおいて比較を行う必要がなく、ノーマルメ
モリセルとスペアメモリセルを連続的に試験することが
でき、テスト時間を短縮することができる。
ト幅の広い内部データバスを所定数ビット単位で選択し
てテストデータ端子に出力する構成において、テストデ
ータ読出時には、期待値データビットそれぞれと所定数
ビットそれぞれの比較結果を示すデータビットをテスト
データ出力端子に並列に出力するように構成しており、
外部テスタにおいて比較を行う必要がなく、ノーマルメ
モリセルとスペアメモリセルを連続的に試験することが
でき、テスト時間を短縮することができる。
【０２１４】また、スペアメモリセルに対して、８ビッ
トのデータの残りのデータビットを、一致結果を示す状
態に設定することにより、正確に、スペアメモリセルの
良／不良を識別することができる。
トのデータの残りのデータビットを、一致結果を示す状
態に設定することにより、正確に、スペアメモリセルの
良／不良を識別することができる。
【０２１５】また、テストアドレス信号に従って所定数
のビットを選択し、これらの選択された所定数のビット
と期待値データビットとを比較することにより、このテ
ストアドレス信号として、ノーマルコラム空間およびス
ペアコラム空間を連続的にアドレス指定して所定数のビ
ットを選択することができ、ノーマルコラム空間および
スペアコラム空間を連続的に試験することができる。
のビットを選択し、これらの選択された所定数のビット
と期待値データビットとを比較することにより、このテ
ストアドレス信号として、ノーマルコラム空間およびス
ペアコラム空間を連続的にアドレス指定して所定数のビ
ットを選択することができ、ノーマルコラム空間および
スペアコラム空間を連続的に試験することができる。
【０２１６】また、この構成において、各ビット単位で
期待値データと比較することにより、所定数のビットそ
れぞれについて良／不良を識別することができ、スペア
メモリセルについても、正確に良／不良を識別すること
ができる。
期待値データと比較することにより、所定数のビットそ
れぞれについて良／不良を識別することができ、スペア
メモリセルについても、正確に良／不良を識別すること
ができる。
【０２１７】また、テストモード指示信号に従って、比
較回路の出力信号と所定数のビットの一方を選択してテ
ストデータ出力ノードに伝達することにより、ヒューズ
プログラム後において、テストデータパターン自体を外
部で識別するテストに何ら悪影響を及ぼすことなく、ヒ
ューズプログラム前の救済判定のためのメモリテスト
を、正確に実行することができる。
較回路の出力信号と所定数のビットの一方を選択してテ
ストデータ出力ノードに伝達することにより、ヒューズ
プログラム後において、テストデータパターン自体を外
部で識別するテストに何ら悪影響を及ぼすことなく、ヒ
ューズプログラム前の救済判定のためのメモリテスト
を、正確に実行することができる。
【０２１８】また、このテスト回路において、所定数の
ビットそれぞれに対応して、配置され、それぞれが対応
の内部データビットとテスト期待値データビットを比較
する複数の比較器と、これら複数の比較器の所定のビッ
ト以外の比較器に対応してアドレス領域指定信号に従っ
て対応の比較器の出力信号と予め定められた固定値の一
方を選択する複数の選択器とを配置することにより、ス
ペアメモリセルの比較時において、確実に、スペアメモ
リセル以外のスペアコラムアドレスについては、パス状
態（良状態）に設定することができ、正確にスペアメモ
リセルについての良／不良を識別することができる。
ビットそれぞれに対応して、配置され、それぞれが対応
の内部データビットとテスト期待値データビットを比較
する複数の比較器と、これら複数の比較器の所定のビッ
ト以外の比較器に対応してアドレス領域指定信号に従っ
て対応の比較器の出力信号と予め定められた固定値の一
方を選択する複数の選択器とを配置することにより、ス
ペアメモリセルの比較時において、確実に、スペアメモ
リセル以外のスペアコラムアドレスについては、パス状
態（良状態）に設定することができ、正確にスペアメモ
リセルについての良／不良を識別することができる。
【０２１９】また、データ入力ノードに与えられるテス
トデータをクロック信号に同期して書込データを生成す
る第１の転送回路の出力信号をさらに所定期間クロック
信号に同期して転送してテスト期待値データを生成する
ことにより、メモリのコラムレイテンシを考慮して、追
加回路数を最小限として正確なタイミングで、期待値デ
ータをテストインターフェイス回路内に転送して、判定
動作を行なわせることができる。
トデータをクロック信号に同期して書込データを生成す
る第１の転送回路の出力信号をさらに所定期間クロック
信号に同期して転送してテスト期待値データを生成する
ことにより、メモリのコラムレイテンシを考慮して、追
加回路数を最小限として正確なタイミングで、期待値デ
ータをテストインターフェイス回路内に転送して、判定
動作を行なわせることができる。
【０２２０】また、このテスト回路において、テスト書
込データを生成する転送回路からのテストデータを期待
値データとして利用することにより、追加回路点数が低
減され、レイアウト面積を低減することができる。
込データを生成する転送回路からのテストデータを期待
値データとして利用することにより、追加回路点数が低
減され、レイアウト面積を低減することができる。
【０２２１】また、内部データバスの所定数のビット幅
のサブデータバスそれぞれに対応して所定数のビット幅
のテスト期待値データの各ビットと対応のサブデータバ
スの内部データビットとをそれぞれ比較する複数の比較
器を含む複数の比較回路と、これら複数の比較回路それ
ぞれに対応して配置され、特定の動作モードを指定する
動作モード指示信号とテストアドレス信号とに従って対
応の比較回路の出力信号と対応のサブデータバスの内部
データの一方を選択してテストデータ出力ノードに対し
て転送する選択転送回路とを設けることにより、マルチ
ビットテスト用の比較回路を用いて各データビット単位
での比較を行なうことができ、ヒューズプログラム前の
テスト救済判定用メモリ試験時において、各メモリセル
の良／不良判定結果を示すデータを転送することがで
き、スペアメモリセルについても良／不良を正確に判定
することができる。
のサブデータバスそれぞれに対応して所定数のビット幅
のテスト期待値データの各ビットと対応のサブデータバ
スの内部データビットとをそれぞれ比較する複数の比較
器を含む複数の比較回路と、これら複数の比較回路それ
ぞれに対応して配置され、特定の動作モードを指定する
動作モード指示信号とテストアドレス信号とに従って対
応の比較回路の出力信号と対応のサブデータバスの内部
データの一方を選択してテストデータ出力ノードに対し
て転送する選択転送回路とを設けることにより、マルチ
ビットテスト用の比較回路を用いて各データビット単位
での比較を行なうことができ、ヒューズプログラム前の
テスト救済判定用メモリ試験時において、各メモリセル
の良／不良判定結果を示すデータを転送することがで
き、スペアメモリセルについても良／不良を正確に判定
することができる。
【０２２２】また、複数の比較回路それぞれの出力信号
を１ビットの信号の縮退して出力する複数の縮退回路を
設けることにより、マルチビットテスト用の比較回路を
利用してビット毎比較を行なうことができ、ＴＩＣイン
タフェイス回路のレイアウト面積の増加を抑制すること
ができる。
を１ビットの信号の縮退して出力する複数の縮退回路を
設けることにより、マルチビットテスト用の比較回路を
利用してビット毎比較を行なうことができ、ＴＩＣイン
タフェイス回路のレイアウト面積の増加を抑制すること
ができる。
【０２２３】また、スペアメモリセルデータが転送され
るスペアデータバスと固定値とから、所定数のビットの
データを生成するスペアデータ群生成回路と、このスペ
アデータ群と期待値データとを比較する第１の比較器
と、この動作モード指示信号に従って、固定値データビ
ットを並列に出力する切換回路と、これら第１の比較器
の出力信号と切換回路の出力信号を並列にテストデータ
出力ノードに転送する回路とを設けることにより、スペ
アデータについても、正確に、ヒューズプログラム前の
救済判定用メモリ試験をリードデータパスにおいて行な
うことができ、レイアウト面積を低減することができ
る。
るスペアデータバスと固定値とから、所定数のビットの
データを生成するスペアデータ群生成回路と、このスペ
アデータ群と期待値データとを比較する第１の比較器
と、この動作モード指示信号に従って、固定値データビ
ットを並列に出力する切換回路と、これら第１の比較器
の出力信号と切換回路の出力信号を並列にテストデータ
出力ノードに転送する回路とを設けることにより、スペ
アデータについても、正確に、ヒューズプログラム前の
救済判定用メモリ試験をリードデータパスにおいて行な
うことができ、レイアウト面積を低減することができ
る。
【０２２４】また、スペアメモリセルデータと期待値デ
ータとを比較する比較回路と、動作モード指示信号に従
って比較回路の出力信号とスペアメモリセルデータの一
方を選択的に転送する選択回路と、固定値データを生成
する回路と、アドレス信号に従ってこの選択回路の出力
信号と固定値データとを選択して並列にテストデータ出
力ノードへ転送する回路とを設けることにより、スペア
メモリセルについても、メモリセルの良／不良を示すデ
ータを残りのビットを一致状態（パス状態）に設定して
所定数ビット単位で、テスタへ転送することができ、テ
スタにおいて正確にメモリセルの良／不良判定を、スペ
アメモリセルおよびノーマルメモリセルを連続試験を行
なって判定することができる。
ータとを比較する比較回路と、動作モード指示信号に従
って比較回路の出力信号とスペアメモリセルデータの一
方を選択的に転送する選択回路と、固定値データを生成
する回路と、アドレス信号に従ってこの選択回路の出力
信号と固定値データとを選択して並列にテストデータ出
力ノードへ転送する回路とを設けることにより、スペア
メモリセルについても、メモリセルの良／不良を示すデ
ータを残りのビットを一致状態（パス状態）に設定して
所定数ビット単位で、テスタへ転送することができ、テ
スタにおいて正確にメモリセルの良／不良判定を、スペ
アメモリセルおよびノーマルメモリセルを連続試験を行
なって判定することができる。
【図１】 この発明の実施の形態１に従うＴＩＣ制御回
路の要部の構成を概略的に示す図である。
路の要部の構成を概略的に示す図である。
【図２】 図１に示すＴＩＣ制御回路の動作を示すタイ
ミングチャート図である。
ミングチャート図である。
【図３】 この発明の実施の形態２に従うＴＩＣ制御回
路の要部の構成を概略的に示す図である。
路の要部の構成を概略的に示す図である。
【図４】 この発明の実施の形態３に従うＴＩＣ制御回
路の要部の構成を概略的に示す図である。
路の要部の構成を概略的に示す図である。
【図５】 この発明の実施の形態３の変更例の構成を示
す図である。
す図である。
【図６】 この発明の実施の形態４に従うＴＩＣデータ
パスの構成を概略的に示す図である。
パスの構成を概略的に示す図である。
【図７】 図６に示す比較回路の構成の一例を示す図で
ある。
ある。
【図８】 従来のＤＲＡＭ内蔵システムＬＳＩの構成を
概略的に示す図である。
概略的に示す図である。
【図９】 図８に示すＤＲＡＭコアに対する転送信号を
一覧にして示す図である。
一覧にして示す図である。
【図１０】 図８に示すテストインターフェイス回路の
転送信号を一覧にして示す図である。
転送信号を一覧にして示す図である。
【図１１】 図９および図１０に示す制御信号の対応関
係を真理値表の形態で示す図である。
係を真理値表の形態で示す図である。
【図１２】 従来のＤＲＡＭマクロの構成を概略的に示
す図である。
す図である。
【図１３】 図１２に示すＤＲＡＭアレイのデータ線の
配置を概略的に示す図である。
配置を概略的に示す図である。
【図１４】 図１３に示すデータ線の配置におけるセン
スアンプと１つのデータ線の対応関係を概略的に示す図
である。
スアンプと１つのデータ線の対応関係を概略的に示す図
である。
【図１５】 図１２に示すＤＲＡＭアレイの不良列の置
換態様を概略的に示す図である。
換態様を概略的に示す図である。
【図１６】 図８に示すＤＲＡＭデータパスの構成を概
略的に示す図である。
略的に示す図である。
【図１７】 図１２に示すＴＩＣデータパスのデータ書
込部の構成を概略的に示す図である。
込部の構成を概略的に示す図である。
【図１８】 図１２に示すＴＩＣデータパスのデータ読
出に関連する部分の構成を概略的に示す図である。
出に関連する部分の構成を概略的に示す図である。
【図１９】 図１２に示すＴＩＣ制御回路のアドレス信
号および選択信号発生部の構成を概略的に示す図であ
る。
号および選択信号発生部の構成を概略的に示す図であ
る。
【図２０】 図１２に示すＤＲＡＭマクロの動作を示す
タイミング図である。
タイミング図である。
【図２１】 図１８に示すＴＩＣデータパスのスペアメ
モリセルに対応する部分の構成を概略的に示す図であ
る。
モリセルに対応する部分の構成を概略的に示す図であ
る。
【図２２】 テスタ内のフェールビットメモリのマッピ
ングの一例を概略的に示す図である。
ングの一例を概略的に示す図である。
【図２３】 図２２に示す単位データビット群ＴＡＧの
構成を概略的に示す図である。
構成を概略的に示す図である。
【図２４】 図２３に示す８ビットデータ群のスペアメ
モリセルについての構成を概略的に示す図である。
モリセルについての構成を概略的に示す図である。
【図２５】 テスタの可能な形態の一例を示す図であ
る。
る。
【図２６】 従来のメモリ試験の態様を概略的に示す図
である。
である。
１ａ−１ｄ，２ａ−２ｄ フリップフロップ、ＵＰＫ０
−ＵＰＫ７ 単位処理回路、３，５ ＥＸＮＯＲ回路、
４ 選択回路、６ 選択回路、７ フリップフロップ、
ＵＰＷ０−ＵＰＷ７，ＵＰＥ０−ＵＰＥ７，ＳＵＰＷ
０，ＳＵＰＥ０単位処理回路、１０ 比較回路、１２
選択回路、１４ｗ，１４ｅ 比較器、１６ｗ，１６ｅ
選択器、２０ａ−２０ｈ ＥＸＮＯＲゲート、２２ Ａ
ＮＤゲート、５６２ ＴＩＣ制御回路５６０ｅ，５６０
ｗ ＴＩＣデータパス、６００ｅ，６００ｗ トライス
テートバッファ、６１０ トライステートバッファ回
路。
−ＵＰＫ７ 単位処理回路、３，５ ＥＸＮＯＲ回路、
４ 選択回路、６ 選択回路、７ フリップフロップ、
ＵＰＷ０−ＵＰＷ７，ＵＰＥ０−ＵＰＥ７，ＳＵＰＷ
０，ＳＵＰＥ０単位処理回路、１０ 比較回路、１２
選択回路、１４ｗ，１４ｅ 比較器、１６ｗ，１６ｅ
選択器、２０ａ−２０ｈ ＥＸＮＯＲゲート、２２ Ａ
ＮＤゲート、５６２ ＴＩＣ制御回路５６０ｅ，５６０
ｗ ＴＩＣデータパス、６００ｅ，６００ｗ トライス
テートバッファ、６１０ トライステートバッファ回
路。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 11/34 ３７１Ｄ
(72)発明者 萬行 厚雄
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 2G132 AA01 AA03 AA08 AA15 AC03
AD06 AE14 AE18 AE19 AE22
AE23 AG01 AG02 AG08 AK09
AK13 AK15 AL05 AL09 AL11
AL12
5L106 AA01 AA15 CC04 CC17 DD03
EE02 EE07 GG07
5M024 AA91 BB17 BB30 BB40 DD20
DD83 GG20 JJ02 JJ32 KK35
MM10 MM13 PP01 PP02 PP07
PP10
Claims (10)
- 【請求項１】 複数ビット幅のテストデータ出力ノー
ド、 前記テストデータ出力ノードよりビット幅の広い、内部
データを転送するための内部データバス、および前記内
部データバスの内部データの所定数のビットと前記テス
トデータ出力ノードと同じビット幅のテスト期待値デー
タとをビット単位で比較して、該比較結果を示すデータ
を並列に前記テストデータ出力ノードに出力するテスト
回路を備える、半導体集積回路装置。 - 【請求項２】 前記テスト回路は、 テストアドレス信号に従って、前記内部データバスの所
定数のビットを選択するための選択回路と、 前記選択回路により選択されたビットと前記テスト期待
値データの各ビットとを比較し、該比較結果を示すデー
タ信号を並列に前記テストデータ出力ノードに伝達する
比較回路とを備える、請求項１記載の半導体集積回路装
置。 - 【請求項３】 前記テスト回路は、さらに、テストモー
ド指示信号に従って、前記比較回路の出力信号と前記所
定数のビットの一方を選択して前記テストデータ出力ノ
ードに伝達する切換回路を備える、請求項２記載の半導
体集積回路装置。 - 【請求項４】 前記テスト回路は、 前記所定数のビットそれぞれに対応して配置され、それ
ぞれが対応の内部データビットと前記テスト期待値デー
タの対応のビットとを比較する複数の比較器と、 前記比較器の所定のビットを除く比較器に対して配置さ
れ、アドレス領域指定信号に従って対応の比較器の出力
信号と予め定められた固定値の一方を選択する複数の選
択器とを含む、請求項１記載の半導体集積回路装置。 - 【請求項５】 前記テスト回路は、 データ入力ノードに与えられるテストデータをクロック
信号に同期して転送して内部書込データを生成する第１
の転送回路と、 前記第１の転送回路の出力信号を所定期間前記クロック
信号に同期して転送して前記テスト期待値データを生成
する第２の転送回路とをさらに備える、請求項１記載の
半導体集積回路装置。 - 【請求項６】 前記テスト回路は、さらに、 テスト入力ノードに与えられるテストデータをクロック
信号に同期して転送して内部書込データを生成する転送
回路をさらに備え、前記転送回路は、前記入力ノードに
与えられたテストデータに従って前記期待値データを生
成する、請求項１記載の半導体集積回路装置。 - 【請求項７】 前記テスト回路は、 前記内部データバスの前記所定数のビット幅のサブデー
タバスそれぞれに対応して配置され、各々が、前記所定
数のビット幅のテスト期待値データの各ビットと対応の
サブデータバスの内部データビットとをそれぞれ比較す
る複数の比較器を含む複数の比較回路と、 前記複数の比較回路に対応して配置され、特定の動作モ
ードを指定する動作モード指示信号とテストアドレス信
号とに従って対応の比較回路の出力信号と対応のサブデ
ータバスの内部データビットの一方を選択して前記テス
トデータ出力ノードに対して転送する選択転送回路を備
える、請求項１記載の半導体集積回路装置。 - 【請求項８】 前記テスト回路は、さらに、 前記複数の比較回路それぞれに対応して配置され、対応
の比較回路の比較器の出力信号を１ビットの信号に縮退
して出力する複数の縮退回路を備える、請求項７記載の
半導体集積回路装置。 - 【請求項９】 前記内部データバスに結合され、前記内
部データを出力するメモリをさらに備え、前記メモリ
は、不良メモリセルを救済するためのスペア列と、前記
スペア列のデータを転送するためのスペアデータ線とを
含み、前記内部データバスは、前記スペアデータ線に出
力されたデータを転送するためのスペアデータバスを含
み、 前記テスト回路は、 前記スペアデータバスのデータと固定値とにより前記所
定数のビットのデータを生成するスペアデータ群生成回
路と、 前記スペアデータと期待値とを比較する比較器と、 前記固定値のビットそれぞれに対応して配置され、前記
動作モード指示信号に従って前記固定値データビットを
出力する切換回路と、 前記比較器の出力信号と前記切換回路の出力信号とを並
列に前記テストデータ出力ノードに転送する転送回路と
を備える、請求項１記載の半導体集積回路装置。 - 【請求項１０】 前記内部データバスに結合されるメモ
リをさらに備え、前記メモリは、不良メモリセルを救済
するためのスペア列を備え、テスト時においてアドレス
信号に従って前記スペア列に読み出されたのスペアセル
データが前記内部データバスに転送され、 前記テスト回路は、 前記スペアセルデータと期待値データとを比較する比較
回路と、 動作モード指示信号に従って、前記比較回路の出力信号
と前記スペアセルデータとの一方を選択的に転送する選
択回路と、 固定値データを生成する回路と、 アドレス信号に従って前記選択回路の出力信号と前記固
定値データとを選択して、並列に前記テストデータ出力
ノードに転送する回路とを備える、請求項１記載の半導
体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387338A JP4309086B2 (ja) | 2001-12-20 | 2001-12-20 | 半導体集積回路装置 |
| US10/322,676 US7047461B2 (en) | 2001-12-20 | 2002-12-19 | Semiconductor integrated circuit device with test data output nodes for parallel test results output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001387338A JP4309086B2 (ja) | 2001-12-20 | 2001-12-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003187600A true JP2003187600A (ja) | 2003-07-04 |
| JP4309086B2 JP4309086B2 (ja) | 2009-08-05 |
Family
ID=19188050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001387338A Expired - Fee Related JP4309086B2 (ja) | 2001-12-20 | 2001-12-20 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7047461B2 (ja) |
| JP (1) | JP4309086B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100864562B1 (ko) * | 2003-12-26 | 2008-10-20 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 프린트 배선 기판, 그 제조 방법 및 회로 장치 |
| JP2008268185A (ja) * | 2007-03-22 | 2008-11-06 | Nec Electronics Corp | テスト回路、パタン生成装置、及びパタン生成方法 |
| KR100874743B1 (ko) | 2004-07-29 | 2008-12-19 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 프린트 배선 기판, 그 제조 방법 및 반도체 장치 |
| KR20180133926A (ko) * | 2016-04-29 | 2018-12-17 | 텍사스 인스트루먼츠 인코포레이티드 | 전체 패드 커버리지 바운더리 스캔 |
| JP2019121370A (ja) * | 2018-01-03 | 2019-07-22 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | メモリ装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228130A (ja) * | 2003-01-20 | 2004-08-12 | Renesas Technology Corp | 半導体装置 |
| DE10335809B4 (de) * | 2003-08-05 | 2010-07-01 | Infineon Technologies Ag | Integrierte Schaltung mit einem zu testenden elektronischen Schaltkreis und Testsystem-Anordnung zum Testen der integrierten Schaltung |
| DE102004043051A1 (de) * | 2004-09-06 | 2006-03-30 | Infineon Technologies Ag | Loop-back-Verfahren zur Vermessung des Interface-Timings von Halbleiterspeichervorrichtungen unter Verwendung des Normal-Mode-Speichers |
| KR100618701B1 (ko) * | 2004-11-15 | 2006-09-07 | 주식회사 하이닉스반도체 | 페일 측정이 가능한 메모리 장치 |
| JP4439009B2 (ja) * | 2005-09-15 | 2010-03-24 | 株式会社アドバンテスト | 試験装置、試験方法、解析装置及びプログラム |
| JP2009283515A (ja) * | 2008-05-19 | 2009-12-03 | Panasonic Corp | 半導体集積回路 |
| JP2012018052A (ja) * | 2010-07-07 | 2012-01-26 | Toshiba Corp | 半導体装置の不良解析システム及び方法 |
| KR102237563B1 (ko) | 2014-11-21 | 2021-04-07 | 삼성전자주식회사 | 테스트 시간을 감축하는 메모리 장치 및 이를 포함하는 컴퓨팅 시스템 |
| CN109243515A (zh) * | 2018-07-20 | 2019-01-18 | 江苏华存电子科技有限公司 | 一种自动判断测试闪存数据速率的方法 |
| US10811082B1 (en) | 2019-06-24 | 2020-10-20 | Sandisk Technologies Llc | Non-volatile memory with fast data cache transfer scheme |
| US10825526B1 (en) * | 2019-06-24 | 2020-11-03 | Sandisk Technologies Llc | Non-volatile memory with reduced data cache buffer |
| US11456049B2 (en) * | 2020-07-02 | 2022-09-27 | Micron Technology, Inc. | Memory device testing, and associated methods, devices, and systems |
| KR20220026420A (ko) * | 2020-08-25 | 2022-03-04 | 에스케이하이닉스 주식회사 | 집적 회로와 그의 테스트 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69016509T2 (de) * | 1989-05-31 | 1995-06-01 | Fujitsu Ltd | Integrierte Halbleiterschaltungsanordnung mit Testschaltung. |
| JPH1011996A (ja) * | 1996-06-24 | 1998-01-16 | Advantest Corp | メモリ試験装置 |
| JPH11219600A (ja) * | 1998-02-03 | 1999-08-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6324666B1 (en) * | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
| JP2001084791A (ja) | 1999-07-12 | 2001-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002025298A (ja) * | 2000-07-05 | 2002-01-25 | Mitsubishi Electric Corp | 集積回路 |
| US6701470B1 (en) * | 2000-08-29 | 2004-03-02 | Micron Technology, Inc. | Method for testing a memory device having different number of data pads than the tester |
-
2001
- 2001-12-20 JP JP2001387338A patent/JP4309086B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-19 US US10/322,676 patent/US7047461B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100864562B1 (ko) * | 2003-12-26 | 2008-10-20 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 프린트 배선 기판, 그 제조 방법 및 회로 장치 |
| KR100874743B1 (ko) | 2004-07-29 | 2008-12-19 | 미쓰이 긴조꾸 고교 가부시키가이샤 | 프린트 배선 기판, 그 제조 방법 및 반도체 장치 |
| JP2008268185A (ja) * | 2007-03-22 | 2008-11-06 | Nec Electronics Corp | テスト回路、パタン生成装置、及びパタン生成方法 |
| KR20180133926A (ko) * | 2016-04-29 | 2018-12-17 | 텍사스 인스트루먼츠 인코포레이티드 | 전체 패드 커버리지 바운더리 스캔 |
| KR102247968B1 (ko) | 2016-04-29 | 2021-05-03 | 텍사스 인스트루먼츠 인코포레이티드 | 전체 패드 커버리지 바운더리 스캔 |
| JP2019121370A (ja) * | 2018-01-03 | 2019-07-22 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | メモリ装置 |
| JP7244263B2 (ja) | 2018-01-03 | 2023-03-22 | 三星電子株式会社 | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030116763A1 (en) | 2003-06-26 |
| US7047461B2 (en) | 2006-05-16 |
| JP4309086B2 (ja) | 2009-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7251171B2 (en) | Semiconductor memory and system apparatus | |
| US6981100B2 (en) | Synchronous DRAM with selectable internal prefetch size | |
| US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
| US7441156B2 (en) | Semiconductor memory device having advanced test mode | |
| US8730759B2 (en) | Devices and system providing reduced quantity of interconnections | |
| JP2003187600A (ja) | 半導体集積回路装置 | |
| JPH06333391A (ja) | 同期型半導体記憶装置 | |
| US8024627B2 (en) | Semiconductor memory device, operating method thereof, and compression test method thereof | |
| JP3708641B2 (ja) | 半導体メモリ装置のテスト方法 | |
| US10984886B2 (en) | Reduced footprint fuse circuit | |
| US6798701B2 (en) | Semiconductor integrated circuit device having data input/output configuration variable | |
| JP4229652B2 (ja) | 半導体回路装置 | |
| KR100571739B1 (ko) | 반도체 기억 장치 | |
| JP3918317B2 (ja) | 半導体記憶装置 | |
| JP4260247B2 (ja) | 半導体記憶装置 | |
| JP4216405B2 (ja) | ビルト−インパラレルテスト回路を備えた半導体メモリ装置 | |
| US6789137B2 (en) | Semiconductor memory device allowing reduction of I/O terminals | |
| US11494319B1 (en) | Apparatuses, systems, and methods for input/output mappings | |
| US6967882B1 (en) | Semiconductor memory including static memory | |
| JP4704541B2 (ja) | 半導体集積回路装置 | |
| JP4492938B2 (ja) | 半導体記憶装置及びその動作方法 | |
| US20080244157A1 (en) | Semiconductor memory device | |
| JP3930198B2 (ja) | 半導体集積回路 | |
| JPH09330589A (ja) | 半導体記憶装置 | |
| JP2002237199A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041208 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090409 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090507 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4309086 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |