JPH1011996A - メモリ試験装置 - Google Patents
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- JPH1011996A JPH1011996A JP8182754A JP18275496A JPH1011996A JP H1011996 A JPH1011996 A JP H1011996A JP 8182754 A JP8182754 A JP 8182754A JP 18275496 A JP18275496 A JP 18275496A JP H1011996 A JPH1011996 A JP H1011996A
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 本発明は、メモリの試験において、１サイク
ル内の時分割された出力パターンの論理比較を高速にお
こなうメモリ試験装置を提供する。 【解決手段】 ＰＤＳ２０から出力される信号を受
けて、任意独立に２本の期待値パターンＥＸＰ１、ＥＸ
Ｐ２を選択出力する期待値選択回路４５と、前記期待値
パターンＥＸＰ１、ＥＸＰ２と、被試験メモリ７０の論
理出力とを受けて、独立の２系統で論理比較する論理比
較回路５５とを具備して１サイクル中に２つの期待値で
論理比較可能とした解決手段。
ル内の時分割された出力パターンの論理比較を高速にお
こなうメモリ試験装置を提供する。 【解決手段】 ＰＤＳ２０から出力される信号を受
けて、任意独立に２本の期待値パターンＥＸＰ１、ＥＸ
Ｐ２を選択出力する期待値選択回路４５と、前記期待値
パターンＥＸＰ１、ＥＸＰ２と、被試験メモリ７０の論
理出力とを受けて、独立の２系統で論理比較する論理比
較回路５５とを具備して１サイクル中に２つの期待値で
論理比較可能とした解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリの試験にお
いて、１サイクル内に時分割された出力パターンの論理
比較を高速におこなうメモリ試験装置に関する。
いて、１サイクル内に時分割された出力パターンの論理
比較を高速におこなうメモリ試験装置に関する。
【０００２】
【従来の技術】従来技術の例について、図３と、図４と
を参照して説明する。但し、図４のタイミングチャート
はデータマルチプレクスのサイクルと通常のサイクルを
比較のために連続して表示している。また、論理的な動
作をみるために、位相遅れに関しては無視して簡略表示
している。
を参照して説明する。但し、図４のタイミングチャート
はデータマルチプレクスのサイクルと通常のサイクルを
比較のために連続して表示している。また、論理的な動
作をみるために、位相遅れに関しては無視して簡略表示
している。
【０００３】図３に示すように、従来のメモリ試験装置
の要部構成は、ＡＬＰＧ１０と、ＰＤＳ２０と、波形整
形回路３０と、期待値選択回路４０と、論理比較回路５
０と、ドライバ６１と、コンパレータ６２とで構成して
いる。そして、被試験メモリ７０を試験している。
の要部構成は、ＡＬＰＧ１０と、ＰＤＳ２０と、波形整
形回路３０と、期待値選択回路４０と、論理比較回路５
０と、ドライバ６１と、コンパレータ６２とで構成して
いる。そして、被試験メモリ７０を試験している。
【０００４】通常、メモリ試験装置で試験するメモリ
（ＭＵＴ：Memory Under Test ）はＤＲＡＭ（Dynamic
Random Access Memory）やＳＲＡＭ（Static Random Ac
cess Memory ）等のメモリがある。
（ＭＵＴ：Memory Under Test ）はＤＲＡＭ（Dynamic
Random Access Memory）やＳＲＡＭ（Static Random Ac
cess Memory ）等のメモリがある。
【０００５】ＡＬＰＧ１０（algorithmic pattern gene
rator ）は、被試験メモリ７０を試験するためのデータ
のパターンと、パターンの選択信号ＰＡＴＳＥＬを発生
する。
rator ）は、被試験メモリ７０を試験するためのデータ
のパターンと、パターンの選択信号ＰＡＴＳＥＬを発生
する。
【０００６】そして、ＰＤＳ２０（programable data s
elector ）は、ＡＬＰＧ１０からのデータのパターン
を、サイクルごとにポートＡまたはポートＢに割り付け
ることができる。図４に示すように、通常のサイクルで
は、ポートＡとポートＢで同一のパターンＡを発生させ
る。また、データマルチプレクスのサイクルではポート
ＡからＰＡＴＡ、ポートＢからＰＡＴＢのパターンを発
生させている。
elector ）は、ＡＬＰＧ１０からのデータのパターン
を、サイクルごとにポートＡまたはポートＢに割り付け
ることができる。図４に示すように、通常のサイクルで
は、ポートＡとポートＢで同一のパターンＡを発生させ
る。また、データマルチプレクスのサイクルではポート
ＡからＰＡＴＡ、ポートＢからＰＡＴＢのパターンを発
生させている。
【０００７】次に、図３の波形整形回路３０は、ＡＬＰ
Ｇ１０からのパターン選択信号ＰＡＴＳＥＬにより、Ｐ
ＤＳ２０からのポートＡまたはポートＢのパターンデー
タをマルチプレクサ３１でリアルタイムに切り換えて、
１サイクル内に２つのパターンデータを出力する回路で
ある。
Ｇ１０からのパターン選択信号ＰＡＴＳＥＬにより、Ｐ
ＤＳ２０からのポートＡまたはポートＢのパターンデー
タをマルチプレクサ３１でリアルタイムに切り換えて、
１サイクル内に２つのパターンデータを出力する回路で
ある。
【０００８】この結果、図４に示すように、データマル
チプレクスのサイクルではＰＡＴＡとＰＡＴＢとのパタ
ーンをＰＡＴＳＥＬ信号によりリアルタイムに選択し
て、１サイクル内に２つのパターンを時分割してドライ
バパターンが発生できる。
チプレクスのサイクルではＰＡＴＡとＰＡＴＢとのパタ
ーンをＰＡＴＳＥＬ信号によりリアルタイムに選択し
て、１サイクル内に２つのパターンを時分割してドライ
バパターンが発生できる。
【０００９】そして、そのドライバパターンは、図３の
ドライバ６１で所望の電圧に増幅して被試験メモリ７０
に印加する。また、被試験メモリ７０の出力をコンパレ
ータ６２でレベルの比較をする。
ドライバ６１で所望の電圧に増幅して被試験メモリ７０
に印加する。また、被試験メモリ７０の出力をコンパレ
ータ６２でレベルの比較をする。
【００１０】一方、期待値選択回路４０は、被試験メモ
リ７０の論理出力信号と比較して合否判定するための期
待値データのパターンを、マルチプレクサ４１によりポ
ートＡまたはポートＢをレジスタ４３で予め選択してお
いて論理比較回路５０へ出力する。通常のサイクルで
は、ドライバパターンと同じＰＡＴＡが期待値データと
して用いられ、データマルチプレクスのサイクルでは２
つのドライバパターンのうちいずれかを期待値パターン
ＥＸＰとして用いる。
リ７０の論理出力信号と比較して合否判定するための期
待値データのパターンを、マルチプレクサ４１によりポ
ートＡまたはポートＢをレジスタ４３で予め選択してお
いて論理比較回路５０へ出力する。通常のサイクルで
は、ドライバパターンと同じＰＡＴＡが期待値データと
して用いられ、データマルチプレクスのサイクルでは２
つのドライバパターンのうちいずれかを期待値パターン
ＥＸＰとして用いる。
【００１１】また、論理比較回路５０では、被試験メモ
リ７０の出力信号をコンパレータ６２でレベル比較した
後、２系統のラッチゲート５１、５２によりストローブ
のタイミングで出力した論理出力１と論理出力２とを、
それぞれ論理比較器５３、５４に受ける。そして、論理
比較器５３、５４に受けた論理データとマルチプレクサ
４１により予め選択した期待値パターンＥＸＰとを論理
比較する。
リ７０の出力信号をコンパレータ６２でレベル比較した
後、２系統のラッチゲート５１、５２によりストローブ
のタイミングで出力した論理出力１と論理出力２とを、
それぞれ論理比較器５３、５４に受ける。そして、論理
比較器５３、５４に受けた論理データとマルチプレクサ
４１により予め選択した期待値パターンＥＸＰとを論理
比較する。
【００１２】この場合、図４に示すように、データマル
チプレクスのサイクルにおいては、ドライバパターンは
１サイクルで２つのパターン（ＰＡＴＡとＰＡＴＢ）を
任意発生できるが、期待値パターンは１サイクル内には
１つの期待値パターンしか使用できないので、１回目の
試験でストローブ信号のＳＴＲＢ１でＰＡＴＡをラッチ
して論理比較し、２回目の試験でＰＡＴＢをストローブ
信号のＳＴＲＢ２でラッチして論理比較する必要があ
る。但し、図４の論理出力信号のラッチによる位相遅れ
は省略して表示している。従って、データマルチプレク
スの試験は２サイクルの試験時間が必要となり長くなっ
てしまう。
チプレクスのサイクルにおいては、ドライバパターンは
１サイクルで２つのパターン（ＰＡＴＡとＰＡＴＢ）を
任意発生できるが、期待値パターンは１サイクル内には
１つの期待値パターンしか使用できないので、１回目の
試験でストローブ信号のＳＴＲＢ１でＰＡＴＡをラッチ
して論理比較し、２回目の試験でＰＡＴＢをストローブ
信号のＳＴＲＢ２でラッチして論理比較する必要があ
る。但し、図４の論理出力信号のラッチによる位相遅れ
は省略して表示している。従って、データマルチプレク
スの試験は２サイクルの試験時間が必要となり長くなっ
てしまう。
【００１３】そして、論理比較したフェイルの結果は、
図に示していないがフェイルメモリへ格納する。
図に示していないがフェイルメモリへ格納する。
【００１４】
【発明が解決しようとする課題】上記説明のように、ド
ライバパターンは１サイクルに２つのパターンを発生で
きるが、期待値パターンは１つのパターンしか使用でき
ないので、期待値パターンを変えて２回試験する必要が
ある。このため試験時間が長くなり実用上の不便があっ
た。
ライバパターンは１サイクルに２つのパターンを発生で
きるが、期待値パターンは１つのパターンしか使用でき
ないので、期待値パターンを変えて２回試験する必要が
ある。このため試験時間が長くなり実用上の不便があっ
た。
【００１５】そこで、本発明は、こうした問題に鑑みな
されたもので、その目的は、ドライバパターンと同様
に、期待値パターンについても１サイクルに２つのパタ
ーンで比較できるメモリ試験装置を提供することを目的
としている。
されたもので、その目的は、ドライバパターンと同様
に、期待値パターンについても１サイクルに２つのパタ
ーンで比較できるメモリ試験装置を提供することを目的
としている。
【００１６】
【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた請求項１に記載の発明は、ＰＤＳ２０か
ら出力される信号を受けて、任意独立に２本の期待値パ
ターンＥＸＰ１、ＥＸＰ２を選択出力する期待値選択回
路４５と、前記期待値パターンＥＸＰ１、ＥＸＰ２と、
被試験メモリ７０の論理出力とを受けて、独立の２系統
で論理比較する論理比較回路５５と、を具備して１サイ
クル中に２つの期待値で論理比較可能としたことを特徴
としたメモリ試験装置を要旨としている。
ためになされた請求項１に記載の発明は、ＰＤＳ２０か
ら出力される信号を受けて、任意独立に２本の期待値パ
ターンＥＸＰ１、ＥＸＰ２を選択出力する期待値選択回
路４５と、前記期待値パターンＥＸＰ１、ＥＸＰ２と、
被試験メモリ７０の論理出力とを受けて、独立の２系統
で論理比較する論理比較回路５５と、を具備して１サイ
クル中に２つの期待値で論理比較可能としたことを特徴
としたメモリ試験装置を要旨としている。
【００１７】また、上記目的を達成するためになされた
請求項２に記載の発明は、期待値選択回路４５は、ＰＤ
Ｓ２０の２つのポート出力を、それぞれ独立に選択して
出力できるマルチプレクサ４１、４２と、該マルチプレ
クサ４１、４２を切り換えるレジスタ４３、４４とで構
成して２つのパターンの期待値データを出力できる請求
項１記載のメモリ試験装置を要旨としている。
請求項２に記載の発明は、期待値選択回路４５は、ＰＤ
Ｓ２０の２つのポート出力を、それぞれ独立に選択して
出力できるマルチプレクサ４１、４２と、該マルチプレ
クサ４１、４２を切り換えるレジスタ４３、４４とで構
成して２つのパターンの期待値データを出力できる請求
項１記載のメモリ試験装置を要旨としている。
【００１８】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１９】
【実施例】本発明の実施例について、図１と、図２とを
参照して説明する。但し、図２のタイミングチャートは
データマルチプレクスのサイクルと通常のサイクルを比
較のために連続して表示している。また、論理的な動作
をみるために、位相遅れに関しては無視して簡略表示し
ている。
参照して説明する。但し、図２のタイミングチャートは
データマルチプレクスのサイクルと通常のサイクルを比
較のために連続して表示している。また、論理的な動作
をみるために、位相遅れに関しては無視して簡略表示し
ている。
【００２０】図１に示すように、本発明のメモリ試験装
置の要部構成は、ＡＬＰＧ１０と、ＰＤＳ２０と、波形
整形回路３０と、期待値選択回路４５と、論理比較回路
５５と、ドライバ６１と、コンパレータ６２とで構成し
ている。但し、期待値選択回路４５は、マルチプレクサ
４２とレジスタ４４を従来構成の期待値選択回路４０に
追加した構成になっている。
置の要部構成は、ＡＬＰＧ１０と、ＰＤＳ２０と、波形
整形回路３０と、期待値選択回路４５と、論理比較回路
５５と、ドライバ６１と、コンパレータ６２とで構成し
ている。但し、期待値選択回路４５は、マルチプレクサ
４２とレジスタ４４を従来構成の期待値選択回路４０に
追加した構成になっている。
【００２１】そして、ＰＤＳ２０は従来と同じであり、
ＡＬＰＧ１０からのデータのパターンを、サイクルごと
にポートＡまたはポートＢに割り付けることができる。
図２に示すように、通常のサイクルでは、ポートＡとポ
ートＢは同一のパターンＡを発生する。また、データマ
ルチプレクスのサイクルではポートＡからＰＡＴＡ、ポ
ートＢからＰＡＴＢの２つのパターンを発生する。
ＡＬＰＧ１０からのデータのパターンを、サイクルごと
にポートＡまたはポートＢに割り付けることができる。
図２に示すように、通常のサイクルでは、ポートＡとポ
ートＢは同一のパターンＡを発生する。また、データマ
ルチプレクスのサイクルではポートＡからＰＡＴＡ、ポ
ートＢからＰＡＴＢの２つのパターンを発生する。
【００２２】次に、図１の波形整形回路３０は従来と同
じであり、ＡＬＰＧ１０からのパターン選択信号ＰＡＴ
ＳＥＬにより、ＰＤＳ２０からのポートＡまたはポート
Ｂのパターンデータをマルチプレクサ３１でリアルタイ
ムに選択し、試験に必要なパターンデータを整形する回
路である。図３に示すように、データマルチプレクスの
サイクルではＰＡＴＡとＰＡＴＢとのパターンをＰＡＴ
ＳＥＬ信号によりリアルタイムに選択して、１サイクル
に２つのパターンを時分割してドライバパターンを発生
させている。
じであり、ＡＬＰＧ１０からのパターン選択信号ＰＡＴ
ＳＥＬにより、ＰＤＳ２０からのポートＡまたはポート
Ｂのパターンデータをマルチプレクサ３１でリアルタイ
ムに選択し、試験に必要なパターンデータを整形する回
路である。図３に示すように、データマルチプレクスの
サイクルではＰＡＴＡとＰＡＴＢとのパターンをＰＡＴ
ＳＥＬ信号によりリアルタイムに選択して、１サイクル
に２つのパターンを時分割してドライバパターンを発生
させている。
【００２３】そして、そのドライバパターンは、図１の
ドライバ６１で所望の電圧に増幅して被試験メモリ７０
に印加する。また、被試験メモリ７０の論理出力レベル
をコンパレータ６２でレベルの比較をする。
ドライバ６１で所望の電圧に増幅して被試験メモリ７０
に印加する。また、被試験メモリ７０の論理出力レベル
をコンパレータ６２でレベルの比較をする。
【００２４】一方、期待値選択回路４５は、２本の任意
独立の期待値パターンのＥＸＰ１とＥＸＰ２を出力す
る。即ち、マルチプレクサ４１、４２によりポートＡま
たはポートＢをレジスタ４３、４４でそれぞれ任意独立
に選択して出力する。
独立の期待値パターンのＥＸＰ１とＥＸＰ２を出力す
る。即ち、マルチプレクサ４１、４２によりポートＡま
たはポートＢをレジスタ４３、４４でそれぞれ任意独立
に選択して出力する。
【００２５】例えば、データマルチプレクスさせる場合
は、マルチプレクサ４１でポートＡを、マルチプレクサ
４２でポートＢを、レジスタ４３、４４により選択す
る。この結果、図２のデータマルチプレクスサイクルに
示すように、期待値パターンのＥＸＰ１出力にはポート
ＡのパターンＰＡＴＡが選択され、期待値パターンのＥ
ＸＰ２出力にはポートＢのパターンＰＡＴＢが選択され
る。
は、マルチプレクサ４１でポートＡを、マルチプレクサ
４２でポートＢを、レジスタ４３、４４により選択す
る。この結果、図２のデータマルチプレクスサイクルに
示すように、期待値パターンのＥＸＰ１出力にはポート
ＡのパターンＰＡＴＡが選択され、期待値パターンのＥ
ＸＰ２出力にはポートＢのパターンＰＡＴＢが選択され
る。
【００２６】そして、論理比較回路５５においては、コ
ンパレータ６２でレベル比較した出力は、ラッチゲート
５１により図２に示すストローブタイミングのように、
ストローブＳＴＲＢ１のタイミングで論理出力１が出力
され、ラッチゲート５２によりストローブＳＴＲＢ２の
タイミングで論理出力２が出力される。これを受けて論
理比較器５３では期待値パターンＥＸＰ１と論理出力１
とが論理比較して出力され、論理比較器５４では期待値
パターンＥＸＰ２論理出力２とが論理比較して出力され
る。但し、図２の論理出力信号のラッチによる位相遅れ
は省略して表示している。
ンパレータ６２でレベル比較した出力は、ラッチゲート
５１により図２に示すストローブタイミングのように、
ストローブＳＴＲＢ１のタイミングで論理出力１が出力
され、ラッチゲート５２によりストローブＳＴＲＢ２の
タイミングで論理出力２が出力される。これを受けて論
理比較器５３では期待値パターンＥＸＰ１と論理出力１
とが論理比較して出力され、論理比較器５４では期待値
パターンＥＸＰ２論理出力２とが論理比較して出力され
る。但し、図２の論理出力信号のラッチによる位相遅れ
は省略して表示している。
【００２７】この結果、図２に示すように、データマル
チプレクスのサイクルにおいても、１サイクル内で２つ
の期待値パターンと２つのストローブのタイミングで論
理比較ができることになる。従って、本発明では１サイ
クル中に２つの論理比較の試験ができるので試験時間が
半減する。
チプレクスのサイクルにおいても、１サイクル内で２つ
の期待値パターンと２つのストローブのタイミングで論
理比較ができることになる。従って、本発明では１サイ
クル中に２つの論理比較の試験ができるので試験時間が
半減する。
【００２８】そして、論理比較したフェイルの結果は、
図に示していないが従来と同様フェイルメモリへ格納す
る。
図に示していないが従来と同様フェイルメモリへ格納す
る。
【００２９】ところで、レジスタ４３、４４によりマル
チプレクサ４１、４２で予め同一のポートを選択してお
くと、期待値パターンのＥＸＰ１とＥＸＰ２とは同一の
パターンとなるので、従来と同じ動作となる。
チプレクサ４１、４２で予め同一のポートを選択してお
くと、期待値パターンのＥＸＰ１とＥＸＰ２とは同一の
パターンとなるので、従来と同じ動作となる。
【００３０】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
１サイクル内に２つの独立した期待値パターンを利用可
能としたことにより、１サイクル内に２つの期待値比較
手段を実現でき試験時間が半減するので、メモリ試験の
スループットが向上する効果が大である。
施され、以下に記載されるような効果を奏する。即ち、
１サイクル内に２つの独立した期待値パターンを利用可
能としたことにより、１サイクル内に２つの期待値比較
手段を実現でき試験時間が半減するので、メモリ試験の
スループットが向上する効果が大である。
【図１】本発明のメモリ試験装置のブロック図である。
【図２】本発明のメモリ試験装置のタイミングチャート
である。
である。
【図３】従来のメモリ試験装置のブロック図である。
【図４】従来のメモリ試験装置のタイミングチャートで
ある。
ある。
【符号の説明】 １０ ＡＬＰＧ ２０ ＰＤＳ ３０ 波形整形回路 ３１ マルチプレクサ ４０ 期待値選択回路 ４１、４２ マルチプレクサ ４３、４４ レジスタ ５０ 論理比較回路 ５１、５２ ラッチゲート ５３、５４ 論理比較器 ６１ ドライバ ６２ コンパレータ ７０ 被試験メモリ
Claims (2)
- 【請求項１】 ＰＤＳ（２０）から出力される信号を受
けて、任意独立に２本の期待値パターン（ＥＸＰ１、Ｅ
ＸＰ２）を選択出力する期待値選択回路（４５）と、 前記期待値パターン（ＥＸＰ１、ＥＸＰ２）と、被試験
メモリ（７０）の論理出力とを受けて、独立の２系統で
論理比較する論理比較回路（５５）と、 を具備して１サイクル内に２つの期待値で論理比較可能
としたことを特徴としたメモリ試験装置。 - 【請求項２】 期待値選択回路（４５）は、ＰＤＳ
（２０）の２つのポート出力を、それぞれ独立に選択し
て出力できるマルチプレクサ（４１、４２）と、該マル
チプレクサ（４１、４２）を切り換えるレジスタ（４
３、４４）とで構成して２つのパターンの期待値データ
を出力できる請求項１記載のメモリ試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182754A JPH1011996A (ja) | 1996-06-24 | 1996-06-24 | メモリ試験装置 |
| TW086105999A TW371323B (en) | 1996-06-24 | 1997-05-06 | Memory test apparatus |
| KR1019970019915A KR100268532B1 (ko) | 1996-06-24 | 1997-05-22 | 메모리시험장치 |
| US08/877,036 US5903576A (en) | 1996-06-24 | 1997-06-17 | Memory test system |
| DE19726837A DE19726837A1 (de) | 1996-06-24 | 1997-06-24 | Speicherprüfsystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182754A JPH1011996A (ja) | 1996-06-24 | 1996-06-24 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011996A true JPH1011996A (ja) | 1998-01-16 |
Family
ID=16123857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182754A Pending JPH1011996A (ja) | 1996-06-24 | 1996-06-24 | メモリ試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5903576A (ja) |
| JP (1) | JPH1011996A (ja) |
| KR (1) | KR100268532B1 (ja) |
| DE (1) | DE19726837A1 (ja) |
| TW (1) | TW371323B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6453276B1 (en) * | 1998-12-22 | 2002-09-17 | Unisys Corporation | Method and apparatus for efficiently generating test input for a logic simulator |
| JP4309086B2 (ja) * | 2001-12-20 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US7103814B2 (en) * | 2002-10-25 | 2006-09-05 | International Business Machines Corporation | Testing logic and embedded memory in parallel |
| KR100639678B1 (ko) * | 2004-11-16 | 2006-10-30 | 삼성전자주식회사 | 테스트 장치 |
| EP1868079A4 (en) * | 2005-03-31 | 2009-09-09 | Fujitsu Ltd | CSA 5-3 COMPRESSION CIRCUIT AND BEARER BACKUP ADDITION CIRCUIT USING THE SAME |
| KR20080069778A (ko) | 2007-01-24 | 2008-07-29 | 삼성전자주식회사 | 멀티칩 테스트를 위한 반도체 메모리 장치의 테스트 회로및 그의 테스트 방법 |
| KR101548176B1 (ko) | 2009-02-02 | 2015-08-31 | 삼성전자주식회사 | 메모리 시스템, 메모리 테스트 시스템 및 이의 테스트 방법 |
| US10614906B2 (en) | 2016-09-21 | 2020-04-07 | Samsung Electronics Co., Ltd. | Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices |
| US10204700B1 (en) * | 2016-09-21 | 2019-02-12 | Samsung Electronics Co., Ltd. | Memory systems and methods of operating semiconductor memory devices |
| KR102350644B1 (ko) * | 2018-01-26 | 2022-01-14 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 이를 포함하는 메모리 시스템 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08190796A (ja) * | 1995-01-09 | 1996-07-23 | Mitsubishi Denki Semiconductor Software Kk | データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法 |
| JP3361648B2 (ja) * | 1995-03-15 | 2003-01-07 | 富士通株式会社 | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 |
-
1996
- 1996-06-24 JP JP8182754A patent/JPH1011996A/ja active Pending
-
1997
- 1997-05-06 TW TW086105999A patent/TW371323B/zh not_active IP Right Cessation
- 1997-05-22 KR KR1019970019915A patent/KR100268532B1/ko not_active IP Right Cessation
- 1997-06-17 US US08/877,036 patent/US5903576A/en not_active Expired - Fee Related
- 1997-06-24 DE DE19726837A patent/DE19726837A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| TW371323B (en) | 1999-10-01 |
| US5903576A (en) | 1999-05-11 |
| DE19726837A1 (de) | 1998-01-02 |
| KR980003618A (ko) | 1998-03-30 |
| KR100268532B1 (ko) | 2000-10-16 |
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|---|---|---|---|
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