JPH0915306A - マスク制御装置 - Google Patents
マスク制御装置Info
- Publication number
- JPH0915306A JPH0915306A JP7186440A JP18644095A JPH0915306A JP H0915306 A JPH0915306 A JP H0915306A JP 7186440 A JP7186440 A JP 7186440A JP 18644095 A JP18644095 A JP 18644095A JP H0915306 A JPH0915306 A JP H0915306A
- Authority
- JP
- Japan
- Prior art keywords
- output
- mask
- serial
- pin
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ランダムパターンメモリの出力をシリアル動
作中にも利用することにより回路を簡素化したマスク制
御装置を提供する。 【構成】 マスク波形出力用シリアルパターンメモリ１
５１〜１５ｍの出力によりシリアルパターン切換信号Ｓ
Ｐ１〜ＳＰｎを制御することにより、あらかじめマスク
波形出力用ランダムパターンメモリ１３１〜１３ｎに書
き込んだマスク有信号を利用し、判定結果をマスクする
か否かを制御する。つまり、ランダムパターンメモリ１
３１〜１３ｎがシリアルパターン動作中は一定アドレス
を保持し出力が切り換えないことを利用し、回路の簡素
化を実現している。
作中にも利用することにより回路を簡素化したマスク制
御装置を提供する。 【構成】 マスク波形出力用シリアルパターンメモリ１
５１〜１５ｍの出力によりシリアルパターン切換信号Ｓ
Ｐ１〜ＳＰｎを制御することにより、あらかじめマスク
波形出力用ランダムパターンメモリ１３１〜１３ｎに書
き込んだマスク有信号を利用し、判定結果をマスクする
か否かを制御する。つまり、ランダムパターンメモリ１
３１〜１３ｎがシリアルパターン動作中は一定アドレス
を保持し出力が切り換えないことを利用し、回路の簡素
化を実現している。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＳＤ（Level Se
nsitive Scan Design ）機能を持った集積回路等の測定
に利用できるマスク制御装置についてのものである。
nsitive Scan Design ）機能を持った集積回路等の測定
に利用できるマスク制御装置についてのものである。
【０００２】
【従来の技術】従来、この種のマスク制御装置は、基本
的に図５に示すように構成されている。図５において、
アドレス発生器１１はテストプログラムに従って実時間
でランダムパターン発生用、シリアルパターン発生用の
いずれかのアドレスを選択的に発生すると共に、いずれ
のパターンが動作中であるかを示すパターンモード信号
を発生する。
的に図５に示すように構成されている。図５において、
アドレス発生器１１はテストプログラムに従って実時間
でランダムパターン発生用、シリアルパターン発生用の
いずれかのアドレスを選択的に発生すると共に、いずれ
のパターンが動作中であるかを示すパターンモード信号
を発生する。
【０００３】ここで発生されたランダムパターン発生用
のアドレス（以下、ランダムアドレスと称する）は、ｎ
個の期待波形出力用ランダムパターンメモリ１２１〜１
２ｎ及びｎ個のマスク波形出力用ランダムパターンメモ
リ１３１〜１３ｎに供給される。また、シリアルパター
ン発生用のアドレス（以下、シリアルアドレスと称す
る）は、ｍ個の期待波形出力用シリアルパターンメモリ
１４１〜１４ｍ及びｍ個のマスク波形出力用シリアルパ
ターンメモリ１５１〜１５ｍに供給される。一方、パタ
ーンモード信号はピンセレクタ１６，１７に供給され
る。
のアドレス（以下、ランダムアドレスと称する）は、ｎ
個の期待波形出力用ランダムパターンメモリ１２１〜１
２ｎ及びｎ個のマスク波形出力用ランダムパターンメモ
リ１３１〜１３ｎに供給される。また、シリアルパター
ン発生用のアドレス（以下、シリアルアドレスと称す
る）は、ｍ個の期待波形出力用シリアルパターンメモリ
１４１〜１４ｍ及びｍ個のマスク波形出力用シリアルパ
ターンメモリ１５１〜１５ｍに供給される。一方、パタ
ーンモード信号はピンセレクタ１６，１７に供給され
る。
【０００４】期待波形出力用ランダムパターンメモリ１
２１〜１２ｎには、それぞれランダムパターン用の期待
波形データがストアされている。マスク波形出力用ラン
ダムパターンメモリ１３１〜１３ｎには、それぞれラン
ダムパターン用の判定結果のマスク波形データがストア
されている。
２１〜１２ｎには、それぞれランダムパターン用の期待
波形データがストアされている。マスク波形出力用ラン
ダムパターンメモリ１３１〜１３ｎには、それぞれラン
ダムパターン用の判定結果のマスク波形データがストア
されている。
【０００５】期待波形出力用シリアルパターンメモリ１
４１〜１４ｍには、それぞれシリアルパターン用の期待
波形データがストアされている。マスク波形出力用シリ
アルメモリ１５１〜１５ｍには、それぞれシリアルパタ
ーン用の判定結果のマスク波形データがストアされてい
る。
４１〜１４ｍには、それぞれシリアルパターン用の期待
波形データがストアされている。マスク波形出力用シリ
アルメモリ１５１〜１５ｍには、それぞれシリアルパタ
ーン用の判定結果のマスク波形データがストアされてい
る。
【０００６】期待波形出力用シリアルパターンメモリ１
４１〜１４ｍより出力されるデータＳＯ１〜ＳＯｍは、
ピンセレクタ１６により、あらかじめプログラムされた
ピン（端子）に振り分けられる。また、マスク波形出力
用シリアルパターンメモリ１５１〜１５ｍより出力され
るデータＳＭ１〜ＳＭｍは、ピンセレクタ１７により、
あらかじめプログラムされたピンに振り分けられる。
４１〜１４ｍより出力されるデータＳＯ１〜ＳＯｍは、
ピンセレクタ１６により、あらかじめプログラムされた
ピン（端子）に振り分けられる。また、マスク波形出力
用シリアルパターンメモリ１５１〜１５ｍより出力され
るデータＳＭ１〜ＳＭｍは、ピンセレクタ１７により、
あらかじめプログラムされたピンに振り分けられる。
【０００７】ここで、各ピンセレクタ１６，１７は、そ
れぞれパターンモード信号を入力し、そのパターンモー
ド信号がシリアルパターンモードのときのみｍビットの
入力データをｎビットのうちの所定ビットに振り分けて
出力する。また、ピンセレクタ１６はシリアルモード動
作中にピン毎に切換信号を出力する機能を有している。
れぞれパターンモード信号を入力し、そのパターンモー
ド信号がシリアルパターンモードのときのみｍビットの
入力データをｎビットのうちの所定ビットに振り分けて
出力する。また、ピンセレクタ１６はシリアルモード動
作中にピン毎に切換信号を出力する機能を有している。
【０００８】次に、ピンセレクタ１６の一例を図６に示
す。このピンセレクタ１６は、第１ピンから第ｎピンそ
れぞれに対応するレジスタ群Ｒ１〜Ｒｎを備える。これ
らのレジスタ群Ｒ１〜Ｒｎは、それぞれ外部ＣＰＵ（図
示せず）から与えられる選択データを保持するものであ
る。
す。このピンセレクタ１６は、第１ピンから第ｎピンそ
れぞれに対応するレジスタ群Ｒ１〜Ｒｎを備える。これ
らのレジスタ群Ｒ１〜Ｒｎは、それぞれ外部ＣＰＵ（図
示せず）から与えられる選択データを保持するものであ
る。
【０００９】第ｉ（ｉ＝１〜ｎ）ピン用レジスタ群Ｒｉ
に保持されたｍ個の選択データは、それぞれ第ｉピン用
論理積ゲートＡＮＤｉ１〜ＡＮＤｉｍに供給され、同時
に論理和ゲートＯＲｉに供給される。このＯＲｉの論理
和出力は第ｉピン用論理積ゲートＡＮＤｉ０に供給され
る。
に保持されたｍ個の選択データは、それぞれ第ｉピン用
論理積ゲートＡＮＤｉ１〜ＡＮＤｉｍに供給され、同時
に論理和ゲートＯＲｉに供給される。このＯＲｉの論理
和出力は第ｉピン用論理積ゲートＡＮＤｉ０に供給され
る。
【００１０】第ｉピン用論理積ゲートＡＮＤｉ１〜ＡＮ
Ｄｉｍはそれぞれシリアルパターン波形データＳＯ１〜
ＳＯｍを対応的に入力し、レジスタ群Ｒｉからの選択デ
ータに従って波形データを選択的に出力する。また、第
ｉピン用論理積ゲートＡＮＤｉ０はそれぞれパターンモ
ード信号を共通に入力し、論理和ゲートＯＲｉからの論
理和出力に応じてパターンモード信号をシリアルモード
切換信号として選択的に出力する。
Ｄｉｍはそれぞれシリアルパターン波形データＳＯ１〜
ＳＯｍを対応的に入力し、レジスタ群Ｒｉからの選択デ
ータに従って波形データを選択的に出力する。また、第
ｉピン用論理積ゲートＡＮＤｉ０はそれぞれパターンモ
ード信号を共通に入力し、論理和ゲートＯＲｉからの論
理和出力に応じてパターンモード信号をシリアルモード
切換信号として選択的に出力する。
【００１１】なお、ピンセレクタ１７は、図６の回路構
成からパターンモード信号のラインを削除した形にな
る。すなわち、判定結果のマスク波形データとは、期待
波形データとＤＵＴからの出力の判定結果をマスクする
データであるため、期待波形データと判定結果のマスク
データとは対をなすものなので、ピンセレクタ１６とピ
ンセレクタ１７は、ほとんどの場合同じピンをセットす
る。よってピンセレクタ１７には、ピン毎のシリアルモ
ード切換信号の出力機能が省略してある。
成からパターンモード信号のラインを削除した形にな
る。すなわち、判定結果のマスク波形データとは、期待
波形データとＤＵＴからの出力の判定結果をマスクする
データであるため、期待波形データと判定結果のマスク
データとは対をなすものなので、ピンセレクタ１６とピ
ンセレクタ１７は、ほとんどの場合同じピンをセットす
る。よってピンセレクタ１７には、ピン毎のシリアルモ
ード切換信号の出力機能が省略してある。
【００１２】一方、期待波形出力用ランダムパターンメ
モリ１２１〜１２ｎより出力されるランダムパターン期
待波形データＰＯ１〜ＰＯｎと、ピンセレクタ１６より
出力されるピン毎のシリアルパターン期待波形データＰ
Ｓ１〜ＰＳｎは、それぞれセレクタ１８の入力端子Ａ，
Ｂに供給され、シリアル動作中に出力されるピン毎の切
換信号ＳＰ１〜ＳＰｎにより、出力端子Ｑより選択的に
導出される。このセレクタ１８の出力はコンパレータ回
路２０の入力端子Ａに供給され、入力端子Ｂに供給され
るＤＵＴからの出力データと比較判定される。
モリ１２１〜１２ｎより出力されるランダムパターン期
待波形データＰＯ１〜ＰＯｎと、ピンセレクタ１６より
出力されるピン毎のシリアルパターン期待波形データＰ
Ｓ１〜ＰＳｎは、それぞれセレクタ１８の入力端子Ａ，
Ｂに供給され、シリアル動作中に出力されるピン毎の切
換信号ＳＰ１〜ＳＰｎにより、出力端子Ｑより選択的に
導出される。このセレクタ１８の出力はコンパレータ回
路２０の入力端子Ａに供給され、入力端子Ｂに供給され
るＤＵＴからの出力データと比較判定される。
【００１３】また、マスク波形出力用ランダムパターン
メモリ１３１〜１３ｎより出力されるランダムパターン
マスク波形データＰＭ１〜ＰＭｎとピンセレクタ１７よ
り出力されるピン毎のシリアルパターンマスク波形デー
タＰＳ１〜ＰＳＭｎは、それぞれセレクタ１９の入力端
子Ａ，Ｂに供給され、セレクタ１８と同様に、シリアル
動作中に出力されるピン毎の切換信号ＳＰ１〜ＳＰｎに
より、出力端子Ｑより選択的に導出される。
メモリ１３１〜１３ｎより出力されるランダムパターン
マスク波形データＰＭ１〜ＰＭｎとピンセレクタ１７よ
り出力されるピン毎のシリアルパターンマスク波形デー
タＰＳ１〜ＰＳＭｎは、それぞれセレクタ１９の入力端
子Ａ，Ｂに供給され、セレクタ１８と同様に、シリアル
動作中に出力されるピン毎の切換信号ＳＰ１〜ＳＰｎに
より、出力端子Ｑより選択的に導出される。
【００１４】このセレクタ１９の出力はマスク制御回路
２１に供給される。このマスク制御回路２１は、コンパ
レータ回路２０より出力される判定結果をセレクタ１９
から出力されるマスク波形データによりマスクして出力
する。
２１に供給される。このマスク制御回路２１は、コンパ
レータ回路２０より出力される判定結果をセレクタ１９
から出力されるマスク波形データによりマスクして出力
する。
【００１５】以上のような構成において、ＬＳＳＤ機能
を含んだプログラムの記述例を図７に示して、その動作
を具体的に説明する。図７の例では、ランダムアドレス
が“３”アドレスをＬＳＳＤ動作が終了するまで保持す
るものとしている（図９に示すアドレス発生器１１の出
力参照）。
を含んだプログラムの記述例を図７に示して、その動作
を具体的に説明する。図７の例では、ランダムアドレス
が“３”アドレスをＬＳＳＤ動作が終了するまで保持す
るものとしている（図９に示すアドレス発生器１１の出
力参照）。
【００１６】ここで、図７（ａ）は、ランダムアドレス
が“０”〜“４”のときのランダムパターン期待波形デ
ータ、ランダムパターンマスク波形データ、アドレス発
生制御コマンドのプログラム設定を示している。すなわ
ち、ランダムアドレスが“０”のとき「‘Ｈ’期待、マ
スクなし、制御なし」とし、“１”のとき「‘Ｌ’期
待、マスクなし、制御なし」とし、“２”のとき
「‘Ｈ’期待、マスク有り、制御なし」とし、“３”の
とき「‘Ｌ’期待、マスクなし、ＬＳＳＤ動作／シリア
ルスタートアドレス０〜３」とし、“４”のとき
「‘Ｌ’期待、マスクなし、終り」としている。
が“０”〜“４”のときのランダムパターン期待波形デ
ータ、ランダムパターンマスク波形データ、アドレス発
生制御コマンドのプログラム設定を示している。すなわ
ち、ランダムアドレスが“０”のとき「‘Ｈ’期待、マ
スクなし、制御なし」とし、“１”のとき「‘Ｌ’期
待、マスクなし、制御なし」とし、“２”のとき
「‘Ｈ’期待、マスク有り、制御なし」とし、“３”の
とき「‘Ｌ’期待、マスクなし、ＬＳＳＤ動作／シリア
ルスタートアドレス０〜３」とし、“４”のとき
「‘Ｌ’期待、マスクなし、終り」としている。
【００１７】一方、図７（ｂ）は、シリアルアドレスが
“０”〜“３”のときの期待波形用シリアルパターンデ
ータ、マスク波形用シリアルパターンデータのプログラ
ム設定を示している。すなわち、シリアルアドレスが
“０”のとき「‘Ｈ’期待、マスクなし」とし、“１”
のとき「‘Ｌ’期待、マスク有り」とし、“２”のとき
「‘Ｌ’期待、マスクなし」とし、“３”のとき
「‘Ｈ’期待、マスク有り」としている。
“０”〜“３”のときの期待波形用シリアルパターンデ
ータ、マスク波形用シリアルパターンデータのプログラ
ム設定を示している。すなわち、シリアルアドレスが
“０”のとき「‘Ｈ’期待、マスクなし」とし、“１”
のとき「‘Ｌ’期待、マスク有り」とし、“２”のとき
「‘Ｌ’期待、マスクなし」とし、“３”のとき
「‘Ｈ’期待、マスク有り」としている。
【００１８】このとき、ランダムパターンメモリ１２１
〜１２ｎ，１３１〜１３ｎ、シリアルパターンメモリ１
４１〜１４ｍ，１５１〜１５ｍには、それぞれ図８に示
すようにデータがストアされる。
〜１２ｎ，１３１〜１３ｎ、シリアルパターンメモリ１
４１〜１４ｍ，１５１〜１５ｍには、それぞれ図８に示
すようにデータがストアされる。
【００１９】また、ｍビットのシリアルパターン波形デ
ータをピン毎に振り分けるピンセレクタ１６，１７に、
例えば１ピンにシリアルパターン波形データが出力でき
るようにセットしておくものとする。
ータをピン毎に振り分けるピンセレクタ１６，１７に、
例えば１ピンにシリアルパターン波形データが出力でき
るようにセットしておくものとする。
【００２０】ここで、シリアルパターン波形データの出
力段にピンセレクタ１６，１７を持つ理由について説明
する。シリアルパターン波形データＳＯ１〜ＳＯｍ，Ｓ
Ｍ１〜ＳＭｍとランダムパターン波形データＰＯ１〜Ｐ
Ｏｎ，ＰＭ１〜ＰＭｎとは、必ずしも同じビット数存在
するとは限らず、その関係はほとんどの場合がｍ＞ｎか
ｍ＜ｎになる。このため、プログラムによりｍビットの
シリアルデータをｎビットのどこに出力するかを設定す
る必要がある。ピンセレクタ１６，１７はそのビット選
択のために用いられている。
力段にピンセレクタ１６，１７を持つ理由について説明
する。シリアルパターン波形データＳＯ１〜ＳＯｍ，Ｓ
Ｍ１〜ＳＭｍとランダムパターン波形データＰＯ１〜Ｐ
Ｏｎ，ＰＭ１〜ＰＭｎとは、必ずしも同じビット数存在
するとは限らず、その関係はほとんどの場合がｍ＞ｎか
ｍ＜ｎになる。このため、プログラムによりｍビットの
シリアルデータをｎビットのどこに出力するかを設定す
る必要がある。ピンセレクタ１６，１７はそのビット選
択のために用いられている。
【００２１】この後、アドレス発生器１１からランダム
パターンメモリ１２１〜１２ｎ，１３１〜１３ｎ及びシ
リアルメモリ１４１〜１４ｍ，１５１〜１５ｍに対し
て、実時間で図９に示すようなアドレス及びパターンモ
ード信号を出力すると、期待波形用出力用ランダムパタ
ーンメモリ１２１〜１２ｎとマスク波形出力用ランダム
パターンメモリ１３１〜１３ｎからセレクタ１８，１９
に向けて波形データが出力される。
パターンメモリ１２１〜１２ｎ，１３１〜１３ｎ及びシ
リアルメモリ１４１〜１４ｍ，１５１〜１５ｍに対し
て、実時間で図９に示すようなアドレス及びパターンモ
ード信号を出力すると、期待波形用出力用ランダムパタ
ーンメモリ１２１〜１２ｎとマスク波形出力用ランダム
パターンメモリ１３１〜１３ｎからセレクタ１８，１９
に向けて波形データが出力される。
【００２２】同様に、期待波形出力用シリアルパターン
メモリ１４１〜１４ｍとマスク波形出力用シリアルメモ
リ１５１〜１５ｍよりピンセレクタ１６，１７に向けて
波形データが出力されると、その出力はピンセレクタ１
６，１７によりセットされたピンに出力され、セレクタ
１８，１９に向けてシリアル波形データＰＳＯ１〜ＰＳ
Ｏｎ、ＰＳＭ１〜ＰＳＭｎ、ＳＰ１〜ＳＰｎが出力され
る。
メモリ１４１〜１４ｍとマスク波形出力用シリアルメモ
リ１５１〜１５ｍよりピンセレクタ１６，１７に向けて
波形データが出力されると、その出力はピンセレクタ１
６，１７によりセットされたピンに出力され、セレクタ
１８，１９に向けてシリアル波形データＰＳＯ１〜ＰＳ
Ｏｎ、ＰＳＭ１〜ＰＳＭｎ、ＳＰ１〜ＳＰｎが出力され
る。
【００２３】そして、ＳＰ１〜ＳＰｎ信号の作用によ
り、セレクタ１８からはコンパレータ回路２０に、セレ
クタ１９からはマスク制御回路２１に、シリアルモード
動作中は、シリアルパターン発生側の波形データ（ＰＳ
Ｏ、ＰＳＭ）が出力され、それ以外の時は、ランダムパ
ターン発生側の波形データ（ＰＯ、ＰＭ）が出力され
る。
り、セレクタ１８からはコンパレータ回路２０に、セレ
クタ１９からはマスク制御回路２１に、シリアルモード
動作中は、シリアルパターン発生側の波形データ（ＰＳ
Ｏ、ＰＳＭ）が出力され、それ以外の時は、ランダムパ
ターン発生側の波形データ（ＰＯ、ＰＭ）が出力され
る。
【００２４】その後、コンパレータ回路２０により、セ
レクタ１８からの入力データはＤＵＴからのデータと比
較され、コンパレータ回路２０よりマスク制御回路２１
へと出力される。また、セレクタ１９の出力データの状
態により、マスク制御回路２１は、コンパレータ回路２
０からの比較後のデータをマスクするか否かを決定し、
その判定データを出力する。
レクタ１８からの入力データはＤＵＴからのデータと比
較され、コンパレータ回路２０よりマスク制御回路２１
へと出力される。また、セレクタ１９の出力データの状
態により、マスク制御回路２１は、コンパレータ回路２
０からの比較後のデータをマスクするか否かを決定し、
その判定データを出力する。
【００２５】
【発明が解決しようとする課題】しかし、上記のような
従来のマスク制御装置では、シリアルパターン発生に３
系路のインターフェースを必要としており、構成の簡略
化が望まれている。この発明は、より少ないインターフ
ェ−スでシリアルパターン発生を実現し、かつランダム
パターン機能を利用して回路も簡略化したマスク制御装
置を提供することを目的とする。
従来のマスク制御装置では、シリアルパターン発生に３
系路のインターフェースを必要としており、構成の簡略
化が望まれている。この発明は、より少ないインターフ
ェ−スでシリアルパターン発生を実現し、かつランダム
パターン機能を利用して回路も簡略化したマスク制御装
置を提供することを目的とする。
【００２６】
【課題を解決するための手段】上記目的を達成するため
この発明に係るマスク制御装置は、テストプログラムに
従って、実時間でランダムパターンメモリ用アドレス、
シリアルパターンメモリ用アドレス及びランダム／シリ
アルパターンモード信号を発生するアドレス発生器（１
１）と、ランダムパターン用の期待波形データがストア
されている期待波形出力用ランダムパターンメモリ（１
２１〜１２ｎ）と、ランダムパターン用の判定結果のマ
スク波形データがストアされているマスク波形出力用ラ
ンダムパターンメモリ（１３１〜１３ｎ）と、シリアル
パターン用の期待波形データがストアされている期待波
形出力用シリアルパターンメモリ（１４１〜１４ｍ）
と、シリアルパターン用の判定結果のマスク波形データ
がストアされているマスク波形出力用シリアルパターン
メモリ（１５１〜１５ｍ）と、前記期待波形出力用シリ
アルパターンメモリ（１４１〜１４ｍ）より出力される
データ（ＳＯ１〜ＳＯｍ）をプログラムされたピンに振
り分ける第１のピンセレクタ（１６）と、前記マスク波
形出力用シリアルパターンメモリ（１５１〜１５ｍ）よ
り出力されるデータ（ＳＭ１〜ＳＭｍ）をプログラムさ
れたピンに振り分ける第２のピンセレクタ（１７）と、
前記期待波形出力用ランダムパターンメモリ（１２１〜
１２ｎ）より出力されるデータ（ＰＯ１〜ＰＯｎ）と前
記第１のピンセレクタ（１６）より出力されるピン毎の
シリアルパターン期待データ（ＰＳＯ１〜ＰＳＯｎ）と
をシリアル動作中に出力されるピン毎の切換信号（Ｓ１
〜Ｓｎ）により切り換えるセレクタ（１８）と、このセ
レクタ（１８）の出力と外部入力データを比較し判定す
るコンパレータ回路（２０）と、前記第１のピンセレク
タ（１６）より出力されるピン毎のシリアルモード切換
信号（ＳＰ１〜ＳＰｎ）と前記第２のピンセレクタ（１
７）より出力されるピン毎のシリアルパターン判定結果
のマスク波形データ（ＰＳＭ１〜ＰＳＭｎ）からシリア
ルパターン動作中に出力されるピン毎の切換信号（Ｓ１
〜Ｓｎ）を生成し、このピン毎の切換信号（Ｓ１〜Ｓ
ｎ）に基づいてマスク波形出力用ランダムパターンメモ
リ（１３１〜１３ｎ）の出力（ＰＭ１〜ＰＭｎ）を選択
的に通過させる論理演算回路（２２〜２４）と、この論
理演算回路（２２〜２４）の出力状態により前記コンパ
レータ回路（２０）から出力される判定結果をマスクす
るマスク制御回路（２１）とを具備して構成するように
した。
この発明に係るマスク制御装置は、テストプログラムに
従って、実時間でランダムパターンメモリ用アドレス、
シリアルパターンメモリ用アドレス及びランダム／シリ
アルパターンモード信号を発生するアドレス発生器（１
１）と、ランダムパターン用の期待波形データがストア
されている期待波形出力用ランダムパターンメモリ（１
２１〜１２ｎ）と、ランダムパターン用の判定結果のマ
スク波形データがストアされているマスク波形出力用ラ
ンダムパターンメモリ（１３１〜１３ｎ）と、シリアル
パターン用の期待波形データがストアされている期待波
形出力用シリアルパターンメモリ（１４１〜１４ｍ）
と、シリアルパターン用の判定結果のマスク波形データ
がストアされているマスク波形出力用シリアルパターン
メモリ（１５１〜１５ｍ）と、前記期待波形出力用シリ
アルパターンメモリ（１４１〜１４ｍ）より出力される
データ（ＳＯ１〜ＳＯｍ）をプログラムされたピンに振
り分ける第１のピンセレクタ（１６）と、前記マスク波
形出力用シリアルパターンメモリ（１５１〜１５ｍ）よ
り出力されるデータ（ＳＭ１〜ＳＭｍ）をプログラムさ
れたピンに振り分ける第２のピンセレクタ（１７）と、
前記期待波形出力用ランダムパターンメモリ（１２１〜
１２ｎ）より出力されるデータ（ＰＯ１〜ＰＯｎ）と前
記第１のピンセレクタ（１６）より出力されるピン毎の
シリアルパターン期待データ（ＰＳＯ１〜ＰＳＯｎ）と
をシリアル動作中に出力されるピン毎の切換信号（Ｓ１
〜Ｓｎ）により切り換えるセレクタ（１８）と、このセ
レクタ（１８）の出力と外部入力データを比較し判定す
るコンパレータ回路（２０）と、前記第１のピンセレク
タ（１６）より出力されるピン毎のシリアルモード切換
信号（ＳＰ１〜ＳＰｎ）と前記第２のピンセレクタ（１
７）より出力されるピン毎のシリアルパターン判定結果
のマスク波形データ（ＰＳＭ１〜ＰＳＭｎ）からシリア
ルパターン動作中に出力されるピン毎の切換信号（Ｓ１
〜Ｓｎ）を生成し、このピン毎の切換信号（Ｓ１〜Ｓ
ｎ）に基づいてマスク波形出力用ランダムパターンメモ
リ（１３１〜１３ｎ）の出力（ＰＭ１〜ＰＭｎ）を選択
的に通過させる論理演算回路（２２〜２４）と、この論
理演算回路（２２〜２４）の出力状態により前記コンパ
レータ回路（２０）から出力される判定結果をマスクす
るマスク制御回路（２１）とを具備して構成するように
した。
【００２７】特に、論理演算回路（２２〜２４）は、第
１のピンセレクタ（１６）より出力されるピン毎のシリ
アルモード切換信号（ＳＰ１〜ＳＰｎ）と第２のピンセ
レクタ（１７）より出力されるピン毎のシリアルパター
ン判定結果のマスク波形データ（ＰＳＭ１〜ＰＳＭｎ）
との論理積を演算し、シリアルパターン動作中に出力さ
れるピン毎の切換信号（Ｓ１〜Ｓｎ）を出力する論理積
ゲート（２２）と、この論理積ゲート（２２）から出力
されるピン毎の切換信号（Ｓ１〜Ｓｎ）を反転する反転
ゲート（２４）と、この反転ゲート（２４）の出力によ
りマスク波形出力用ランダムパターンメモリ（１３１〜
１３ｎ）の出力（ＰＭ１〜ＰＭｎ）を通過させるか否か
を制御する論理積ゲート（２３）とを備え、第２の論理
積ゲート（２３）の出力をマスク制御回路（２１）に出
力するようにした。
１のピンセレクタ（１６）より出力されるピン毎のシリ
アルモード切換信号（ＳＰ１〜ＳＰｎ）と第２のピンセ
レクタ（１７）より出力されるピン毎のシリアルパター
ン判定結果のマスク波形データ（ＰＳＭ１〜ＰＳＭｎ）
との論理積を演算し、シリアルパターン動作中に出力さ
れるピン毎の切換信号（Ｓ１〜Ｓｎ）を出力する論理積
ゲート（２２）と、この論理積ゲート（２２）から出力
されるピン毎の切換信号（Ｓ１〜Ｓｎ）を反転する反転
ゲート（２４）と、この反転ゲート（２４）の出力によ
りマスク波形出力用ランダムパターンメモリ（１３１〜
１３ｎ）の出力（ＰＭ１〜ＰＭｎ）を通過させるか否か
を制御する論理積ゲート（２３）とを備え、第２の論理
積ゲート（２３）の出力をマスク制御回路（２１）に出
力するようにした。
【００２８】また、前記マスク波形出力用ランダムパタ
ーンメモリ（１３１〜１３ｎ）のシリアルパターン動作
指定時のアドレスに対して「マスク有り」をストアして
おくようにした。
ーンメモリ（１３１〜１３ｎ）のシリアルパターン動作
指定時のアドレスに対して「マスク有り」をストアして
おくようにした。
【００２９】
【作用】上記構成において、アドレス発生器（１１）、
期待波形出力用ランダムパターンメモリ（１２１〜１２
ｎ）、マスク波形出力用ランダムパターンメモリ（１３
１〜１３ｎ）、期待波形出力用シリアルパターンメモリ
（１４１〜１４ｍ）、マスク波形出力用シリアルパター
ンメモリ（１５１〜１５ｍ）、ピンセレクタ（１６，１
７）、セレクタ（１８）、コンパレータ回路（２０）、
マスク制御回路（２１）は従来と同じ構成であり、この
発明が特徴とする点は、第２のピンセレクタ（１７）の
出力（ＰＳＭ１〜ＰＳＭｎ）と第１のピンセレクタ（１
６）の出力（ＳＰ１〜ＳＰｎ）とを、論理積ゲート（２
２）で論理積演算することにより切換信号（Ｓ１〜Ｓ
ｎ）を作り出し、この切換信号（Ｓ１〜Ｓｎ）を反転ゲ
ート（２４）で反転し、この反転切換信号とマスク波形
出力用ランダムパターンメモリ（１３１〜１３ｎ）の出
力（ＰＭ１〜ＰＭｎ）とを論理積ゲート（２３）で論理
積演算し、その演算結果をマスク制御回路（２１）に出
力してマスク制御を行うようにした点にある。
期待波形出力用ランダムパターンメモリ（１２１〜１２
ｎ）、マスク波形出力用ランダムパターンメモリ（１３
１〜１３ｎ）、期待波形出力用シリアルパターンメモリ
（１４１〜１４ｍ）、マスク波形出力用シリアルパター
ンメモリ（１５１〜１５ｍ）、ピンセレクタ（１６，１
７）、セレクタ（１８）、コンパレータ回路（２０）、
マスク制御回路（２１）は従来と同じ構成であり、この
発明が特徴とする点は、第２のピンセレクタ（１７）の
出力（ＰＳＭ１〜ＰＳＭｎ）と第１のピンセレクタ（１
６）の出力（ＳＰ１〜ＳＰｎ）とを、論理積ゲート（２
２）で論理積演算することにより切換信号（Ｓ１〜Ｓ
ｎ）を作り出し、この切換信号（Ｓ１〜Ｓｎ）を反転ゲ
ート（２４）で反転し、この反転切換信号とマスク波形
出力用ランダムパターンメモリ（１３１〜１３ｎ）の出
力（ＰＭ１〜ＰＭｎ）とを論理積ゲート（２３）で論理
積演算し、その演算結果をマスク制御回路（２１）に出
力してマスク制御を行うようにした点にある。
【００３０】すなわち、第１のピンセレクタ（１６）の
切換信号出力（ＳＰ１〜ＳＰｎ）は第１の論理積ゲート
（２２）に入力され、第２のピンセレクタ（１７）の出
力（ＰＳＭ１〜ＰＳＭｎ）の状態により制御される。ま
たその制御後の切換信号（Ｓ１〜Ｓｎ）は反転ゲート
（２４）で反転されて第２の論理積ゲート（２３）に入
力される。この第２の論理積ゲート（２３）は、その反
転切換信号の入力状態によりマスク波形出力用ランダム
パターンメモリ（１３１〜１３ｎ）の出力（ＰＭ１〜Ｐ
Ｍｎ）を導出するか否かを決定する。
切換信号出力（ＳＰ１〜ＳＰｎ）は第１の論理積ゲート
（２２）に入力され、第２のピンセレクタ（１７）の出
力（ＰＳＭ１〜ＰＳＭｎ）の状態により制御される。ま
たその制御後の切換信号（Ｓ１〜Ｓｎ）は反転ゲート
（２４）で反転されて第２の論理積ゲート（２３）に入
力される。この第２の論理積ゲート（２３）は、その反
転切換信号の入力状態によりマスク波形出力用ランダム
パターンメモリ（１３１〜１３ｎ）の出力（ＰＭ１〜Ｐ
Ｍｎ）を導出するか否かを決定する。
【００３１】通常、シリアル動作を指定したランダムパ
ターンメモリ（１３１〜１３ｎ）のアドレスラインは、
シリアルパターン動作中には使用しないので、このアド
レスラインのマスク波形出力用ランダムパターンメモリ
（１３１〜１３ｎ）の内容を「マスクあり」にしておく
ことで、切換信号（Ｓ１〜Ｓｎ）の状態によりマスクデ
ータを生成出力することができる。つまり、ランダムパ
ターンメモリ（１３１〜１３ｎ）がシリアルパターン動
作中は一定アドレスを保持し出力が切り換えないことを
利用し、回路を簡素化を実現している。
ターンメモリ（１３１〜１３ｎ）のアドレスラインは、
シリアルパターン動作中には使用しないので、このアド
レスラインのマスク波形出力用ランダムパターンメモリ
（１３１〜１３ｎ）の内容を「マスクあり」にしておく
ことで、切換信号（Ｓ１〜Ｓｎ）の状態によりマスクデ
ータを生成出力することができる。つまり、ランダムパ
ターンメモリ（１３１〜１３ｎ）がシリアルパターン動
作中は一定アドレスを保持し出力が切り換えないことを
利用し、回路を簡素化を実現している。
【００３２】
【実施例】以下、図１乃至図４を参照してこの発明の一
実施例を詳細に説明する。但し、図１において図５と同
一部分には同一符号を付して示し、重複する説明を省略
する。
実施例を詳細に説明する。但し、図１において図５と同
一部分には同一符号を付して示し、重複する説明を省略
する。
【００３３】図１はこの発明に係るマスク制御装置の構
成を示すもので、この実施例において図５に示した従来
のマスク制御装置と異なる点は、ピンセレクタ１７の出
力ＰＳＭ１〜ＰＳＭｎとピンセレクタ１６の出力ＳＰ１
〜ＳＰｎとの論理積を演算する論理積ゲート２２を備
え、この論理積ゲート２２によりＳ１〜Ｓｎ信号を作り
出すようにした点と、図５のセレクタ１９を、Ｓ１〜Ｓ
ｎ信号の反転ゲート２４と、マスク波形出力用ランダム
パターンメモリ１３１〜１３ｎの出力ＰＭ１〜ＰＭｎと
反転ゲート２４の出力との論理積を演算する論理積ゲー
ト２３とに置き換えた点にある。
成を示すもので、この実施例において図５に示した従来
のマスク制御装置と異なる点は、ピンセレクタ１７の出
力ＰＳＭ１〜ＰＳＭｎとピンセレクタ１６の出力ＳＰ１
〜ＳＰｎとの論理積を演算する論理積ゲート２２を備
え、この論理積ゲート２２によりＳ１〜Ｓｎ信号を作り
出すようにした点と、図５のセレクタ１９を、Ｓ１〜Ｓ
ｎ信号の反転ゲート２４と、マスク波形出力用ランダム
パターンメモリ１３１〜１３ｎの出力ＰＭ１〜ＰＭｎと
反転ゲート２４の出力との論理積を演算する論理積ゲー
ト２３とに置き換えた点にある。
【００３４】すなわち、ピンセレクタ１６の出力ＳＰ１
〜ＳＰｎは論理積ゲート２２に入力され、ピンセレクタ
１７の出力ＰＳＭ１〜ＰＳＭｎの状態により制御され
る。また、その制御後の信号はＳ１〜Ｓｎとなり、論理
積ゲート２２より出力され、反転ゲート２４に入力され
る。
〜ＳＰｎは論理積ゲート２２に入力され、ピンセレクタ
１７の出力ＰＳＭ１〜ＰＳＭｎの状態により制御され
る。また、その制御後の信号はＳ１〜Ｓｎとなり、論理
積ゲート２２より出力され、反転ゲート２４に入力され
る。
【００３５】さらに、反転ゲート２４は入力されたＳ１
〜Ｓｎ信号を反転させ、論理積ゲート２３に入力して、
その入力状態によりマスク波形出力用ランダムパターン
メモリ１３１〜１３ｎの出力ＰＭ１〜ＰＭｎを論理積ゲ
ート２３にＰＭ１〜ＰＭｎの出力を出力するか否かを決
定する。
〜Ｓｎ信号を反転させ、論理積ゲート２３に入力して、
その入力状態によりマスク波形出力用ランダムパターン
メモリ１３１〜１３ｎの出力ＰＭ１〜ＰＭｎを論理積ゲ
ート２３にＰＭ１〜ＰＭｎの出力を出力するか否かを決
定する。
【００３６】通常、シリアルモード動作に指定されたと
きのランダムパターンメモリ１２１〜１２ｎ，１３１〜
１３ｎのアドレスラインは、シリアルモード動作中には
使用されていないので、このアドレスラインのマスク波
形出力用ランダムパターンメモリ１３１〜１３ｎの出力
内容をマスク有りにしておけば、Ｓ１〜Ｓｎ信号の状態
によりマスク波形データを出力することができる。
きのランダムパターンメモリ１２１〜１２ｎ，１３１〜
１３ｎのアドレスラインは、シリアルモード動作中には
使用されていないので、このアドレスラインのマスク波
形出力用ランダムパターンメモリ１３１〜１３ｎの出力
内容をマスク有りにしておけば、Ｓ１〜Ｓｎ信号の状態
によりマスク波形データを出力することができる。
【００３７】さらに、ＬＳＳＤ機能を含んだテストプロ
グラムの記述例を図２に示して、その動作を具体的に説
明する。
グラムの記述例を図２に示して、その動作を具体的に説
明する。
【００３８】ここで、図２（ａ）は、ランダムアドレス
が“０”〜“４”のときのランダムパターン期待波形デ
ータ、ランダムパターンマスク波形データ、アドレス発
生制御コマンドのプログラム設定を示している。このテ
ストプログラムは、ランダムアドレスが“３”のとき
「マスク有り」となっている点以外、図７（ａ）に示し
たプログラムと同じである。
が“０”〜“４”のときのランダムパターン期待波形デ
ータ、ランダムパターンマスク波形データ、アドレス発
生制御コマンドのプログラム設定を示している。このテ
ストプログラムは、ランダムアドレスが“３”のとき
「マスク有り」となっている点以外、図７（ａ）に示し
たプログラムと同じである。
【００３９】一方、図２（ｂ）は、シリアルアドレスが
“０”〜“３”のときの期待波形用シリアルパターンデ
ータ、マスク波形用シリアルパターンデータのプログラ
ム設定を示している。この場合、図７（ｂ）と同じであ
る。
“０”〜“３”のときの期待波形用シリアルパターンデ
ータ、マスク波形用シリアルパターンデータのプログラ
ム設定を示している。この場合、図７（ｂ）と同じであ
る。
【００４０】このとき、ランダムパターンメモリ１２１
〜１２ｎ，１３１〜１３ｎ、シリアルパターンメモリ１
４１〜１４ｍ，１５１〜１５ｍには、それぞれ図３に示
すようにデータがストアされる。図２（ａ）のプログラ
ムからわかるように、マスク波形出力用ランダムパター
ンメモリ１３１〜１３ｎの“３”アドレスには「マスク
有り」がストアされ、その他のアドレスについては図８
の場合と同じである。
〜１２ｎ，１３１〜１３ｎ、シリアルパターンメモリ１
４１〜１４ｍ，１５１〜１５ｍには、それぞれ図３に示
すようにデータがストアされる。図２（ａ）のプログラ
ムからわかるように、マスク波形出力用ランダムパター
ンメモリ１３１〜１３ｎの“３”アドレスには「マスク
有り」がストアされ、その他のアドレスについては図８
の場合と同じである。
【００４１】いま、アドレス発生器１１において、上記
テストプログラムに従って実時間でランダムアドレスま
たはシリアルアドレス及びパターンモード信号を発生し
たとする。このとき、アドレス発生器１は図４（ａ）〜
（ｃ）に示すようなランダムアドレス、パターンモード
信号、シリアルアドレスを出力する。
テストプログラムに従って実時間でランダムアドレスま
たはシリアルアドレス及びパターンモード信号を発生し
たとする。このとき、アドレス発生器１は図４（ａ）〜
（ｃ）に示すようなランダムアドレス、パターンモード
信号、シリアルアドレスを出力する。
【００４２】さらに実時間で動作する時、各回路は従来
の技術で説明した内容通りに動作し、アドレス発生器１
１より発生されるアドレスにより図４（ｄ）〜（ｈ）に
示すようなタイミングの波形を出力する。
の技術で説明した内容通りに動作し、アドレス発生器１
１より発生されるアドレスにより図４（ｄ）〜（ｈ）に
示すようなタイミングの波形を出力する。
【００４３】すなわち、アドレス発生器１１は、実時間
で動作する時、図４（ａ），（ｃ）に示すランダムアド
レス及びシリアルアドレスを各メモリ１２１〜１２ｎ，
１３１〜１３ｎ，１４１〜１４ｍ，１５１〜１５ｍへ出
力する。そのアドレスを受けた各メモリはアドレスに従
って動作するが、特にマスク波形出力用ランダムパター
ンメモリ１３１〜１３ｎはＰＭ１〜ＰＭｎ信号を論理積
ゲート２３へ、図４（ｄ）（第１ピンを代表して示して
いる）のように出力する。
で動作する時、図４（ａ），（ｃ）に示すランダムアド
レス及びシリアルアドレスを各メモリ１２１〜１２ｎ，
１３１〜１３ｎ，１４１〜１４ｍ，１５１〜１５ｍへ出
力する。そのアドレスを受けた各メモリはアドレスに従
って動作するが、特にマスク波形出力用ランダムパター
ンメモリ１３１〜１３ｎはＰＭ１〜ＰＭｎ信号を論理積
ゲート２３へ、図４（ｄ）（第１ピンを代表して示して
いる）のように出力する。
【００４４】また、同じようにマスク波形出力用シリア
ルパターンメモリ１５１〜１５ｍも、図４（ｃ）のシリ
アルアドレスに従って図４（ｅ）（第１ビットを代表し
て示している）のように出力する。
ルパターンメモリ１５１〜１５ｍも、図４（ｃ）のシリ
アルアドレスに従って図４（ｅ）（第１ビットを代表し
て示している）のように出力する。
【００４５】後段のピンセレクタ１７の動作は従来の技
術で述べた通りであり、本説明上では、あらかじめ第１
ピンに出力がでるようにセットされている。なお、従来
の技術で説明したように、期待波形データとマスク波形
データは対をなしているので、ピンセレクタ１６も第１
ピンに出力がでるようにセットされている。
術で述べた通りであり、本説明上では、あらかじめ第１
ピンに出力がでるようにセットされている。なお、従来
の技術で説明したように、期待波形データとマスク波形
データは対をなしているので、ピンセレクタ１６も第１
ピンに出力がでるようにセットされている。
【００４６】よって、ピンセレクタ１６からは、図４
（ｂ）に示すアドレス発生器１１からのパターンモード
信号にしたがい、図４（ｆ）に示すＳＰ信号（第１ピン
を代表して示す）が出力される。
（ｂ）に示すアドレス発生器１１からのパターンモード
信号にしたがい、図４（ｆ）に示すＳＰ信号（第１ピン
を代表して示す）が出力される。
【００４７】また、ピンセレクタ１７より図４（ｅ）の
マスク波形出力用シリアルメモリ（第１ビット）のよう
な出力が、ピンセレクタ１７の第１ピン用として出力さ
れ、この出力が、次段の論理積ケート２２に加えられ、
この論理積ゲート２２に入力されるピンセレクタ１６の
出力ＳＰを制御し、図４（ｇ）に示すＳ信号（第１ピ
ン）のような波形として論理積ゲート２２より出力され
る。
マスク波形出力用シリアルメモリ（第１ビット）のよう
な出力が、ピンセレクタ１７の第１ピン用として出力さ
れ、この出力が、次段の論理積ケート２２に加えられ、
この論理積ゲート２２に入力されるピンセレクタ１６の
出力ＳＰを制御し、図４（ｇ）に示すＳ信号（第１ピ
ン）のような波形として論理積ゲート２２より出力され
る。
【００４８】このＳ信号が反転ゲート２２により反転さ
れて論理積ゲート２３に加えられ、この論理積ゲート２
３を制御することにより、マスク波形出力用ランダムパ
ターンメモリ１３１〜１３ｎの出力を論理積ゲート２３
に出力するか否かを決定すると、図４（ｈ）に示す論理
積ゲート２３の出力のような波形が出力される。
れて論理積ゲート２３に加えられ、この論理積ゲート２
３を制御することにより、マスク波形出力用ランダムパ
ターンメモリ１３１〜１３ｎの出力を論理積ゲート２３
に出力するか否かを決定すると、図４（ｈ）に示す論理
積ゲート２３の出力のような波形が出力される。
【００４９】この論理積ゲート２３の出力によりマスク
制御回路２１を制御することで、ＤＵＴからの出力デー
タと期待波形データとの判定結果をマスクまたは判定出
力することができる。
制御回路２１を制御することで、ＤＵＴからの出力デー
タと期待波形データとの判定結果をマスクまたは判定出
力することができる。
【００５０】したがって、上記構成によるマスク制御装
置は、従来３経路のインターフェイスを必要としていた
シリアルパターン生成を２経路のインターフェースで実
現でき、かつランダムパターンの機能を利用することで
回路も簡略化ができる。
置は、従来３経路のインターフェイスを必要としていた
シリアルパターン生成を２経路のインターフェースで実
現でき、かつランダムパターンの機能を利用することで
回路も簡略化ができる。
【００５１】なお、ここでは詳細を説明しないが、ＤＵ
Ｔへの出力側の回路（一般的にドライバ回路）について
は、ランダムパターンメモリ及びシリアルパターンメモ
リ共従来と同じである。
Ｔへの出力側の回路（一般的にドライバ回路）について
は、ランダムパターンメモリ及びシリアルパターンメモ
リ共従来と同じである。
【００５２】
【発明の効果】以上述べたようにこの発明によれば、よ
り少ないインターフェ−スでシリアルパターン発生を実
現し、かつランダムパターン機能を利用して回路も簡略
化したマスク制御装置を提供することができる。
り少ないインターフェ−スでシリアルパターン発生を実
現し、かつランダムパターン機能を利用して回路も簡略
化したマスク制御装置を提供することができる。
【図１】この発明に係るマスク制御装置の一実施例の構
成を示すブロック回路図である。
成を示すブロック回路図である。
【図２】同実施例に用いられるプログラム例を示す図で
ある。
ある。
【図３】図２のプログラムを用いたときの各ランダムパ
ターンメモリ及びシリアルパターンメモリのストア状態
を示す図である。
ターンメモリ及びシリアルパターンメモリのストア状態
を示す図である。
【図４】同実施例の動作を説明するための各回路出力タ
イミング波形を示すタイミング図である。
イミング波形を示すタイミング図である。
【図５】従来のマスク制御装置の構成を示すブロック回
路図である。
路図である。
【図６】図５の従来例におけるピンセレクタの具体的な
構成を示すブロック回路図である。
構成を示すブロック回路図である。
【図７】図５の従来例におけるプログラム例を示す図で
ある。
ある。
【図８】図５の従来例において、図７のプログラムを用
いたときの各ランダムパターンメモリ及びシリアルパタ
ーンメモリのストア状態を示す図である。
いたときの各ランダムパターンメモリ及びシリアルパタ
ーンメモリのストア状態を示す図である。
【図９】図５の従来例において、アドレス発生器の出力
タイミング波形を示すタイミング図である。
タイミング波形を示すタイミング図である。
１１ アドレス発生器 １２１〜１２ｎ 期待波形出力用ランダムパターンメモ
リ １３１〜１３ｎ マスク波形出力用ランダムパターンメ
モリ １４１〜１４ｍ 期待波形出力用シリアルパターンメモ
リ １５１〜１５ｍ マスク波形出力用シリアルパターンメ
モリ １６，１７ ピンセレクタ １８，１９ セレクタ ２０ コンパレータ回路（ＣＭＰ） ２１ マスク制御回路 ２２，２３ 論理積ゲート ２４ 反転ゲート Ｒ１〜Ｒｎ レジスタ群 ＡＮＤ１０〜ＡＮＤ１ｍ…ＡＮＤｎ０〜ＡＮＤｎｍ 論
理積ゲート ＯＲ１〜ＯＲｎ 論理和ゲート
リ １３１〜１３ｎ マスク波形出力用ランダムパターンメ
モリ １４１〜１４ｍ 期待波形出力用シリアルパターンメモ
リ １５１〜１５ｍ マスク波形出力用シリアルパターンメ
モリ １６，１７ ピンセレクタ １８，１９ セレクタ ２０ コンパレータ回路（ＣＭＰ） ２１ マスク制御回路 ２２，２３ 論理積ゲート ２４ 反転ゲート Ｒ１〜Ｒｎ レジスタ群 ＡＮＤ１０〜ＡＮＤ１ｍ…ＡＮＤｎ０〜ＡＮＤｎｍ 論
理積ゲート ＯＲ１〜ＯＲｎ 論理和ゲート
Claims (3)
- 【請求項１】 テストプログラムにしたがって、実時間
でランダムパターンメモリ用アドレス、シリアルパター
ンメモリ用アドレス及びランダム／シリアルパターンモ
ード信号を発生するアドレス発生器(11)と、 ランダムパターン用の期待波形データがストアされてい
る期待波形出力用ランダムパターンメモリ(121〜12n)
と、 ランダムパターン用の判定結果のマスク波形データがス
トアされているマスク波形出力用ランダムパターンメモ
リ(131〜13n)と、 シリアルパターン用の期待波形データがストアされてい
る期待波形出力用シリアルパターンメモリ(141〜14m)
と、 シリアルパターン用の判定結果のマスク波形データがス
トアされているマスク波形出力用シリアルパターンメモ
リ(151〜15m)と、 前記期待波形出力用シリアルパターンメモリ(141〜14m)
より出力されるデータ(SO1〜SOm)をプログラムされたピ
ンに振り分ける第１のピンセレクタ(16)と、 前記マスク波形出力用シリアルパターンメモリ(151〜15
m)より出力されるデータ(SM1〜SMm)をプログラムされた
ピンに振り分ける第２のピンセレクタ(17)と、 前記期待波形出力用ランダムパターンメモリ(121〜12n)
より出力されるデータ(PO1〜POn)と前記第１のピンセレ
クタ(16)より出力されるピン毎のシリアルパターン期待
データ(PSO1 〜PSOn) とをシリアル動作中に出力される
ピン毎の切換信号(S1 〜Sn) により切り換えるセレクタ
(18)と、 このセレクタ(18)の出力と外部入力データを比較し判定
するコンパレータ回路(20)と、 前記第１のピンセレクタ(16)より出力されるピン毎のシ
リアルモード切換信号(SP1〜SPn)と前記第２のピンセレ
クタ(17)より出力されるピン毎のシリアルパターン判定
結果のマスク波形データ(PSM1 〜PSMn) からシリアルパ
ターン動作中に出力されるピン毎の切換信号(S1 〜Sn)
を生成し、このピン毎の切換信号(S1 〜Sn) に基づいて
マスク波形出力用ランダムパターンメモリ(131〜13n)の
出力(PM1〜PMn)を選択的に通過させる論理演算回路(22
〜24) と、 この論理演算回路(22 〜24) の出力状態により前記コン
パレータ回路(20)から出力される判定結果をマスクする
マスク制御回路(21)とを具備することを特徴とするマス
ク制御装置。 - 【請求項２】 前記論理演算回路(22 〜24) は、 前記第１のピンセレクタ(16)より出力されるピン毎のシ
リアルモード切換信号(SP1〜SPn)と前記第２のピンセレ
クタ(17)より出力されるピン毎のシリアルパターン判定
結果のマスク波形データ(PSM1 〜PSMn) との論理積を演
算し、シリアルパターン動作中に出力されるピン毎の切
換信号(S1 〜Sn) を出力する第１の論理積ゲート(22)
と、 この第１の論理積ゲート(22)から出力されるピン毎の切
換信号(S1 〜Sn) を反転する反転ゲート(24)と、 この反転ゲート(24)の出力によりマスク波形出力用ラン
ダムパターンメモリ(131〜13n)の出力(PM1〜PMn)を通過
させるか否かを制御する第２の論理積ゲート(23)とを備
え、前記第２の論理積ゲート(23)の出力を前記マスク制
御回路(21)に出力するようにしたことを特徴とする請求
項１記載のマスク制御装置。 - 【請求項３】 前記マスク波形出力用ランダムパターン
メモリ(131〜13n)のシリアルパターン動作指定時のアド
レスに対して「マスク有り」をストアしておくようにし
たことを特徴とする請求項１記載のマスク制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18644095A JP3237473B2 (ja) | 1995-06-29 | 1995-06-29 | マスク制御装置 |
| US08/668,228 US5668819A (en) | 1995-06-29 | 1996-06-21 | Mask control device for LSI tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18644095A JP3237473B2 (ja) | 1995-06-29 | 1995-06-29 | マスク制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0915306A true JPH0915306A (ja) | 1997-01-17 |
| JP3237473B2 JP3237473B2 (ja) | 2001-12-10 |
Family
ID=16188490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18644095A Expired - Fee Related JP3237473B2 (ja) | 1995-06-29 | 1995-06-29 | マスク制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5668819A (ja) |
| JP (1) | JP3237473B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012221A (ja) * | 2005-07-04 | 2007-01-18 | Advantest Corp | 試験装置、及び製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6032275A (en) * | 1996-01-12 | 2000-02-29 | Advantest Corp. | Test pattern generator |
| KR100238933B1 (ko) * | 1996-01-12 | 2000-03-02 | 오우라 히로시 | 시험 패턴 발생기 |
| JP3358492B2 (ja) * | 1997-04-25 | 2002-12-16 | 安藤電気株式会社 | 半導体試験装置 |
| US6311299B1 (en) * | 1999-03-01 | 2001-10-30 | Micron Technology, Inc. | Data compression circuit and method for testing embedded memory devices |
| JP2000352575A (ja) * | 1999-06-10 | 2000-12-19 | Mitsubishi Electric Corp | 組み込み型自己テスト回路およびテスト方法 |
| JP2001004713A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 半導体集積回路のテスト回路 |
| US6728648B1 (en) * | 1999-09-24 | 2004-04-27 | Tektronix, Inc. | Test and measurement instrument having telecommunications mask testing capability with an autofit to mask feature |
| US6973404B1 (en) * | 2000-09-11 | 2005-12-06 | Agilent Technologies, Inc. | Method and apparatus for administering inversion property in a memory tester |
| US6834364B2 (en) * | 2001-04-19 | 2004-12-21 | Agilent Technologies, Inc. | Algorithmically programmable memory tester with breakpoint trigger, error jamming and 'scope mode that memorizes target sequences |
| DE102004051344A1 (de) * | 2004-10-21 | 2006-05-04 | Infineon Technologies Ag | Halbleiter-Bauelement-Test-Einrichtung mit Schieberegister, sowie Halbleiter-Bauelement-Test-Verfahren |
| DE102004051346A1 (de) * | 2004-10-21 | 2006-05-04 | Infineon Technologies Ag | Halbleiter-Bauelement-Test-Einrichtung, insbesondere Daten-Zwischenspeicher-Bauelement mit Halbleiter-Bauelement-Test-Einrichtung, sowie Halbleiter-Bauelement-Test-Verfahren |
| US7523367B2 (en) * | 2005-06-30 | 2009-04-21 | International Business Machines Corporation | Method and apparatus to verify non-deterministic results in an efficient random manner |
| US7769558B2 (en) * | 2006-07-10 | 2010-08-03 | Asterion, Inc. | Digital waveform generation and measurement in automated test equipment |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4313200A (en) * | 1978-08-28 | 1982-01-26 | Takeda Riken Kogyo Kabushikikaisha | Logic test system permitting test pattern changes without dummy cycles |
| US4369511A (en) * | 1979-11-21 | 1983-01-18 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory test equipment |
| JP2527935B2 (ja) * | 1986-05-19 | 1996-08-28 | 株式会社 アドバンテスト | 半導体メモリ試験装置 |
| JPH0746127B2 (ja) * | 1986-05-20 | 1995-05-17 | 三菱電機株式会社 | 半導体試験装置 |
| JPS63271180A (ja) * | 1987-04-30 | 1988-11-09 | Fujitsu Ltd | 集積回路用試験装置 |
| JP2814268B2 (ja) * | 1989-07-21 | 1998-10-22 | 安藤電気株式会社 | 演算機能内蔵メモリ用パターン発生装置 |
| JPH04218785A (ja) * | 1990-12-19 | 1992-08-10 | Advantest Corp | Ｉｃ試験装置 |
| JP2797793B2 (ja) * | 1991-11-29 | 1998-09-17 | 日本電気株式会社 | 疑似乱数パタン発生回路 |
-
1995
- 1995-06-29 JP JP18644095A patent/JP3237473B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-21 US US08/668,228 patent/US5668819A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012221A (ja) * | 2005-07-04 | 2007-01-18 | Advantest Corp | 試験装置、及び製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5668819A (en) | 1997-09-16 |
| JP3237473B2 (ja) | 2001-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900004889B1 (ko) | 테스트 패턴 제너레이터 | |
| JPH0915306A (ja) | マスク制御装置 | |
| KR100597771B1 (ko) | 메모리용 테스트 회로 | |
| JP3267981B2 (ja) | メモリ試験装置及びこの試験装置をｒａｍ試験モードとｒｏｍ試験モードとに切り替える方法 | |
| KR20000075496A (ko) | 데이터 직렬변환기를 구비한 반도체 테스터 | |
| JP2005063471A (ja) | 半導体試験装置及びその制御方法 | |
| JPH10232271A (ja) | Ｉｃ試験装置 | |
| JP3549174B2 (ja) | メモリ試験装置 | |
| US5856985A (en) | Test pattern generator | |
| JPH10319095A (ja) | 半導体テスト装置 | |
| US6032281A (en) | Test pattern generator for memories having a block write function | |
| JP3645980B2 (ja) | マルチビットテスト回路及びそのテスト方法 | |
| US20020049943A1 (en) | Semiconductor test system | |
| JPH033200A (ja) | 半導体記憶装置 | |
| JPS6095369A (ja) | テストパターン発生方法 | |
| JP2824853B2 (ja) | パターンデータ書込み方式 | |
| JPH09274592A (ja) | メモリテスト回路およびメモリテスト方法 | |
| JP4922506B2 (ja) | 半導体メモリ試験装置 | |
| JP3177975B2 (ja) | １チップマイクロコンピュータ | |
| JP2903890B2 (ja) | Ｉｃテスタ | |
| JP3119383B2 (ja) | データ幅切り換え機能付半導体メモリ試験装置 | |
| JP2001176300A (ja) | メモリ検査装置 | |
| JPH03215765A (ja) | メモリ試験装置 | |
| JPH05150005A (ja) | タイミングエツジの融通性をもつｌｓｉテスタ | |
| JP2003107137A (ja) | パターン発生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |