KR100639678B1 - 테스트 장치 - Google Patents

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Abstract

본 발명은 테스트 장치를 공개한다. 이 테스트 장치는 반도체 메모리 장치의 출력데이터를 공통 수신하고, 복수개의 스트로브 신호들 각각의 타이밍에 기초하여 상기 출력데이터에 대한 비교값들을 획득하고, 상기 비교값들을 논리합하여 논리합된 비교값을 발생하는 비교부와, 상기 복수개의 스트로브들을 정형화한 후, 상기 복수개의 스트로브들을 상기 비교부에 전달하고, 상기 비교부로부터 출력되는 상기 논리합된 비교값을 분석하여 상기 반도체 메모리 장치의 불량 여부를 확인하는 제어부를 구비하는 것을 특징으로 한다. 따라서 복수개의 스트로브를 통해 가변적인 유효 데이터 발생 구간을 가지는 반도체 메모리 장치를 보다 정확하게 테스트하되, 단 한번의 테스트를 통해 복수개의 스트로브에 의한 비교값들을 획득할 수 있도록 하여 테스트 시간을 획기적으로 감소시켜 준다.

Description

테스트 장치{test device}
도 1은 일반적인 반도체 메모리 장치의 동작 특성을 도시한 도면.
도 2는 종래의 기술에 따른 테스트 장치의 내부 구성도를 도시한 도면.
도 3은 본 발명의 제 1 실시예에 따른 테스트 장치의 구성도를 도시한 도면.
도 4는 도 3의 테스트 장치의 테스트 방법을 설명하기 위한 흐름도를 도시한 도면.
도 5는 도 3의 테스트 장치의 타이밍도를 도시한 도면.
도 6은 본 발명의 제 2 실시예에 따른 테스트 장치의 구성도를 도시한 도면.
본 발명은 테스트 장치에 관한 것으로, 특히 가변적인 유효 데이터 발생 구간을 가지는 반도체 메모리 장치의 불량 여부를 정확하게 확인할 수 있도록 하는 테스트 장치에 관한 것이다.
종래의 반도체 메모리 장치의 테스트 장치는 반도체 메모리 장치의 불량 여부를 판단하기 위해, 피시험 반도체 메모리 장치에 소정의 테스트 패턴을 인가하고, 이에 응답하여 출력되는 데이터를 통해 피시험 반도체 메모리 장치의 불량 여 부를 확인하는 장치이다.
도 1은 이러한 테스트 장치를 통해 불량 여부를 확인하는 일반적인 반도체 메모리 장치의 동작 특성을 도시한 도면이다.
이때, x 축은 경과 시간을, y축은 반도체 메모리 장치의 동작 전원을, *은 유효 데이터를 각각 나타낸다.
도면에 도시된 바와 같이, 반도체 메모리 장치의 동작 전원이 상승하면 유효 데이터 발생 구간의 발생 시점은 점차 지연된다. 예를 들어, 반도체 메모리 장치가 동작 전원으로 2.1V를 채택하는 경우에는, 반도체 메모리 장치는 약 0.4ns부터 유효 데이터를 출력하기 시작하여 약 1.5ns까지 유효 데이터를 출력하나, 동작 전원으로 3.9V를 채택하는 경우에는, 약 1.4ns부터 유효 데이터를 출력하기 시작하여 약 2.5ns까지 유효 데이터를 출력한다.
그리고 도면에 도시되지는 않았으나 상기의 유효 데이터 발생 구간의 폭은 반도체 메모리 장치의 동작 속도가 빨라짐에 따라 좁아지게 된다.
이와 같이 반도체 메모리 장치는 동작 전원 및 동작 속도에 따라 가변적으로 변경되는 유효 데이터 발생 구간을 가진다. 또한 반도체 메모리 장치의 유효 데이터 발생 구간은 동일한 동작 속도 및 동작 전원하에서도 주변의 환경 및 장비에 따라 상이해진다.
이에 종래의 테스트 장치는 도 1에서와 같이 가변적인 유효 데이터 발생 구간을 가지는 반도체 메모리 장치를 보다 정확하게 테스트하기 위해서 서로 다른 위상 지연을 가지는 복수개의 스트로브(strobe1~strobeN)를 구비하여 주었다.
여기서, 스트로브(strobe1~strobeN)는 반도체 메모리 장치의 출력 데이터를 확인하기 위해 보내지는 신호를 말한다.
도 2는 종래의 기술에 따른 테스트 장치의 내부 구성도를 도시한 도면이다.
도면에 도시된 바와 같이, 테스트 장치(1)는 패턴 생성부(11), 타이밍 생성부(12), 제어부(13), 드라이버(14), 비교기(15), 및 동작 판단부(16)를 구비한다.
패턴 생성부(11)는 제어부(13)의 제어하에 복수개의 피시험 반도체 메모리 장치(2)의 테스트 패턴과 이 테스트 패턴이 피시험 반도체 메모리 장치(2)에 인가되었을 경우, 비교기가 피시험 반도체 메모리 장치(2)로부터 인가받아야 할 데이터를 기대값으로 발생한다.
타이밍 생성부(12)는 테스트 패턴에 따른 신호들(이하, 테스트 패턴 신호)구동하기 위한 타이밍 신호들을 발생한다. 더욱 상세하게는 타이밍 생성부(12)는 테스트 패턴 신호들의 싸이클 타임, 엑세스 타임, 및 셋업 앤 홀드 타임 정보 등 즉, 테스트 패턴 신호들의 타이밍 정보 등을 구비하고, 기준 클럭과 테스트 패턴 신호들의 테스트 패턴 신호들의 타이밍 정보에 따라 테스트 패턴 신호들을 실질적으로 구동하기 위한 타이밍 신호들을 발생한다.
또한 타이밍 생성부(12)는 서로 다른 위상 지연을 가지는 복수개의 스트로브들의 정보를 더 구비하고, 복수개의 스트로브들을 구동하기 위한 타이밍 신호들을 발생한다.
제어부(13)는 비교기(15)에 패턴 생성부(11)의 기대값을 제공하고, 피시험 반도체 메모리 장치(2)의 동작 특성을 보다 정확하게 테스트 할 수 있도록 각 스트 로브별로 동일 테스트를 반복 수행한다.
즉, 제어부(13)는 타이밍 생성부(12)의 복수개의 타이밍 신호들에 따라 테스트 패턴 신호들을 정형화한 후 드라이버(14)로 인가하고, 타이밍 생성부(12)로부터 인가되는 복수개의 스트로브들중 하나의 스트로브를 선택하여 비교기(15)로 인가한다. 그리고 하나의 스트로브에 대한 비교기(15)의 동작이 완료되면, 제어부(13)는 다시 타이밍 생성부(12)의 복수개의 타이밍 신호들에 따라 테스트 패턴 신호들을 정형화한 후 드라이버(14)로 인가하고, 타이밍 생성부(12)로부터 인가되는 복수개의 스트로브들중 다른 하나의 스트로브를 선택하여 비교기(15)로 인가한다. 이러한 동작은 복수개의 스트로브들 각각이 비교기(15)로 모두 인가될 때 까지 반복 수행된다.
드라이버(14)는 피시험 반도체 메모리 장치(2)의 핀(또는 단자)들에 연결되고, 제어부(13)로부터 전송되는 테스트 패턴 신호들을 피시험 반도체 메모리 장치(2)로 인가한다.
비교기(15)는 제어부(13)로부터 제공받은 기대값과 피시험 반도체 메모리 장치(2)의 특정 핀으로부터 출력되는 데이터를 제어부(13)로부터 인가되는 스트로브의 타이밍에 기초하여 비교하여, 비교값을 발생한다.
동작 판단부(16)는 각 스트로브별 테스트를 통해 획득된 복수개의 비교값들을 분석하여 해당 피시험 반도체 메모리 장치(2)의 불량 여부를 확인하고, 이를 제어부(13)로 통보한다.
이와 같이 종래의 테스트 장치는 피시험 반도체 메모리 장치의 데이터가 출 력되는 핀에 대해 하나의 비교기가 연결되고, 이 비교기는 하나의 스트로브에 의한 동작을 수행한다.
이에 종래의 테스트 장치는 도 1과 같은 동작 특성을 가지는 반도체 메모리 장치를 테스트하기 위해 복수개의 스트로브를 구비하는 경우, 동일한 테스트를 각 스트로브 별로 반복 수행하여야 문제가 있었다.
따라서 복수개의 스트로브를 구비하는 종래의 테스트 장치의 경우, 피시험 반도체 메모리 장치의 불량 여부를 보다 정확하게 테스트할 수 있도록 하나, 테스트 시간이 테스트 장치가 구비하는 스트로브 수에 비례하여 증가되는 문제가 있었다.
본 발명의 목적은 가변적인 유효 데이터 발생 구간을 가지는 반도체 메모리 장치의 불량 여부를 정확하게 확인할 수 있도록 하되, 복수개의 스트로브들 각각에 대응되는 복수개의 비교기를 이용하여 테스트 시간을 단축시킬 수 있도록 하는 테스트 장치를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 제 1 형태에 따른 테스트 장치는 반도체 메모리 장치를 테스트하기 위한 테스트 패턴과 테스트 패턴에 대응되는 기대값을 생성하는 패턴 생성부와, 테스트 패턴에 따른 테스트 패턴 신호들과 복수개의 스트로브 신호들의 타이밍 정보를 가지는 복수개의 타이밍 신호들을 생성하는 타이밍 생성부와, 반도체 메모리 장치의 출력데이터와 기대값을 복수개의 스트로브 신호들에 따라 복수번 비교하여 복수개의 비교값들을 획득한 후, 복수개의 비교값들을 논리합하여 하나의 논리합된 비교값을 생성하는 비교부와, 테스트 패턴 신호들을 반도체 메모리 장치로 인가하는 드라이버와, 복수개의 타이밍 신호들에 따라 테스트 패턴 신호들을 정형화하여 드라이버로 전송하거나 복수개의 스트로브 신호들을 정형화한 후 패턴 생성부로부터 전송되는 기대값과 함께 비교부로 전송하고, 비교부로부터 전송되는 논리합된 비교값을 분석하여 반도체 메모리 장치의 불량 여부를 확인하는 제어부를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 2 형태에 따른 테스트 장치는 반도체 메모리 장치를 테스트하기 위한 테스트 패턴과 테스트 패턴에 대응되는 기대값을 생성하는 패턴 생성부와, 테스트 패턴에 따른 테스트 패턴 신호들과 하나의 스트로브 신호의 타이밍 정보를 가지는 복수개의 타이밍 신호들을 생성하는 타이밍 생성부와, 반도체 메모리 장치의 출력데이터와 기대값을 복수개의 스트로브 신호들에 따라 복수번 비교하여 복수개의 비교값들을 획득한 후, 복수개의 비교값들을 논리합하여 하나의 논리합된 비교값을 생성하는 비교부와, 테스트 패턴 신호들을 상기 반도체 메모리 장치로 인가하는 드라이버와, 스트로브 개수 정보 및 위상 지연 정보를 구비하고, 하나의 스트로브 신호가 인가되면, 스트로브 개수 정보에 대응되는 개수와 위상 지연 정보에 대응되는 위상차를 가지는 복수개의 스트로브 신호들을 생성하여 비교부로 전송하는 위상 지연부와, 복수개의 타이밍 신호들에 따라 테스트 패턴 신호들을 정형화하여 드라이버로 전송하거나 하나의 스트로브 신호를 정형화하여 위상 지연부로 전송하고, 패턴 생성부로부터 전송되는 기대값은 상기 비교부로 전송하며, 비교부로부터 전송되는 논리합된 비교값을 분석하여 반도체 메모리 장치의 불량 여부를 확인하는 제어부를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 테스트 장치를 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 테스트 장치의 구성도를 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명의 테스트 장치(3)는 패턴 생성부(31), 타이밍 생성부(32), 제어부(33), 드라이버(34), 복수개의 비교기들(351~35N), 비교값 논리합부(36), 및 동작 판단부(37)를 구비한다.
패턴 생성부(31)는 피시험 반도체 메모리 장치(2)의 테스트 패턴과 테스트 패턴이 피시험 반도체 메모리 장치(2)에 인가되었을 경우, 비교기가 피시험 반도체 메모리 장치(2)로부터 인가받아야 할 데이터를 기대값으로 발생한다.
타이밍 생성부(32)는 테스트 패턴 신호들의 타이밍 정보 등을 구비하고, 기준 클럭과 테스트 패턴 신호들의 테스트 패턴 신호들의 타이밍 정보에 따라 테스트 패턴 신호들을 실질적으로 구동하기 위한 타이밍 신호들을 발생한다. 또한 타이밍 생성부(12)는 서로 다른 위상 지연을 가지는 복수개의 스트로브들의 정보를 더 구비하고, 복수개의 스트로브들을 구동하기 위한 타이밍 신호들을 발생한다.
제어부(33)는 복수개의 비교기들(351~35N)에 패턴 생성부(21)의 기대값을 제공하고, 복수개의 스트로브들을 통해 피시험 반도체 메모리 장치(2)의 동작 특성을 동시에 테스트한다. 더욱 상세하게, 제어부(33)는 현재의 테스트를 위해 필요한 스트로브 개수 정보, 및 복수개의 스트로브들 각각의 지연 시간 정보를 사용자로부터 입력받으면, 이를 조합하여 복수개의 스트로브 정보를 생성하고 타이밍 생성부(12)에 저장한다. 그리고 테스트 패턴 신호와 복수개의 스트로브를 타이밍 생성부(32)의 복수개의 타이밍 신호들에 따라 정형화하고, 테스트 패턴 신호는 드라이버(34)로 인가하고, 복수개의 스트로브들은 대응되는 비교기들(351~35N) 각각에 동시에 인가한다. 그리고 동작 판단부(37)로부터 해당 피시험 반도체 메모리 장치(2)가 불량 여부를 통보받고, 이를 사용자가 시각적 및 청각적으로 확인할 수 있도록 디스플레이부(미도시)를 통해 디스플레이한다.
드라이버(34)는 피시험 반도체 메모리 장치(2)의 핀들(또는 단자)에 연결되어, 제어부(33)로부터 인가되는 테스트 패턴 신호를 피시험 반도체 메모리 장치(2)의 핀들로 인가한다.
복수개의 비교기들(351~35N)은 피시험 반도체 메모리 장치(2)의 핀(또는 단자)에 공통 연결된다. 그리고 각 비교기(351)는 제어부(33)로부터 제공받은 기대값과 피시험 반도체 메모리 장치(2)로부터 출력되는 데이터를 자신에 대응되는 스트로브의 타이밍에 기초하여 비교하여, 비교값을 발생한다.
예를 들어, 각 비교기(351)가 제어부(33)로부터 기대값으로 하이 레벨의 신호를 제공받고, 스트로브의 타이밍에 기초하여 획득된 데이터가 하이레벨이면, 비교기(351)는 피시험 반도체 메모리 장치(2)가 정상동작함을 확인하고 패스(pass) 신호를 생성한다.
반면에 피시험 반도체 메모리 장치(2)가 출력한 데이터가 로우 레벨이거나, Hi-z 상태이면, 비교기(351)는 피시험 반도체 메모리 장치(2)가 불량임을 확인하고 비교값으로 페일(fail) 신호를 생성한다.
비교값 논리합부(36)는 복수개의 비교기들(351~35N)로부터 출력되는 복수개의 비교값들을 모두 수신하여 논리 합하고, 논리합된 비교값을 동작 판단부(37)로 전달한다.
즉, 적어도 하나 이상의 비교기라도 비교값으로 패스 신호를 생성하면, 비교값 논리합부(36)는 논리합된 비교값으로 패스 신호를 생성한다.
이에 비교값 논리합부(36)는 복수개의 스트로브들중 하나의 스트로브만을 통 해 피시험 반도체 메모리 장치(2)가 정상 동작함이 확인되더라도, 이를 감지하고 통보하여 줄 수 있도록 한다.
동작 판단부(37)는 비교값 논리합부(36)로부터 인가된 논리합된 비교값을 분석하여 해당 피시험 반도체 메모리 장치(2)의 불량 여부를 확인하고, 이를 제어부(33)로 통보한다.
이하 도 4를 참조하여, 도 3의 테스트 장치의 테스트 방법을 설명하도록 한다.
먼저, 피시험 반도체 메모리 장치(2)와 테스트 장치(3)를 전기적으로 연결한다. 즉, 테스트 패턴 신호가 인가되는 피시험 반도체 메모리 장치(2)의 핀들과 드라이버(34)를 연결하고, 테스트 패턴 신호에 따른 데이터가 출력될 피시험 반도체 메모리 장치(2)의 핀과 복수개의 비교기들(351~35N)을 공통 연결한다(S1).
단계 S1이 완료되면, 테스트 장치(3)는 패턴 생성부(31)를 통해 피시험 반도체 메모리 장치(2)를 테스트하기 위한 테스트 패턴 신호 및 이에 대응되는 기대값을 발생하고, 타이밍 생성부(32)는 통해 테스트 패턴 신호와 서로 다른 위상 지연을 가지는 복수개의 스트로브들 각각을 구동하기 위한 타이밍 신호를 발생한다(S2).
그리고 제어부(33)는 복수개의 타이밍 신호에 따라 테스트 패턴 신호와 서로 다른 위상 지연을 가지는 복수개의 스트로브를 정형화하고, 드라이버(34)로는 테스트 패턴 신호를, 복수개의 비교기들(351~35N) 각각에는 해당 스트로브와 기대값을 인가한다(S3).
이에 피시험 반도체 메모리 장치(2)는 테스트 패턴 신호는 따른 동작을 수행하고, 수행 결과에 따른 데이터를 특정 핀으로 출력한다.
소정의 시간이 경과하여 제 1 스트로브 인에이블 시간이 되면, 제 1 비교기(351)는 제 1 스트로브에 기초하여, 기대값과 피시험 반도체 메모리 장치(2)로부터 출력되는 데이터를 비교하고 제 1 비교값을 획득한다(S41).
그리고 소정의 시간이 경과하여 제 2 스트로브 인에이블 시간이 되면, 제 2 비교기(352)는 제 2 스트로브에 기대값과 피시험 반도체 메모리 장치(2)로부터 출력되는 데이터를 비교하고 제 2 비교값을 획득한다(S42).
나머지 비교기들(353~35N) 각각도 단계 S41 또는 단계 S42에서와 같이, 자신에 대응되는 스트로브에 기초하여, 피시험 반도체 메모리 장치(2)의 제 3 내지 제 N 비교값을 획득한다(S43 ~ S4N).
이상의 단계 S41 또는 단계 S4N이 완료되어, 복수개의 비교기들(351~35N) 각각이 비교값을 모두 획득하였으면, 비교값 논리합부(36)는 복수개의 비교기들(351~35N)로부터 전송되는 제 1 내지 제 N 비교값을 모두 수신하고, 이를 논리합하여 논리합된 비교값을 획득한다(단계 S5).
동작 판단부(37)는 논리합된 비교값을 분석하여 피시험 반도체 메모리 장치(2)의 불량여부를 확인한다(S6).
도 5는 도 3의 테스트 장치의 타이밍도를 도시한 도면이다.
도 5의 테스트 장치는 8개의 비교기들(351~358)을 구비하고, 8개의 스트로브들(strobe0~strobe7)을 동시에 발생하고, 8개의 비교기들(351~358) 각각은 기대값 과 피시험 반도체 메모리 장치(2)로부터 출력되는 데이터가 일치하면, 하이레벨을 가지는 패스 신호를 생성하고, 기대값과 피시험 반도체 메모리 장치(2)로부터 출력되는 데이터가 불일치하거나, 피시험 반도체 메모리 장치(2)가 Hi-z 상태이면 로우레벨을 가지는 페일 신호를 생성한다고 가정한다.
그리고 strobe0내지 strobe7은 서로 다른 위상 지연을 가지는 복수개의 스트로브들 각각을, In signal은 피시험 반도체 메모리 장치(2)가 테스트 패턴 신호에 따라 데이터를 출력할 핀의 통해 출력되는 데이터를 나타낸다.
계속하여 도면을 참조하면, 피시험 반도체 메모리 장치(2)는 유효 데이터 발생 구간동안 테스트 패턴 신호에 따른 데이터(DATA)를 출력한다.
제 1 비교기(351)는 제 1 시간(T0)이 되면 제 1 위상 지연을 가지는 제 1 스트로브(strobe0)에 따라 피시험 반도체 메모리 장치(2)의 출력 데이터(DATA)를 획득하고, 이를 비교한다. 이때 피시험 반도체 메모리 장치(2)는 Hi-z 상태이므로 제 1 비교기(351)는 비교값(com0)으로 페일 신호를 생성한다.
제 2 비교기(352)는 제 2 시간(T1)이 되면 제 2 위상 지연을 가지는 제 2 스트로브(strobe1)에 따라 피시험 반도체 메모리 장치(2)의 출력 데이터(DATA)를 획득하고, 비교값(com1)으로 페일 신호를 생성한다.
그리고 제 3 비교기(353)는 제 3 시간(T2)이 되면 제 3 위상 지연을 가지는 제 3 스트로브(strobe2)에 따라 피시험 반도체 메모리 장치(2)의 출력 데이터(DATA)를 획득하고, 비교값(com2)으로 패스 신호를 생성한다.
나머지 제 4 비교기 내지 제 8 비교기(354~358)도 이상과 동일한 방법으로 동작하여, 제 4 내지 제 6 비교기(354~356)를 통해서는 비교값(com3~com5)으로 패스 신호를, 제 7 및 제 8 비교기(357, 358)를 통해서는 비교값(com6,com7)으로 페일 신호를 각각 생성한다.이에 비교값 논리합부(36)는 제 1 내지 제 8 비교값을 모두 논리합 하여 패스 신호를 생성한다.
이상과 같이, 본 발명의 테스트 장치는 복수개의 스트로브를 통해 가변적인 유효 데이터 발생 구간을 가지는 반도체 메모리 장치를 보다 정확하게 테스트하되, 단 한번의 테스트를 통해 복수개의 스트로브에 의한 비교값들을 획득할 수 있도록 한다.
이때, 도 3 내지 도 5의 테스트 장치는 반도체 메모리 장치를 보다 정확하게 테스트할 수 있도록 할 뿐만 아니라 테스트 시간도 획기적으로 감소시켜 준다.
도 6은 본 발명의 제 2 실시예에 따른 테스트 장치의 구성도를 도시한 도면이다.
도면에 도시된 바와 같이, 본 발명의 테스트 장치(4)는 도 3에서와 같이, 패턴 생성부(31), 드라이버(34), 복수개의 비교기(35), 비교값 논리합부(36), 및 동작 판단부(37)를 구비하되, 위상 지연부(41)를 더 구비하고, 도 3의 타이밍 생성부(32) 및 제어부(33)를, 도 6의 타이밍 생성부(42) 및 제어부(43)를 대체한다.
이에 도 3과 동일한 구성 및 동작을 수행하는 도 6의 구성요소에 대해서는 도 3과 동일한 번호를 부여하고 상세한 설명은 생략하기로 한다.
위상 지연부(41)는 스트로브 개수 정보, 및 위상 지연 정보를 저장하고, 제어부(43)로부터 하나의 스트로브가 인가되면, 스트로브 개수 정보에 대응되는 개수 를 가지며, 위상 지연 정보에 따른 위상차를 가지는 복수개의 스트로브 신호들을 생성한다.
즉, 위상 지연부(41)가 스트로브 개수 정보로 8개를 저장하고, 위상 지연 정보로 m의 위상차를 저장하고 있으면, 하나의 스트로브에 따라 8개의 스트로브 신호를 생성하며, 이때의 제 n의 스트로브는 제 n-1의 스트로브에 대해 m의 위상차를 가진다.
타이밍 생성부(42)는 테스트 패턴에 따른 신호들(이하, 테스트 패턴 신호)구동하기 위한 타이밍 신호들과, 하나의 스트로브를 구동하기 위한 타이밍 신호를 발생한다.
제어부(43)는 현재의 테스트를 위해 필요한 스트로브 개수 정보, 및 지연 시간 정보를 사용자로부터 입력받으면, 이를 위상 지연기(41)에 제공한다. 그리고 타이밍 생성부(42)의 하나의 스트로브에 대응되는 타이밍 신호를 제공받으면, 하나의 스트로브를 정형화한 뒤, 위상 지연부(41)로 인가한다.
도 6의 테스트 장치는 타이밍 생성부가 하나의 스트로브를 생성하면, 위상 지연부가 복수개의 스트로브 신호를 자동으로 생성할 수 있도록 하여, 타이밍 생성부 및 제어부가 복수개의 스트로브를 생성하기 위해 소모하는 용량을 감소시킨다. 이에 복수개의 스트로브를 생성함으로서 발생될 수 있는 타이밍 생성부 및 제어부의 과부하를 사전에 방지하여 준다.
이상과 같이, 본 발명의 테스트 장치는 복수개의 스트로브를 통해 가변적인 유효 데이터 발생 구간을 가지는 반도체 메모리 장치를 보다 정확하게 테스트하되, 단 한번의 테스트를 통해 복수개의 스트로브에 의한 비교값들을 획득할 수 있도록 한다.
이에 본 발명의 테스트 장치는 반도체 메모리 장치를 보다 정확하게 테스트할 수 있도록 할 뿐만 아니라 테스트 시간도 획기적으로 감소시켜 준다.
또한 상기에서는 설명되지 않았지만, 테스트 장치가 윈도우 스트로브 방식을 지원하여, 하나의 윈도우 스트로브를 이용하여 복수개의 비교값들이 획득되는 경우에도, 본 발명의 비교값 논리합부를 이용하여 복수개의 비교값들을 모두 수신하여 논리 합하는 개념을 적용하여 줄 수 있다.
즉, 테스트 장치가 윈도우 스트로브 방식을 지원하는 경우에도 복수개의 비교값들 중 적어도 하나 이상의 스트로브를 통해 피시험 반도체 메모리 장치가 정상 동작됨이 확인되면, 피시험 반도체 메모리 장치는 정상동작한다고 판단한다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 해당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서 본 발명의 테스트 장치은 복수개의 스트로브를 통해 가변적인 유효 데이터 발생 구간을 가지는 반도체 메모리 장치를 보다 정확하게 테스트하되, 단 한번의 테스트를 통해 복수개의 스트로브에 의한 비교값들을 획득할 수 있도록 한다.
이에 테스트 장치은 테스트 시간을 획기적으로 감소시키고, 더 나아가서는 반도체 메모리 장치의 생산성을 증대시켜 준다.

Claims (10)

  1. 반도체 메모리 장치를 테스트하기 위한 테스트 패턴과 상기 테스트 패턴에 대응되는 기대값을 생성하는 패턴 생성부;
    상기 테스트 패턴에 따른 테스트 패턴 신호들과 복수개의 스트로브 신호들의 타이밍 정보를 가지는 복수개의 타이밍 신호들을 생성하는 타이밍 생성부;
    상기 반도체 메모리 장치의 출력데이터와 상기 기대값을 상기 복수개의 스트로브 신호들에 따라 복수번 비교하여 복수개의 비교값들을 획득한 후, 상기 복수개의 비교값들을 논리합하여 하나의 논리합된 비교값을 생성하는 비교부;
    상기 테스트 패턴 신호들을 상기 반도체 메모리 장치로 인가하는 드라이버; 및
    상기 복수개의 타이밍 신호들에 따라 상기 테스트 패턴 신호들을 정형화하여 상기 드라이버로 전송하거나 상기 복수개의 스트로브 신호들을 정형화한 후 상기 패턴 생성부로부터 전송되는 상기 기대값과 함께 상기 비교부로 전송하고, 상기 비교부로부터 전송되는 상기 논리합된 비교값을 분석하여 상기 반도체 메모리 장치의 불량 여부를 확인하는 제어부를 구비하는 것을 특징으로 하는 테스트 장치.
  2. 제 1항에 있어서, 상기 비교부는
    상기 복수개의 스트로브 신호들 각각에 대응되며, 상기 대응되는 스트로브 신호에 응답하여 상기 반도체 메모리 장치의 출력데이터와 상기 기대값을 비교하여 비교값을 획득하는 복수개의 비교기들; 및
    상기 복수개의 비교기들로부터 전송되는 비교값들을 논리합하여 논리합된 비교값을 발생하는 비교값 논리합부를 구비하는 것을 특징으로 하는 테스트 장치.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 복수개의 스트로브들은
    서로 다른 위상 지연을 가지는 것을 특징으로 하는 테스트 장치.
  6. 반도체 메모리 장치를 테스트하기 위한 테스트 패턴과 상기 테스트 패턴에 대응되는 기대값을 생성하는 패턴 생성부;
    상기 테스트 패턴에 따른 테스트 패턴 신호들과 하나의 스트로브 신호의 타이밍 정보를 가지는 복수개의 타이밍 신호들을 생성하는 타이밍 생성부;
    상기 반도체 메모리 장치의 출력데이터와 상기 기대값을 복수개의 스트로브 신호들에 따라 복수번 비교하여 복수개의 비교값들을 획득한 후, 상기 복수개의 비교값들을 논리합하여 하나의 논리합된 비교값을 생성하는 비교부;
    상기 테스트 패턴 신호들을 상기 반도체 메모리 장치로 인가하는 드라이버;
    스트로브 개수 정보 및 위상 지연 정보를 구비하고, 하나의 스트로브 신호가 인가되면, 상기 스트로브 개수 정보에 대응되는 개수와 상기 위상 지연 정보에 대응되는 위상차를 가지는 상기 복수개의 스트로브 신호들을 생성하여 상기 비교부로 전송하는 위상 지연부; 및
    상기 복수개의 타이밍 신호들에 따라 상기 테스트 패턴 신호들을 정형화하여 상기 드라이버로 전송하거나 상기 하나의 스트로브 신호를 정형화하여 상기 위상 지연부로 전송하고, 상기 패턴 생성부로부터 전송되는 기대값은 상기 비교부로 전송하며, 상기 비교부로부터 전송되는 상기 논리합된 비교값을 분석하여 상기 반도체 메모리 장치의 불량 여부를 확인하는 제어부를 구비하는 것을 특징으로 하는 테스트 장치.
  7. 제 6항에 있어서, 상기 비교부는
    상기 복수개의 스트로브 신호들 각각에 대응되며, 상기 대응되는 스트로브 신호에 응답하여 상기 반도체 메모리 장치의 출력데이터와 상기 기대값을 비교하여 비교값을 획득하는 복수개의 비교기들; 및
    상기 복수개의 비교기들로부터 전송되는 비교값들을 논리합하여 논리합된 비교값을 발생하는 비교값 논리합부를 구비하는 것을 특징으로 하는 테스트 장치
  8. 삭제
  9. 삭제
  10. 제 6항에 있어서, 상기 복수개의 스트로브들은
    서로 다른 위상 지연을 가지는 것을 특징으로 하는 테스트 장치.
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