JPH0769394B2 - 論理回路試験機 - Google Patents
論理回路試験機Info
- Publication number
- JPH0769394B2 JPH0769394B2 JP62113483A JP11348387A JPH0769394B2 JP H0769394 B2 JPH0769394 B2 JP H0769394B2 JP 62113483 A JP62113483 A JP 62113483A JP 11348387 A JP11348387 A JP 11348387A JP H0769394 B2 JPH0769394 B2 JP H0769394B2
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- JP
- Japan
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- pattern
- input
- pin
- test
- memory
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の試験機に関するものである。
従来、論理回路の試験方法としてスキヤンパスを利用試
験法がある。このような技術は、例えば、情報処理学
会、“論理装置のCAD"4,5章P79〜82、オーム書店、S5
6）に説明されている。
験法がある。このような技術は、例えば、情報処理学
会、“論理装置のCAD"4,5章P79〜82、オーム書店、S5
6）に説明されている。
この試験法では、まず、スキヤンモードにしてレジスタ
をシフトレジスタとして動作させ、入力パタンをシリア
ルにレジスタに印加し、つぎに、ノーマルモードにして
クロツクを印加後、再びスキヤンモードにしてレジスタ
をシフトレジスタとして動作させ、レジスタに取りこま
れた値をシリアルに読み出して試験するという手順で論
理回路の試験が行われていた。
をシフトレジスタとして動作させ、入力パタンをシリア
ルにレジスタに印加し、つぎに、ノーマルモードにして
クロツクを印加後、再びスキヤンモードにしてレジスタ
をシフトレジスタとして動作させ、レジスタに取りこま
れた値をシリアルに読み出して試験するという手順で論
理回路の試験が行われていた。
上述した従来のスキヤンパスを利用した論理回路の試験
法では、試験機上のスキヤン動作に時間がかかるため、
また、故障検出を第一義に考慮しているため、入力変化
からクロツク印加までのタイミングの試験や、入力変化
から出力変化までの遅延時間の試験が十分にできないと
いう問題点があつた。
法では、試験機上のスキヤン動作に時間がかかるため、
また、故障検出を第一義に考慮しているため、入力変化
からクロツク印加までのタイミングの試験や、入力変化
から出力変化までの遅延時間の試験が十分にできないと
いう問題点があつた。
本発明の論理回路試験機は、テストパターンとテストコ
マンドを格納するパタンメモリと、反転入力ピンを指定
するピン属性メモリと、上記パタンメモリ中のテストコ
マンドが出力値の比較またはクロツクの印加を行うコマ
ンドのときその出力値の比較またはクロツクの印加を行
う直前に上記ピン属性メモリで反転入力ピンとなつてい
る入力ピンに対して一定時間上記パタンメモリ中のテス
トパタンを反転したパタンを発生するパタン発生部と、
被試験回路の出力値を上記パタンメモリ中の期待値パタ
ンと比較する比較部と、パタン反転と比較およびクロツ
ク印加のタイミングを制御するタイミング制御部とを備
えてなるようにしたものである。
マンドを格納するパタンメモリと、反転入力ピンを指定
するピン属性メモリと、上記パタンメモリ中のテストコ
マンドが出力値の比較またはクロツクの印加を行うコマ
ンドのときその出力値の比較またはクロツクの印加を行
う直前に上記ピン属性メモリで反転入力ピンとなつてい
る入力ピンに対して一定時間上記パタンメモリ中のテス
トパタンを反転したパタンを発生するパタン発生部と、
被試験回路の出力値を上記パタンメモリ中の期待値パタ
ンと比較する比較部と、パタン反転と比較およびクロツ
ク印加のタイミングを制御するタイミング制御部とを備
えてなるようにしたものである。
本発明においては、クロツク印加の直前および出力期待
値の比較の直前に特定の入力端子のパタンを反転させ
る。
値の比較の直前に特定の入力端子のパタンを反転させ
る。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の論理回路試験器の一実施例の要部を示
すブロツク図である。
すブロツク図である。
図において、１は論理回路試験機で、この論理回路試験
機１はテストパタンとテストコマンドを格納するパタン
メモリ２と，反転入力ピンを指定するピン属性メモリ３
と，パタンメモリ２からテストパタンとテストコマンド
を入力しピン属性メモリ３を参照して被試験回路８に接
続する各テスタピン７に出力するパタンを発生するパタ
ン発生部、すなわち、パタンメモリ２中のテストコマン
ドが出力値の比較またはクロツクの印加を行うコマンド
のときその出力値の比較またはクロツクの印加を行う直
前にピン属性メモリ３で反転入力ピンとなつている入力
ピンに対して一定時間パタンメモリ２中のテストパタン
を反転したパタンを発生するパタン発生部４と，被試験
回路８の出力値をパタンメモリ２中の期待値パタンと比
較する比較部５と，パタン反転と比較およびクロツク印
加のタイミングを制御するタイミング制御部６とから構
成されている。
機１はテストパタンとテストコマンドを格納するパタン
メモリ２と，反転入力ピンを指定するピン属性メモリ３
と，パタンメモリ２からテストパタンとテストコマンド
を入力しピン属性メモリ３を参照して被試験回路８に接
続する各テスタピン７に出力するパタンを発生するパタ
ン発生部、すなわち、パタンメモリ２中のテストコマン
ドが出力値の比較またはクロツクの印加を行うコマンド
のときその出力値の比較またはクロツクの印加を行う直
前にピン属性メモリ３で反転入力ピンとなつている入力
ピンに対して一定時間パタンメモリ２中のテストパタン
を反転したパタンを発生するパタン発生部４と，被試験
回路８の出力値をパタンメモリ２中の期待値パタンと比
較する比較部５と，パタン反転と比較およびクロツク印
加のタイミングを制御するタイミング制御部６とから構
成されている。
そして、パタンメモリ２には入力パタンａと期待値パタ
ンｂおよびテストコマンドｃが格納されている。また、
ピン属性メモリ３には各テスタピン７に接続されている
被試験回路８の端子の属性として入力ピン，出力ピン，
クロツクピンなどの情報が格納される。ここで、入力ピ
ンについては、さらに入力パタンを反転させるか反転し
ないかを指定する情報が格納される。
ンｂおよびテストコマンドｃが格納されている。また、
ピン属性メモリ３には各テスタピン７に接続されている
被試験回路８の端子の属性として入力ピン，出力ピン，
クロツクピンなどの情報が格納される。ここで、入力ピ
ンについては、さらに入力パタンを反転させるか反転し
ないかを指定する情報が格納される。
つぎにこの第１図に示す実施例の動作を説明する。
まず、パタン発生部４はパタンメモリ２から入力パタン
ａを入力し、ピン属性メモリ３を参照して入力ピンと定
義されているテスタピン７に対して入力パタンａを出力
する。また、このパタン発生部４は反転入力ピンと指定
されている入力ピンに対して、タイミング制御部６のタ
イミング信号により一定時間入力パタンａを反転して出
力する。比較部５はパタンメモリ２から期待値パタンｂ
を入力し、被試験回路８の出力値をテスタピン７を通し
て取り込み、タイミング制御部６のタイミング信号に同
期して被試験回路８の出力値と期待値パタンｂの比較を
行い、被試験回路８の良・不良を判定する。
ａを入力し、ピン属性メモリ３を参照して入力ピンと定
義されているテスタピン７に対して入力パタンａを出力
する。また、このパタン発生部４は反転入力ピンと指定
されている入力ピンに対して、タイミング制御部６のタ
イミング信号により一定時間入力パタンａを反転して出
力する。比較部５はパタンメモリ２から期待値パタンｂ
を入力し、被試験回路８の出力値をテスタピン７を通し
て取り込み、タイミング制御部６のタイミング信号に同
期して被試験回路８の出力値と期待値パタンｂの比較を
行い、被試験回路８の良・不良を判定する。
そして、タイミング制御部６は、パタンメモリ２からテ
ストコマンドｃを入力し、解析してパタン発生部４およ
び比較部５を制御するタイミング信号を発生する。ま
た、テストコマンドｃが出力値の比較またはクロツク印
加を行うコマンドのとき、出力値の比較またはクロツク
印加を行う直前に、ピン属性メモリ３で反転入力ピンと
指定されている入力ピンに対して一定時間入力パタンａ
を反転するための反転タイミング信号を発生する。ま
た、テストコマンドｃが出力値の比較を行うコマンドの
とき、被試験回路８の出力値と期待値パタンｂの比較を
行う比較タイミング信号を発生する。
ストコマンドｃを入力し、解析してパタン発生部４およ
び比較部５を制御するタイミング信号を発生する。ま
た、テストコマンドｃが出力値の比較またはクロツク印
加を行うコマンドのとき、出力値の比較またはクロツク
印加を行う直前に、ピン属性メモリ３で反転入力ピンと
指定されている入力ピンに対して一定時間入力パタンａ
を反転するための反転タイミング信号を発生する。ま
た、テストコマンドｃが出力値の比較を行うコマンドの
とき、被試験回路８の出力値と期待値パタンｂの比較を
行う比較タイミング信号を発生する。
つぎに、パタン発生部４において入力パタンを反転する
機構を第２図を用いて詳細に説明する。
機構を第２図を用いて詳細に説明する。
この第２図は第１図のパタン発生部４の実施例における
１つのテスタピンに対する部分回路を示す図である。こ
のパタン発生部４は、反転指定信号ｄと反転タイミング
信号ｅを入力とするアンドゲート41とこのアンドゲート
41の出力と入力パタンａを入力とする排他的論理和回路
42およびこの排他的論理和回路42の出力を入力とする出
力ドライバ43から構成されている。ここで、反転指定信
号ｄはピン属性メモリ３からくる信号であり、反転入力
ピンと指定されている入力ピンに対して“1",他のピン
に対して“0"となる。また、反転タイミング信号ｅはタ
イミング制御部６からくる信号であり、入力パタンを反
転する期間“1"となり、それ以外のとき“0"となる。
１つのテスタピンに対する部分回路を示す図である。こ
のパタン発生部４は、反転指定信号ｄと反転タイミング
信号ｅを入力とするアンドゲート41とこのアンドゲート
41の出力と入力パタンａを入力とする排他的論理和回路
42およびこの排他的論理和回路42の出力を入力とする出
力ドライバ43から構成されている。ここで、反転指定信
号ｄはピン属性メモリ３からくる信号であり、反転入力
ピンと指定されている入力ピンに対して“1",他のピン
に対して“0"となる。また、反転タイミング信号ｅはタ
イミング制御部６からくる信号であり、入力パタンを反
転する期間“1"となり、それ以外のとき“0"となる。
そして、アンドゲート41は反転指定信号ｄが“1"でかつ
反転タイミング信号ｅが“1"のとき出力が“1"となり、
このとき、排他的論理和回路42の出力には入力パタンａ
を反転した信号が出力される。それ以外のときは、アン
ドゲート41の出力は“0"となり、排他的論理和回路42の
出力には入力パタンａがそのまま出力される。
反転タイミング信号ｅが“1"のとき出力が“1"となり、
このとき、排他的論理和回路42の出力には入力パタンａ
を反転した信号が出力される。それ以外のときは、アン
ドゲート41の出力は“0"となり、排他的論理和回路42の
出力には入力パタンａがそのまま出力される。
したがつて、ピン属性メモリ３で反転入力ピンと指定さ
れている入力ピンに対して、反転タイミング信号ｅが
“1"になつている期間だけ入力パタンａが反転して出力
され、それ以外のとき、および反転ピンと指定されてい
る入力ピン以外の入力ピンに対しては、入力パタンａが
そのまま出力される。そして、出力ドライバ43は排他的
論理和回路42の出力の“0",“1"を被試験回路８の入力
電圧レベルに変換する。
れている入力ピンに対して、反転タイミング信号ｅが
“1"になつている期間だけ入力パタンａが反転して出力
され、それ以外のとき、および反転ピンと指定されてい
る入力ピン以外の入力ピンに対しては、入力パタンａが
そのまま出力される。そして、出力ドライバ43は排他的
論理和回路42の出力の“0",“1"を被試験回路８の入力
電圧レベルに変換する。
つぎに、入力パタンを反転して出力することの効果を図
を用いて説明する。
を用いて説明する。
第３図は入力パタンを反転しない場合の波形を示す図
で、(a)は被試験回路８に印加されるデータ入力ａの波
形を示したものであり、(b)はクロツク入力、(c)は比較
タイミング信号の各波形を示したものである。そして、
この第３図に示す入力パタンを反転しない場合には、図
示しないスキヤンレジスタにデータをセツト（スキヤイ
ン）した後、出力値の比較を行い、さらに、クロツクの
印加を行つてスキヤンレジスタの読み出し（スキヤンア
ウト）を行つている。ここで、故障検出が目的であれば
これで十分であるが、入力データが変化してから出力値
の比較およびクロツクの印加までの時間が長いため、回
路の遅延時間やレジスタのセツトアツプ時間などのAC特
性を測定することができない。
で、(a)は被試験回路８に印加されるデータ入力ａの波
形を示したものであり、(b)はクロツク入力、(c)は比較
タイミング信号の各波形を示したものである。そして、
この第３図に示す入力パタンを反転しない場合には、図
示しないスキヤンレジスタにデータをセツト（スキヤイ
ン）した後、出力値の比較を行い、さらに、クロツクの
印加を行つてスキヤンレジスタの読み出し（スキヤンア
ウト）を行つている。ここで、故障検出が目的であれば
これで十分であるが、入力データが変化してから出力値
の比較およびクロツクの印加までの時間が長いため、回
路の遅延時間やレジスタのセツトアツプ時間などのAC特
性を測定することができない。
これに対して、第４図は本発明による論理回路試験機を
用いて入力パタンを反転させた場合の波形を示す図で、
(a)は反転タイミング信号の波形を示したものであり、
(b)は反転入力、(c)は非反転入力、(d)はクロツク入
力、(e)は比較タイミング信号の各波形を示したもので
ある。
用いて入力パタンを反転させた場合の波形を示す図で、
(a)は反転タイミング信号の波形を示したものであり、
(b)は反転入力、(c)は非反転入力、(d)はクロツク入
力、(e)は比較タイミング信号の各波形を示したもので
ある。
この第４図から明らかなように、出力値の比較が行われ
る直前、すなわち、比較タイミング信号(e)のパルスが
出る直前に反転タイミング信号(a)が“1"となり、その
間反転入力（ｂ）の波形が反転する。この結果、被試験
回路８の入力が変化した直後に出力値の比較が行われる
ので、反転入力(b)が元に戻つてから比較タイミング信
号(e)のパルスが出るまでの時間t1を調節することによ
り、被試験回路８の入力端子−出力端子間の遅延時間を
精度よく測定することができる。
る直前、すなわち、比較タイミング信号(e)のパルスが
出る直前に反転タイミング信号(a)が“1"となり、その
間反転入力（ｂ）の波形が反転する。この結果、被試験
回路８の入力が変化した直後に出力値の比較が行われる
ので、反転入力(b)が元に戻つてから比較タイミング信
号(e)のパルスが出るまでの時間t1を調節することによ
り、被試験回路８の入力端子−出力端子間の遅延時間を
精度よく測定することができる。
また、クロツクが印加される直前にも反転タイミング信
号(a)が“1"となり、その間反転入力(b)の波形が反転す
る。この結果、被試験回路８の入力が変化した直後にク
ロツクが印加されるので、反転入力(b)が元に戻つてか
らクロツク入力(d)のパルスが出るまでの時間T2を調節
することにより、被試験回路８の入力端子−レジスタ間
のセツトアツプ時間を精度よく測定することができる。
号(a)が“1"となり、その間反転入力(b)の波形が反転す
る。この結果、被試験回路８の入力が変化した直後にク
ロツクが印加されるので、反転入力(b)が元に戻つてか
らクロツク入力(d)のパルスが出るまでの時間T2を調節
することにより、被試験回路８の入力端子−レジスタ間
のセツトアツプ時間を精度よく測定することができる。
また、タイミングの試験を行いたい入力のみを反転入力
とし、他の入力ピンを非反転入力とすることにより、特
定のピンについてのタイミング試験を容易に行うことが
できる。さらに、第１図に示すパタンメモリ２を変えず
に、ピン属性メモリ３の反転入力指定のピンを変えるこ
とにより、同じテストパタンで、入力ピンすべてについ
てのタイミング試験を行うことができる。
とし、他の入力ピンを非反転入力とすることにより、特
定のピンについてのタイミング試験を容易に行うことが
できる。さらに、第１図に示すパタンメモリ２を変えず
に、ピン属性メモリ３の反転入力指定のピンを変えるこ
とにより、同じテストパタンで、入力ピンすべてについ
てのタイミング試験を行うことができる。
以上説明したように、本発明によれば、クロツク印加の
直前および出力期待値の比較の直前に特定の入力端子パ
タンを反転させることにより、故障検出を目的としたテ
ストパタンを用いて入力端子−出力端子間の遅延時間お
よび入力端子−レジスタ間のセツトアツプ時間の測定を
精度よく行うことができる効果がある。また、タイミン
グの試験を行いたい入力のみを反転入力とし、他の入力
ピンを非反転入力とすることにより、特定のピンについ
てのタイミング試験を容易に行うことができ、さらに、
パタンメモリを変えずにピン属性メモリの反転入力指定
のピンを変えることにより、同じテストパタンで入力ピ
ンすべてについてのタイミング試験を行うことができる
という点において極めて有効である。
直前および出力期待値の比較の直前に特定の入力端子パ
タンを反転させることにより、故障検出を目的としたテ
ストパタンを用いて入力端子−出力端子間の遅延時間お
よび入力端子−レジスタ間のセツトアツプ時間の測定を
精度よく行うことができる効果がある。また、タイミン
グの試験を行いたい入力のみを反転入力とし、他の入力
ピンを非反転入力とすることにより、特定のピンについ
てのタイミング試験を容易に行うことができ、さらに、
パタンメモリを変えずにピン属性メモリの反転入力指定
のピンを変えることにより、同じテストパタンで入力ピ
ンすべてについてのタイミング試験を行うことができる
という点において極めて有効である。
第１図は本発明の論理回路試験機の一実施例の要部を示
すブロツク図、第２図は第１図のパタン発生部の実施例
における１つのテスタピンに対する部分回路を示す回路
図、第３図は入力パタンを反転しない場合の波形を示す
図、第４図は入力パタンを反転した場合の波形を示す図
である。 １……論理回路試験機、２……パタンメモリ、３……ピ
ン属性メモリ、４……パタン発生部、５……比較部、６
……タイミング制御部、７……テスタピン、８……被試
験回路。
すブロツク図、第２図は第１図のパタン発生部の実施例
における１つのテスタピンに対する部分回路を示す回路
図、第３図は入力パタンを反転しない場合の波形を示す
図、第４図は入力パタンを反転した場合の波形を示す図
である。 １……論理回路試験機、２……パタンメモリ、３……ピ
ン属性メモリ、４……パタン発生部、５……比較部、６
……タイミング制御部、７……テスタピン、８……被試
験回路。
Claims (1)
- 【請求項１】テストパタンとテストコマンドを格納する
パタンメモリと、変転入力ピンを指定するピン属性メモ
リと、前記パタンメモリ中のテストコマンドが出力値の
比較またはクロツクの印加を行うコマンドのとき該出力
値の比較またはクロツクの印加を行う直前に前記ピン属
性メモリで反転入力ピンとなつている入力ピンに対して
一定時間前記パタンメモリ中のテストパタンを反転した
パタンを発生するパタン発生部と、被試験回路の出力値
を前記パタンメモリ中の期待値パタンと比較する比較部
と、パタン反転と比較およびクロツク印加のタイミング
を制御するタイミング制御部とを備えてなることを特徴
とする論理回路試験機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113483A JPH0769394B2 (ja) | 1987-05-12 | 1987-05-12 | 論理回路試験機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113483A JPH0769394B2 (ja) | 1987-05-12 | 1987-05-12 | 論理回路試験機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63279180A JPS63279180A (ja) | 1988-11-16 |
| JPH0769394B2 true JPH0769394B2 (ja) | 1995-07-31 |
Family
ID=14613430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62113483A Expired - Lifetime JPH0769394B2 (ja) | 1987-05-12 | 1987-05-12 | 論理回路試験機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769394B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130156A (en) * | 1981-02-04 | 1982-08-12 | Hitachi Ltd | Integrated circuit |
-
1987
- 1987-05-12 JP JP62113483A patent/JPH0769394B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63279180A (ja) | 1988-11-16 |
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