JP2921291B2 - パターン信号発生器に同期したａｃ測定電圧印加回路 - Google Patents
パターン信号発生器に同期したａｃ測定電圧印加回路Info
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Description
【０００１】
【発明の技術分野】ＥＰＲＯＭのテストなどでは、ＡＣ
測定のための＋１２Ｖ以上の高レベルの電圧と＋５Ｖ程
度の通常レベルの電圧が必要である。この発明は、高レ
ベルの電圧印加用電源などのハードウェアを追加せず、
パターン信号発生器に同期して、ＤＣ測定ユニットの印
加電圧を可変させ、ＡＣ測定を行う回路についてのもの
である。
測定のための＋１２Ｖ以上の高レベルの電圧と＋５Ｖ程
度の通常レベルの電圧が必要である。この発明は、高レ
ベルの電圧印加用電源などのハードウェアを追加せず、
パターン信号発生器に同期して、ＤＣ測定ユニットの印
加電圧を可変させ、ＡＣ測定を行う回路についてのもの
である。
【０００２】
【従来の技術】例えば、ＥＰＲＯＭのテストでは、ＤＣ
測定、すなわち電圧印加／電流測定あるいは電流印加／
電圧測定するために、測定されるデバイスのクロックピ
ンに電圧を印加する場合と、ＡＣ測定の一つであるプロ
グラミングテストをするために、デバイスの特定のピン
に＋１２Ｖ以上の高レベルの電圧を印加する場合と＋５
Ｖ以下の通常信号レベルの電圧を印加する場合がある。
測定、すなわち電圧印加／電流測定あるいは電流印加／
電圧測定するために、測定されるデバイスのクロックピ
ンに電圧を印加する場合と、ＡＣ測定の一つであるプロ
グラミングテストをするために、デバイスの特定のピン
に＋１２Ｖ以上の高レベルの電圧を印加する場合と＋５
Ｖ以下の通常信号レベルの電圧を印加する場合がある。
【０００３】次に、従来技術によるＩＣ測定回路の構成
を図５に示す。図５の１１はパターン信号発生器、１２
はタイミング発生器、１３はドライブ波形整形回路、１
４はドライバ回路、１５はＤＣ測定ユニット、１６はピ
ンドライバリレー制御回路、１７は試験されるデバイ
ス、１８はデバイスに印加する電圧を発生するデバイス
用の電源、１９は切換リレー、２０はリレー制御回路で
ある。
を図５に示す。図５の１１はパターン信号発生器、１２
はタイミング発生器、１３はドライブ波形整形回路、１
４はドライバ回路、１５はＤＣ測定ユニット、１６はピ
ンドライバリレー制御回路、１７は試験されるデバイ
ス、１８はデバイスに印加する電圧を発生するデバイス
用の電源、１９は切換リレー、２０はリレー制御回路で
ある。
【０００４】ＤＣ測定ユニット１５は、図示を省略した
ＣＰＵよりデバイス１７に印加する印加値データを印加
値レジスタ１５Ａに印加値レジスタラッチ用信号のタイ
ミングで入力する。図５で、ＤＣ測定を行うときは、ピ
ンドライバリレー制御回路１６によりピンドライバ１４
のリレー４Ａをオフにし、リレー４Ｂ・４Ｃをオンにし
てピンドライバ１４とＤＣ測定ユニット１５を接続する
とともに、リレー制御回路２０により切換リレー１９を
ピンドライバ１４側にしてデバイス１７と接続する。
ＣＰＵよりデバイス１７に印加する印加値データを印加
値レジスタ１５Ａに印加値レジスタラッチ用信号のタイ
ミングで入力する。図５で、ＤＣ測定を行うときは、ピ
ンドライバリレー制御回路１６によりピンドライバ１４
のリレー４Ａをオフにし、リレー４Ｂ・４Ｃをオンにし
てピンドライバ１４とＤＣ測定ユニット１５を接続する
とともに、リレー制御回路２０により切換リレー１９を
ピンドライバ１４側にしてデバイス１７と接続する。
【０００５】ＡＣ測定を行うときは、ピンドライバリレ
ー制御回路１６によりピンドライバ１４のリレー４Ａを
オンにし、リレー４Ｂ・４Ｃをオフにしてピンドライバ
１４とＤＣ測定ユニット１５を切り離し、デバイス１７
に通常レベルの電圧を印加するときはリレー制御回路２
０により切換リレー１９をピンドライバ１４側にしてデ
バイス１７と接続し、パターン信号発生器１１のパター
ン信号を、タイミング発生器１２のタイミングでドライ
ブ波形整形回路１３に入力し、波形整形してピンドライ
バ１４からデバイス１７に印加する。デバイス１７に高
レベルの電圧を印加するときはリレー制御回路２０によ
り切換リレー１９をデバイス用の電源１８側にしてデバ
イス１７と接続する。
ー制御回路１６によりピンドライバ１４のリレー４Ａを
オンにし、リレー４Ｂ・４Ｃをオフにしてピンドライバ
１４とＤＣ測定ユニット１５を切り離し、デバイス１７
に通常レベルの電圧を印加するときはリレー制御回路２
０により切換リレー１９をピンドライバ１４側にしてデ
バイス１７と接続し、パターン信号発生器１１のパター
ン信号を、タイミング発生器１２のタイミングでドライ
ブ波形整形回路１３に入力し、波形整形してピンドライ
バ１４からデバイス１７に印加する。デバイス１７に高
レベルの電圧を印加するときはリレー制御回路２０によ
り切換リレー１９をデバイス用の電源１８側にしてデバ
イス１７と接続する。
【０００６】
【発明が解決しようとする課題】図５の構成では、ＡＣ
測定において、デバイス１７に高レベルの電圧を印加す
る場合、ピンドライバ１４が高レベルの電圧を発生する
ことができないため、高レベル用の電源が必要となり、
このため通常レベルの電圧と切り換える切換リレーとリ
レー制御回路が必要となる。したがって、デバイスを同
時並列測定する場合、デバイス数の増加に伴い、測定さ
れるデバイスごとにこれらが追加されるため回路規模が
大きくなり、装置の小形化が困難である。
測定において、デバイス１７に高レベルの電圧を印加す
る場合、ピンドライバ１４が高レベルの電圧を発生する
ことができないため、高レベル用の電源が必要となり、
このため通常レベルの電圧と切り換える切換リレーとリ
レー制御回路が必要となる。したがって、デバイスを同
時並列測定する場合、デバイス数の増加に伴い、測定さ
れるデバイスごとにこれらが追加されるため回路規模が
大きくなり、装置の小形化が困難である。
【０００７】また、測定中にデバイスに印加する高レベ
ルの電圧と通常レベルの電圧を変えることができないの
で、両方のテストが必要なときは、切換リレーを切り換
え、二回に分けて行っていた。この発明は、高レベル用
の電源を必要とせず、構成を小さくするとともに、デバ
イスに印加する高レベルの電圧と通常レベルの電圧を測
定中に変えることができるＡＣ測定電圧印加回路の提供
を目的とする。
ルの電圧と通常レベルの電圧を変えることができないの
で、両方のテストが必要なときは、切換リレーを切り換
え、二回に分けて行っていた。この発明は、高レベル用
の電源を必要とせず、構成を小さくするとともに、デバ
イスに印加する高レベルの電圧と通常レベルの電圧を測
定中に変えることができるＡＣ測定電圧印加回路の提供
を目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するた
め、この発明では、パターン同期用データを第１の入力
とし、タイミング信号を第２の入力とするパターン同期
用レジスタ１Ａをもつパターン信号発生器１と、タイミ
ング信号を出力するタイミング発生器２と、パターン信
号発生器１の出力を入力とし、タイミング発生器２のタ
イミングでドライブ波形を整形するドライブ波形整形回
路３と、ドライブ波形整形回路３の出力を入力とし、デ
バイス７に信号を出力するピンドライバ４と、印加値レ
ジスタ５Ａをもち、該印加値レジスタ５Ａの出力値に応
じた電圧の信号をデバイス７へ印加するＤＣ測定ユニッ
ト５と、モードレジスタ６Ｃをもち、デバイス７に印加
するピンドライバ４の出力とＤＣ測定ユニットの出力を
切り換えるピンドライバリレー制御回路６と、パターン
同期用レジスタ１Ａの出力を入力とするラッチ用レジス
タ８Ａと、ラッチ用レジスタ８Ａの出力を第１の入力と
し、パターン同期用メモリアドレス信号を第２の入力と
するセレクタ８Ｂと、セレクタ８Ｂの出力をアドレス入
力とし、印加値データをデータ入力とするパターン同期
用メモリ８Ｃと、パターン同期用メモリ８Ｃの出力を第
１の入力とし、印加値データを第２の入力として前記印
加値レジスタ５Ａへの出力をいずれかに選択するセレク
タ８Ｄをもつパターン同期用制御回路８とを備え、モー
ドレジスタ６Ｃが、ＤＣ測定ユニット５の印加電圧をパ
ターン信号発生器１に同期するモードに設定すると、ピ
ンドライバリレー制御回路６がＤＣ測定ユニット５とデ
バイス７を接続し、セレクタ８Ｂとセレクタ８Ｄは第１
の入力を選択して出力し、ＤＣ測定ユニット５の印加値
レジスタ５Ａの入力データをパターン信号発生器のタイ
ミングに同期して可変する。
め、この発明では、パターン同期用データを第１の入力
とし、タイミング信号を第２の入力とするパターン同期
用レジスタ１Ａをもつパターン信号発生器１と、タイミ
ング信号を出力するタイミング発生器２と、パターン信
号発生器１の出力を入力とし、タイミング発生器２のタ
イミングでドライブ波形を整形するドライブ波形整形回
路３と、ドライブ波形整形回路３の出力を入力とし、デ
バイス７に信号を出力するピンドライバ４と、印加値レ
ジスタ５Ａをもち、該印加値レジスタ５Ａの出力値に応
じた電圧の信号をデバイス７へ印加するＤＣ測定ユニッ
ト５と、モードレジスタ６Ｃをもち、デバイス７に印加
するピンドライバ４の出力とＤＣ測定ユニットの出力を
切り換えるピンドライバリレー制御回路６と、パターン
同期用レジスタ１Ａの出力を入力とするラッチ用レジス
タ８Ａと、ラッチ用レジスタ８Ａの出力を第１の入力と
し、パターン同期用メモリアドレス信号を第２の入力と
するセレクタ８Ｂと、セレクタ８Ｂの出力をアドレス入
力とし、印加値データをデータ入力とするパターン同期
用メモリ８Ｃと、パターン同期用メモリ８Ｃの出力を第
１の入力とし、印加値データを第２の入力として前記印
加値レジスタ５Ａへの出力をいずれかに選択するセレク
タ８Ｄをもつパターン同期用制御回路８とを備え、モー
ドレジスタ６Ｃが、ＤＣ測定ユニット５の印加電圧をパ
ターン信号発生器１に同期するモードに設定すると、ピ
ンドライバリレー制御回路６がＤＣ測定ユニット５とデ
バイス７を接続し、セレクタ８Ｂとセレクタ８Ｄは第１
の入力を選択して出力し、ＤＣ測定ユニット５の印加値
レジスタ５Ａの入力データをパターン信号発生器のタイ
ミングに同期して可変する。
【０００９】次に、この発明によるＩＣ測定回路の構成
を図１に示す。図１の１はパターン信号発生器、２はタ
イミング発生器、３はドライブ波形整形回路。４はピン
ドライバ、５はＤＣ測定ユニット、６はピンドライバリ
レー制御回路、７は測定されるデバイス、８はパターン
同期用制御回路である。図１は図５で用いられているデ
バイス用の電源１８、切換リレー１９、及びリレー制御
回路２０を使用せず、かわりにパターン同期制御回路８
を使用する。図１のタイミング発生器２、ドライブ波形
整形回路３、ピンドライバ４、ＤＣ測定ユニット５、デ
バイス７は図５のタイミング発生器１２、ドライブ波形
整形回路１３、ピンドライバ１４、ＤＣ測定ユニット１
５、デバイス１７と同じである。
を図１に示す。図１の１はパターン信号発生器、２はタ
イミング発生器、３はドライブ波形整形回路。４はピン
ドライバ、５はＤＣ測定ユニット、６はピンドライバリ
レー制御回路、７は測定されるデバイス、８はパターン
同期用制御回路である。図１は図５で用いられているデ
バイス用の電源１８、切換リレー１９、及びリレー制御
回路２０を使用せず、かわりにパターン同期制御回路８
を使用する。図１のタイミング発生器２、ドライブ波形
整形回路３、ピンドライバ４、ＤＣ測定ユニット５、デ
バイス７は図５のタイミング発生器１２、ドライブ波形
整形回路１３、ピンドライバ１４、ＤＣ測定ユニット１
５、デバイス１７と同じである。
【００１０】パターン信号発生器１はパターン同期用レ
ジスタ１Ａと遅延回路１Ｂを備え、図示を省略したＣＰ
Ｕによりパターン同期用データをレジスタ１Ａに格納
し、タイミング発生器２のタイミングで出力する。パタ
ーン同期用制御回路８は、ラッチ用レジスタ８Ａとセレ
クタ８Ｂとパターン同期用メモリ８Ｃとセレクタ８Ｄで
構成される。ラッチ用レジスタ８Ａは遅延回路１Ｂで遅
延したタイミング発生器２のタイミングでパターン同期
用レジスタ１Ａの出力をラッチする。
ジスタ１Ａと遅延回路１Ｂを備え、図示を省略したＣＰ
Ｕによりパターン同期用データをレジスタ１Ａに格納
し、タイミング発生器２のタイミングで出力する。パタ
ーン同期用制御回路８は、ラッチ用レジスタ８Ａとセレ
クタ８Ｂとパターン同期用メモリ８Ｃとセレクタ８Ｄで
構成される。ラッチ用レジスタ８Ａは遅延回路１Ｂで遅
延したタイミング発生器２のタイミングでパターン同期
用レジスタ１Ａの出力をラッチする。
【００１１】セレクタ８Ｂはラッチ用レジスタ８Ａの出
力とパターン同期用メモリアドレス信号を入力する。パ
ターン同期用メモリ８Ｃはセレクタ８Ｂの出力をアドレ
ス入力とし、印加値データをデータ入力とする。セレク
タ８Ｄはパターン同期用メモリ８Ｃの出力と印加値デー
タを入力とする。
力とパターン同期用メモリアドレス信号を入力する。パ
ターン同期用メモリ８Ｃはセレクタ８Ｂの出力をアドレ
ス入力とし、印加値データをデータ入力とする。セレク
タ８Ｄはパターン同期用メモリ８Ｃの出力と印加値デー
タを入力とする。
【００１２】ＤＣ測定ユニット５の印加値レジスタ５Ａ
は、遅延回路１Ｂで遅延したタイミング発生器２の出力
を更に遅延回路８Ｅで遅延したタイミングでセレクタ８
Ｄの出力を印加値データとして入力する。ピンドライバ
リレー制御回路６はモードレジスタ６Ｃを備え、モード
レジスタラッチ用信号によりモードレジスタ設定信号を
ラッチする。図１で、パターン同期用データ、パターン
同期用アドレス信号、印加値データ、印加値レジスタラ
ッチ用信号、モードレジスタ設定信号およびモードレジ
スタラッチ用信号は、デバイスの試験を行う前に図示を
省略したＣＰＵによりあらかじめ設定する。
は、遅延回路１Ｂで遅延したタイミング発生器２の出力
を更に遅延回路８Ｅで遅延したタイミングでセレクタ８
Ｄの出力を印加値データとして入力する。ピンドライバ
リレー制御回路６はモードレジスタ６Ｃを備え、モード
レジスタラッチ用信号によりモードレジスタ設定信号を
ラッチする。図１で、パターン同期用データ、パターン
同期用アドレス信号、印加値データ、印加値レジスタラ
ッチ用信号、モードレジスタ設定信号およびモードレジ
スタラッチ用信号は、デバイスの試験を行う前に図示を
省略したＣＰＵによりあらかじめ設定する。
【００１３】
【実施例】次に、図１の動作を図２〜図４を参照して説
明する。図１のパターン同期用レジスタ１Ａには、パタ
ーン同期用メモリ８Ｃのアドレスを指定するため、図３
に示すようにパターン番号と対応したデータが、ＣＰＵ
より書き込まれる。図３では、例としてパターン番号を
１〜７までとしている。
明する。図１のパターン同期用レジスタ１Ａには、パタ
ーン同期用メモリ８Ｃのアドレスを指定するため、図３
に示すようにパターン番号と対応したデータが、ＣＰＵ
より書き込まれる。図３では、例としてパターン番号を
１〜７までとしている。
【００１４】パターン同期用メモリ８Ｃは、図４に示す
ように、パターン同期用レジスタ１Ａの出力により指定
するアドレスに対応した印加値データが図４に示すよう
にＣＰＵより書き込まれる。この時パターン同期用メモ
リ８Ｃのアドレスは、ピンドライバリレー制御回路６の
モードレジスタ６Ｃの出力Ｑが「Ｌ」であり、セレクタ
８ＢはＢ入力が選択され、ＣＰＵからのパターン同期用
メモリアドレス信号により発生し、印加値データが書き
込まれる。
ように、パターン同期用レジスタ１Ａの出力により指定
するアドレスに対応した印加値データが図４に示すよう
にＣＰＵより書き込まれる。この時パターン同期用メモ
リ８Ｃのアドレスは、ピンドライバリレー制御回路６の
モードレジスタ６Ｃの出力Ｑが「Ｌ」であり、セレクタ
８ＢはＢ入力が選択され、ＣＰＵからのパターン同期用
メモリアドレス信号により発生し、印加値データが書き
込まれる。
【００１５】モードレジスタ６Ｃが、ＤＣ測定ユニット
５の印加電圧をパターン信号発生器１に同期するモード
に設定すると、モードレジスタ６Ｃの出力Ｑは「Ｈ」に
なり、ピンドライバ４のリレー４Ａ、４Ｂ、４Ｃはピン
レジスタ６Ａで設定されたピンについてピンレジスタ６
Ａの出力が「Ｈ」、ＤＣスキャン回路６Ｂの出力が
「Ｌ」であるため、リレー４Ａがオフ、リレー４Ｂと４
Ｃがオンと設定される。
５の印加電圧をパターン信号発生器１に同期するモード
に設定すると、モードレジスタ６Ｃの出力Ｑは「Ｈ」に
なり、ピンドライバ４のリレー４Ａ、４Ｂ、４Ｃはピン
レジスタ６Ａで設定されたピンについてピンレジスタ６
Ａの出力が「Ｈ」、ＤＣスキャン回路６Ｂの出力が
「Ｌ」であるため、リレー４Ａがオフ、リレー４Ｂと４
Ｃがオンと設定される。
【００１６】したがって、デバイス７のクロック端子７
ＡにはＤＣ測定ユニット５の出力が接続される。また、
パターン同期用制御回路８のセレクタ８Ｂ、８Ｄは、タ
イミング発生器２の出力信号Ｔ０により、パターン同期
用レジスタ１Ａから、パターン番号に対応してパターン
同期用メモリ８Ｃのアドレス指定信号を発生する。この
信号はパターン同期用制御回路８のラッチ用レジスタ８
Ａに送られ、遅延回路１Ｂにより遅延したタイミング発
生器２の出力信号Ｔ０により、ラッチ用レジスタ８Ａに
ラッチされる。
ＡにはＤＣ測定ユニット５の出力が接続される。また、
パターン同期用制御回路８のセレクタ８Ｂ、８Ｄは、タ
イミング発生器２の出力信号Ｔ０により、パターン同期
用レジスタ１Ａから、パターン番号に対応してパターン
同期用メモリ８Ｃのアドレス指定信号を発生する。この
信号はパターン同期用制御回路８のラッチ用レジスタ８
Ａに送られ、遅延回路１Ｂにより遅延したタイミング発
生器２の出力信号Ｔ０により、ラッチ用レジスタ８Ａに
ラッチされる。
【００１７】ラッチ用レジスタ８Ａにラッチされたデー
タは、セレクタ８Ｂを介してアドレスパターン同期用メ
モリ８Ｃのアドレスをアクセスする。パターン同期用メ
モリ８Ｃはアクセスされたアドレスに対応した印加値デ
ータを出力する。パターン同期用メモリ８Ｃの出力デー
タは、セレクタ８Ｄを介してＤＣ測定ユニット５の印加
値レジスタ５Ａに入力し、遅延回路８Ｅで更に遅延され
たタイミング発生器２の出力信号Ｔ０により印加値レジ
スタ５Ａにラッチされ、Ｄ／Ａ変換器５ＢによりＤ／Ａ
変換され、フォースアンプ５Ｃ、リレー４Ｃ、４Ｂを介
してデバイス７に印加する。
タは、セレクタ８Ｂを介してアドレスパターン同期用メ
モリ８Ｃのアドレスをアクセスする。パターン同期用メ
モリ８Ｃはアクセスされたアドレスに対応した印加値デ
ータを出力する。パターン同期用メモリ８Ｃの出力デー
タは、セレクタ８Ｄを介してＤＣ測定ユニット５の印加
値レジスタ５Ａに入力し、遅延回路８Ｅで更に遅延され
たタイミング発生器２の出力信号Ｔ０により印加値レジ
スタ５Ａにラッチされ、Ｄ／Ａ変換器５ＢによりＤ／Ａ
変換され、フォースアンプ５Ｃ、リレー４Ｃ、４Ｂを介
してデバイス７に印加する。
【００１８】図２で、アはタイミング発生器２の出力で
あり、一定周期ごとにパルスを発生する。イはパターン
同期用レジスタ１Ａの出力であり、図３のデータが格納
されているパターン同期用レジスタ１Ａから、図２アの
パターン番号に対応するデータを出力している。ウは遅
延回路１Ｂの出力であり、図２アのパルスよりも遅延し
ている。エはラッチ用レジスタ８Ａの出力信号である。
あり、一定周期ごとにパルスを発生する。イはパターン
同期用レジスタ１Ａの出力であり、図３のデータが格納
されているパターン同期用レジスタ１Ａから、図２アの
パターン番号に対応するデータを出力している。ウは遅
延回路１Ｂの出力であり、図２アのパルスよりも遅延し
ている。エはラッチ用レジスタ８Ａの出力信号である。
【００１９】オはパターン同期用メモリ８Ｃのアドレス
入力データであり、カはパターン同期用メモリ８Ｃに格
納されている図４のデータの出力であり、図２オのアド
レスに対応した印加値データを出力する。キはＤＣ測定
ユニット５の印加値レジスタ５Ａのクロック入力信号で
あり、遅延回路８Ｅでさらに遅延したタイミング発生器
２の出力信号Ｔ０のタイミングで出力される。クは図２
キのタイミングで図２カの信号を出力する印加値レジス
タ５Ａの出力信号である。ケは図２クのデータによりＤ
Ｃ測定ユニット５から出力され、デバイス７に印加され
る電圧の状態を示す波形である。
入力データであり、カはパターン同期用メモリ８Ｃに格
納されている図４のデータの出力であり、図２オのアド
レスに対応した印加値データを出力する。キはＤＣ測定
ユニット５の印加値レジスタ５Ａのクロック入力信号で
あり、遅延回路８Ｅでさらに遅延したタイミング発生器
２の出力信号Ｔ０のタイミングで出力される。クは図２
キのタイミングで図２カの信号を出力する印加値レジス
タ５Ａの出力信号である。ケは図２クのデータによりＤ
Ｃ測定ユニット５から出力され、デバイス７に印加され
る電圧の状態を示す波形である。
【００２０】以上の動作により、図４のパターン同期用
メモリに書き込まれたデータが、図２のようにデバイス
７に印加される。
メモリに書き込まれたデータが、図２のようにデバイス
７に印加される。
【００２１】
【発明の効果】この発明によれば、ＡＣ測定時に必要な
高レベルの電圧を得るために、ピンドライバ４のリレー
を、ピンドライバリレー制御回路６により、ＤＣ測定ユ
ニット５側に切り換え、パターン信号発生器１のパター
ン信号により、パターン同期用制御回路８に格納したデ
ータを読み出し、ＤＣ測定ユニット５の印加値レジスタ
５Ａに入力するデータを可変させ、ＤＣ測定ユニット５
からデバイスに印加するので、デバイス用電源や高レベ
ルと通常レベルの電圧を切り換えるためのリレーを追加
することなく、同時並列測定デバイス数が増加しても、
回路の構成を小さくすることができる。また、パターン
同期用メモリ内に、デバイスに印加する電圧値のデータ
を格納しているので、通常レベルと高レベルの電圧を、
一度の測定でデバイスに印加することができる。
高レベルの電圧を得るために、ピンドライバ４のリレー
を、ピンドライバリレー制御回路６により、ＤＣ測定ユ
ニット５側に切り換え、パターン信号発生器１のパター
ン信号により、パターン同期用制御回路８に格納したデ
ータを読み出し、ＤＣ測定ユニット５の印加値レジスタ
５Ａに入力するデータを可変させ、ＤＣ測定ユニット５
からデバイスに印加するので、デバイス用電源や高レベ
ルと通常レベルの電圧を切り換えるためのリレーを追加
することなく、同時並列測定デバイス数が増加しても、
回路の構成を小さくすることができる。また、パターン
同期用メモリ内に、デバイスに印加する電圧値のデータ
を格納しているので、通常レベルと高レベルの電圧を、
一度の測定でデバイスに印加することができる。
【図１】この発明による電圧印加回路の構成図である。
【図２】図１の動作を説明するタイムチャートである。
【図３】パターン同期用レジスタに格納されるデータの
例である。
例である。
【図４】パターン同期用メモリに格納される印加値デー
タの例である。
タの例である。
【図５】従来技術による電圧印加回路の構成図である。
１ パターン信号発生器 ２ タイミング発生器 ３ ドライブ波形整形回路 ４ ピンドライバ ５ ＤＣ測定ユニット ６ ピンドライバリレー制御回路 ７ デバイス ８ パターン同期用制御回路
Claims (1)
- 【請求項１】 パターン同期用データを第１の入力と
し、タイミング信号を第２の入力とするパターン同期用
レジスタ１Ａをもつパターン信号発生器１と、 タイミング信号を出力するタイミング発生器２と、 パターン信号発生器１の出力を入力とし、タイミング発
生器２のタイミングでドライブ波形を整形するドライブ
波形整形回路３と、 ドライブ波形整形回路３の出力を入力とし、デバイス７
に信号を出力するピンドライバ４と、 印加値レジスタ５Ａをもち、該印加値レジスタ５Ａの出
力値に応じた電圧の信号をデバイス７へ印加するＤＣ測
定ユニット５と、 モードレジスタ６Ｃをもち、デバイス７に印加するピン
ドライバ４の出力とＤＣ測定ユニットの出力を切り換え
るピンドライバリレー制御回路６と、 パターン同期用レジスタ１Ａの出力を入力とするラッチ
用レジスタ８Ａと、ラッチ用レジスタ８Ａの出力を第１
の入力とし、パターン同期用メモリアドレス信号を第２
の入力とするセレクタ８Ｂと、セレクタ８Ｂの出力をア
ドレス入力とし、印加値データをデータ入力とするパタ
ーン同期用メモリ８Ｃと、パターン同期用メモリ８Ｃの
出力を第１の入力とし、印加値データを第２の入力とし
て前記印加値レジスタ５Ａへの出力をいずれかに選択す
るセレクタ８Ｄをもつパターン同期用制御回路８とを備
え、 モードレジスタ６Ｃが、ＤＣ測定ユニット５の印加電圧
をパターン信号発生器１に同期するモードに設定する
と、ピンドライバリレー制御回路６がＤＣ測定ユニット
５とデバイス７を接続し、セレクタ８Ｂとセレクタ８Ｄ
は第１の入力を選択して出力し、ＤＣ測定ユニット５の
印加値レジスタ５Ａの入力データをパターン信号発生器
のタイミングに同期して可変することを特徴とするパタ
ーン信号発生器に同期したＡＣ測定電圧印加回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253790A JP2921291B2 (ja) | 1992-08-28 | 1992-08-28 | パターン信号発生器に同期したａｃ測定電圧印加回路 |
| US08/103,848 US5381045A (en) | 1992-08-28 | 1993-08-09 | Circuit for AC voltage application in synchronism with pattern signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253790A JP2921291B2 (ja) | 1992-08-28 | 1992-08-28 | パターン信号発生器に同期したａｃ測定電圧印加回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675015A JPH0675015A (ja) | 1994-03-18 |
| JP2921291B2 true JP2921291B2 (ja) | 1999-07-19 |
Family
ID=17256190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253790A Expired - Lifetime JP2921291B2 (ja) | 1992-08-28 | 1992-08-28 | パターン信号発生器に同期したａｃ測定電圧印加回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5381045A (ja) |
| JP (1) | JP2921291B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528136A (en) * | 1994-10-06 | 1996-06-18 | Teradyne, Inc. | VLSI component tester with average current measuring capability |
| KR100737918B1 (ko) * | 2001-01-30 | 2007-07-12 | 삼성전자주식회사 | 파형 모니터링 유닛을 갖는 웨이퍼 레벨 번-인 테스트시스템과 테스트 방법 |
| US7525856B2 (en) * | 2007-04-04 | 2009-04-28 | Atmel Corporation | Apparatus and method to manage external voltage for semiconductor memory testing with serial interface |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5321700A (en) * | 1989-10-11 | 1994-06-14 | Teradyne, Inc. | High speed timing generator |
-
1992
- 1992-08-28 JP JP4253790A patent/JP2921291B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-09 US US08/103,848 patent/US5381045A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0675015A (ja) | 1994-03-18 |
| US5381045A (en) | 1995-01-10 |
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