KR20000006389A - 반도체메모리시험장치및시험방법 - Google Patents

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Abstract

판독되는 데이터의 파형이 확정하고 있는 시간이 매우 짧은 고속 메모리를 동시에 복수개 시험할 수 있는 반도체 메모리 시험장치 및 방법을 제공한다.
시험 개시전에 복수개의 피시험 메모리로부터 각각 출력되는 클록의 위상을 측정하는 위상측정장치와, 이 위상측정장치에 의하여 측정된 위상에 대응하는 지연시간이 각각 설정되는 복수의 가변 지연회로를 설치하고, 타이밍 발생기로부터 복수의 논리비교기에 공급된 비교 타이밍 신호를 이들 가변 지연회로를 통하여 상기 논리 비교기에 각각 부여한다. 이로서 이들 논리 비교기에 부여되는 비교 타이밍 신호는 대응하는 가변 지연회로에 설정된 지연시간만큼 각각 지연되므로, 관련하는 피시험 메모리로부터 판독되는 판독데이터의 타이밍과 합치시킬 수가 있다.

Description

반도체 메모리 시험장치 및 시험방법{SEMICONDUCTOR MEMORY TESTING APPARATUS AND TESTING METHOD}
발명의 배경
1. 발명의 분야
본 발명은 반도체 집적회로에 의하여 구성되는 반도체 메모리(이 기술분야에서는 IC 메모리라 불리운다)를 시험하기 위한 반도체 메모리 시험장치 및 시험방법에 관한 것이고, 특히, 고속동작이 가능한 복수개의 메모리를 동시에 시험하는 경우에 사용하기에 적합한 반도체 메모리 시험장치 및 시험방법에 관한 것이다.
2. 관련기술의 설명
복수개의 반도체 메모리를 동시에 시험할 수 있는 종래의 반도체 메모리 시험장치의 일예를 도 3에 도시한다. 이 반도체 메모리 시험장치는 대충 말하면, 패턴 발생기(PG), 타이밍 발생기(TG), 파형 생성기(WF), 구동회로군(DR), 레벨 비교기군(LVC), 및 복수의 논리비교기(LC)로 구성되어 있다. 도시의 반도체 메모리 시험장치는 3개의 반도체 메모리(MUT1, MUT2, MUT3)를 동시에 시험하는 경우를 예시하고 있으므로, 구동회로군(DR)은 3개의 드라이버군에 의하여 구성되어 있고, 마찬가지로, 레벨 비교기군(LVC)도 3개의 비교기군으로 구성되어 있고, 논리비교기(LC)는 3개 설치되어 있다.
패턴 발생기(PG) 및 타이밍 발생기(TG)는 일반적으로 컴퓨터 시스템에 의하여 구성되어 있는 주 제어기(도시생략)에 의하여 제어된다. 즉, 이 주 제어기에는 이용자(유저)가 작성한 시험 프로그램이 미리 설정되어 있고, 이 시험 프로그램에 따라 주 제어기는 주로 패턴 발생기(PG) 및 타이밍 발생기(TG)를 제어한다. 도시하지 않지만, 타이밍 발생기(TG)는 일반적으로 주기 발생기, 클록 발생기, 및 클록 제어회로로 구성되어 있다.
우선, 반도체 메모리의 시험을 개시하기 전에, 시험장치의 소정의 구성요소에 대하여 주 제어기로부터 각종 데이터가 설정된다. 데이터가 설정된 후, 반도체메모리의 시험이 개시된다. 주 제어기로부터 패턴 발생기(PG)에 시험 개시 명령이 부여됨으로써 패턴 발생기(PG)는 동작가능 상태로 되고, 주 제어기로부터 부여되는 시험 프로그램에 따라 패턴 데이터를 발생한다.
패턴 발생기(PG)로부터 발생된 패턴 데이터(PTN)는 파형 생성기(WF)에 공급되고, 파형 생성기(WF)는 이 패턴 데이터와 타이밍 발생기(TG)로부터 부여되는 타이밍 신호(TS)에 의하여, 3개의 피시험 반도체 메모리(이하, 피시험 메모리)(MUT1, MUT2, MUT3)에 부여하는 실파형을 갖는 시험패턴신호, 어드레스신호, 제어신호를 생성한다. 피시험 메모리에 시험패턴 신호를 기록하는 시험패턴 기록 사이클에 있어서, 이 제어신호는 피시험 메모리의 동작을 피시험 메모리에 시험패턴신호를 기록하는 동작으로 제어한다. 또, 어드레스신호는 시험패턴신호가 기록되는 피시험메모리의 메모리셀을 특정한다.
이에 대하여, 피시험메모리에 기록된 시험패턴신호를 판독하는 시험패턴 판독 사이클에 있어서, 제어신호는 피시험 메모리의 동작을 피시험 메모리에 기록된 시험패턴신호를 판독하는 동작으로 제어한다. 어드레스 신호는 기록된 시험패턴신호를 판독하는 피시험 메모리의 메모리셀을 특정한다.
시험패턴 기록 사이클에 있어서, 파형 생성기(WF)로부터 출력되는 시험패턴 신호는 구동회로군(DR)의 관련 드라이버군을 통하여 피시험 메모리(MUT1, MUT2, MUT3)에 각각 인가되고, 어드레스 신호에 의하여 특정된 어드레스의 메모리셀에 기록된다. 이에 대하여, 시험패턴 판독 사이클에 있어서, 패턴발생기(PG)로 부터 기대치 패턴이 발생되어 논리비교기(LC)에 부여되고, 동시에 타이밍 발생기(TG)로 부터 비교 타이밍신호(ST)가 발생되어 논리비교기(LC)에 인가된다. 한편, 피시험메모리(MUT1, MUT2, MUT3)에는 파형생성기(WF)로부터 구동회로군(DR)을 통하여 판독신호 및 어드레스 신호가 인가되고, 이들 피시험메모리의 특정 어드레스의 메모리셀에 기록된 시험패턴신호가 판독된다.
피시험 메모리(MUT1, MUT2, MUT3)로부터 각각 판독된 시험패턴신호(응답신호)는 레벨비교기군(LVC)의 관련 비교기군에 있어서 비교기준 전압원(도시생략)으로부터의 기준전압과 비교되고, 소정의 논리레벨(H논리(고논리)의 전압, 또는 L논리(저논리)의 전압)를 갖고 있는가 여부가 판정된다. 소정의 논리레벨를 갖고 있으면 판정된 응답신호는 관련 논리비교기(LC)로 전송되고, 이 논리비교기(LC)에 있어서, 응답신호는 타이밍 발생기(TG)로부터 공급되는 비교타이밍 신호(ST)의 타이밍으로, 패턴 발생기(PG)로부터 공급되는 기대치 패턴(데이터)(EXP)과 비교된다.
논리비교기(LC)의 각각은 패턴 발생기(PG)로부터의 기대치 패턴(EXP)과 피시험 메모리(MUT1, MUT2, MUT3)로부터 판독된 응답신호가 불일치하면, 이 응답신호가 판독된 피시험 메모리의 메모리셀이 불량이라고 판정하고, 이것을 지시하는 페일(FAIL)신호를 발생한다. 통상, 이 페일신호는 논리 "1" 신호로 표시되고, 도시하지 않는 불량해석 메모리에 기억된다.
이에 대하여, 기대치 패턴(EXP)과 응답신호가 일치하면, 논리비교기(LC)는 이 응답신호가 판독된 피시험 메모리의 메모리셀은 정상이라고 판정하고, 그것을 지시하는 패스(PASS) 신호(통상은 논리 "0" 신호로 표시된다)를 발생한다. 이 패스신호는 통상, 불량해석 메모리에 기억되지 않는다.
시험이 종료한 시점에서 불량해석 메모리에 기억된 페일신호를 판독하고, 시험된 메모리의 양부를 판정한다.
그런데, 최근, 반도체 메모리에는 점점 고속동작이 요구되고 있다. 이 요구에 응하기 위하여, 클록 동기형의 인터페이스를 갖고 동기형 메모리라 불리우는 형식의 반도체 메모리가 제안되어 있다. 그래서, 동기형 메모리는 외부로부터 클록과 상위 어드레스 신호가 입력되면, 이 클록에 동기하여 메모리의 내부에서 하위 어드레스 신호가 생성되고, 이 하위 어드레스 신호에 의하여 메모리내의 각 어드레스가 고속 액세스되는 결과, 고속기록과 고속판독이 가능하게 되는 형식의 메모리를 가리킨다.
이러한 종류의 동기형 메모리에는 데이터의 판독 사이클에 있어서 메모리로부터 판독되는 데이터의 동기를 취하는 클록을 출력하는 기능이 메모리의 출력측에 부가되어 있다(일체적으로 설치되어 있다). 이러한 종류의 메모리를 실제로 제품에 조립하여 사용하는 경우에는, 이 부가된 클록출력기능으로부터 출력되는 클록을 이용하여 메모리로부터 판독되는 데이터의 타이밍을 리타이밍하여, 파형성형하여 이용하는 방법이 채용되고 있다.
그 이유를 설명한다. 고속동작을 실현하면, 메모리로부터 판독되는 데이터의 파형이 확정되는 시간이 극히 짧게 되고, 이에 추가로, 메모리 소자마다 제조상의 분산등에 의하여 응답속도에 차가 있기 때문에, 동일 위상의 클록에 의하여 메모리를 구동하였다 하더라도, 판독되는 데이터의 위상에는 각 메모리 마다 분산이 생긴다. 따라서, 단순히 외부에서 생성된 클록에 의하여 각 메모리로부터 판독되는 데이터를 리타이밍하는 것은 곤난하게 된다. 이 때문에, 이러한 종류의 메모리에서는, 구동용의 클록을 메모리 내부에 입력하고 메모리내부를 통과시키고, 이 클록에 동기시켜, 메모리로부터 데이터를 판독하는 것과 동시에 이 클록을 출력시킨다. 즉 클록과 동일한 타이밍으로 판독 데이터를 출력시킨다. 그리고, 외부에 있어서, 이 메모리의 클록 출력기능으로부터 출력되는 클록을 이용하여, 각 메모리로부터 판독되는 데이터의 타이밍을 리타이밍한다.
이와 같은 동기형의 메모리를 복수개, 동시에 시험하는 경우에는, 상술한 바와 같이, 그 제조과정에 있어서의 분산등에 의하여 이들 피시험 메모리로부터 판독되는 시험패턴신호(데이터)의 출력 타이밍(위상)에 분산이 발생한다. 또, 각 메모리의 클록 출력기능으로부터 출력되는 클록도 당연히 그들의 위상에 분산이 발생한다.
도 4는 도 3에 도시하는 피시험 메모리(MUT1, MUT2, MUT3)는 상기 동기형 메모리이고, 동시에 제조상의 분산 등을 갖는 경우에, 그들을 도 3에 도시하는 메모리 시험장치로 동시에 시험하였을 경우의 동작을 설명하기 위한 타이밍도이다.
도 4A는 피시험 메모리(MUT1, MUT2, MUT3)의 각각에 부여된 입력클록(CLKO)를 도시하고, 도 4B는 피시험 메모리(MUT1, MUT2, MUT3)의 내부를 통과하여 출력되는 내부클록(CLK1, CLK2, CLK3)을 각각 나타낸다. 도 4B의 예에서는 피시험 메모리(MUT2)로부터 출력되는 내부클록(CLK2)은 입력 클록(CLK0)로 부터 약간 지연되어 있는 상태인 것에 대하여, 피시험 메모리(MUT1 및 MUT3)로부터 각각 출력되는 내부클록(CLK1 및 CLK3)은 입력 클록(CLK0) 보다 각각 크게 지연되어 있는 상태를나타낸다(도면에서 내부클록(CLK1)은 내부클록(CLK2) 보다 ø1 만큼 지연되어 있고, 내부클록(CLK3)은 내부클록(CLK1) 보다 ø2 만큼 더 지연되어 있다).
피시험 메모리(MUT1, MUT2, MUT3)로부터 판독되는 데이터(D1, D2, D3)의 위상도, 제조상의 분산등에 의하여, 크게 분산되어 있지만, 상술한 바와 같이 내부클록(CLK1, CLK2, CLK3)에 동기하여 출력되므로, 도 4D에 도시하는 바와 같이, 피시험 메모리(MUT1)로부터 출력되는 판독데이터(D1)는 피시험 메모리(MUT2)로부터 출력되는 판독 데이터(D2) 보다 ø1 만큼 지연되어 있고, 피시험 메모리(MUT3)로부터 출력되는 판독 데이터(D3)는 판독 데이터(D2) 보다 ø2 만큼 더 지연되어 있다. 따라서, 판독 데이터(D1, D2, D3)의 위상지연과 내부클록(CLK1, CLK2, CLK3)의 위상지연은 같게 된다.
다시 말하면, 피시험 메모리(MUT2)로부터 출력되는 판독 데이터(D2)는 입력클록(CLK0)에서 약간 지연되어 있는 상태인 것에 대하여, 피시험 메모리(MUT1 및 MUT3)로부터 각각 출력되는 판독데이터(D1 및 D3)는 입력클록(CLK0) 보다 각각 크게 지연되어 있다. 더욱더, 도 4C는 시험패턴 기록 사이클과 시험패턴 판독 사이클을 전환하는 커맨드(명령)를 나타내고, 도시의 예는 시험패턴 판독 사이클을 실행하는 리드 커맨드가 부여되어 있는 상태를 도시한다.
이와같이 피시험 메모리(MUT1 및 MUT3)에 기억된 데이터(시험패턴신호)는 제조상의 분산등에 의하여 큰 위상지연을 갖고 판독되고, 동시에 출력되는 내부클록(CLK1 및 CLK3)도 큰 위상지연을 갖고 있다. 한편, 타이밍 발생기(TG)로 부터 각각의 논리비교기(LC)에 공급되는 도 4E에 도시하는 비교타이밍신호(ST)는입력클록(CLK0)을 기준으로 발생되므로, 이 비교타이밍신호(ST)는 피시험 메모리로부터 판독되는 데이터의 위상지연을 고려하고 있지 않다. 그 결과, 비교타이밍 신호(ST)는 거의 위상지연이 없는 판독 데이터(D2)에 대하여는 적정한 타이밍 신호로 되지만, 적어도 위상지연이 가장 큰 판독 데이터(D3)에 대하여는 적정한 타이밍신호로는 되지 않는다. 따라서 이와같이 지연시간의 분산이 큰 반도체 메모리가 혼재하는 경우에는 종래의 반도체 메모리 시험장치로서는 복수개의 메모리를 동시에 시험할 수 없다라는 중대한 결점이 있었다.
본 발명의 하나의 목적은 동시에 시험되는 복수개의 반도체 메모리로부터 출력되는 내부클록의 위상에 분산이 있더라도, 적정한 타이밍으로 논리비교 동작을 실행할 수 있는 반도체 메모리 시험장치를 제공하는 것에 있다.
본 발명의 다른 목적은 동시에 시험되는 복수개의 반도체 메모리로부터 출력되는 내부클록의 위상에 분산이 있었을 경우에, 대응적으로 비교 타이밍 신호의 위상을 수정하여, 적정한 논리비교 동작을 실행시키는 반도체 메모리 시험방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1면에 있어서는, 적어도, 피시험 반도체 메모리에 부여되는 시험패턴신호, 어드레스신호 및 제어신호를 생성하기 위한 패턴 데이터를 출력하는 패턴발생기와 이 패턴발생기로부터 출력되는 패턴데이터를 실파형을 갖는 시험패턴신호, 어드레스신호, 제어신호로 변환하는 파형생성기와, 상기 피시험 반도체 메모리로부터 판독되는 판독 데이터와 상기 패턴발생기로부터 출력되는 기대치 패턴과 비교하여, 상기 피시험 반도체 메모리의 양부를 판정하는 논리비교기를 포함하는 반도체 메모리 시험장치에 있어서, 각각이 판독데이터의 출력 타이밍을 리타이밍하기 위한 클록을 출력하는 형식의 반도체 메모리인 복수개의 피시험 반도체 메모리의 시험을 개시하기 전에 이들 메모리로부터 각각 출력되는 클록의 위상을 측정하는 위상측정수단과, 이 위상측정수단에 의하여 측정된 위상에 대응하는 지연시간이 각각 설정되는 복수의 가변지연회로로서, 각각의 가변지연회로에 공급되는 비교타이밍신호를 상기 설정 지연시간 만큼 지연시켜 대응하는 논리비교기에 부여하는 복수의 가변지연회로를 구비하는 반도체 메모리 시험장치가 제공된다.
바람직한 1실시예에 있어서는, 상기 위상측정수단은 시험 개시전에 상기 복수개의 피시험 반도체 메모리에 동일한 클록을 입력함으로써 이들 피시험 반도체 메모리로부터 각각 출력되는 클록의 위상을 측정하고, 이 측정한 위상에 대응하는 지연시간을 각 피시험 반도체 메모리와 관련하는 가변지연회로에 설정하고, 이들 가변지연회로로부터 출력되는 비교타이밍 신호의 위상을 관련 피시험 반도체 메모리로부터 판독되는 판독 데이터의 위상과 합치시킨다. 또, 상기 논리비교기는 상기 가변지연회로와 동수 설치되어 있고, 각 논리비교기는 대응하는 가변지연회로로부터 부여되는 상기 비교타이밍 신호의 타이밍으로, 대응하는 피시험 반도체 메모리로부터 판독된 판독데이터와 상기 패턴발생기로부터 출력되는 기대치 패턴을 논리비교한다.
상기 본 발명의 구성에 의하면, 동시에 시험되는 복수개의 피시험 메모리로부터 각각 판독되는 데이터의 위상에 분산이 있더라도, 시험을 개시하기 전에, 각 피시험 메모리로부터 판독되는 데이터의 위상이 측정되고, 이 측정된 위상에 대응하는 지연시간이 비교타이밍 신호경로에 설치된 관련 지연회로에 각각 설정되므로, 각 피시험 메모리 마다 적정한 위상을 갖는 비교 타이밍 신호를 관련 논리비교수단에 제공할 수가 있다. 따라서 고속메모리처럼 판독 데이터의 확정시간이 매우 짧고, 게다가, 출력되는 데이터의 타이밍에 상당한 위상차가 존재하는 메모리 일지라도 이들을 동시에 시험할 수가 있다. 예를들면, 클록 동기형의 인터페이스를 갖는 동기형의 반도체 메모리일지라도, 동시에 시험할 수가 있다.
본 발명의 제2면에 있어서는, 패턴발생수단으로부터 출력되는 패턴데이터를 실파형을 갖는 시험패턴신호, 어드레스신호, 제어신호로 변환하고, 각각이 판독 데이터의 출력 타이밍을 리타이밍하기 위한 클록을 출력하는 형식의 반도체 메모리인 복수개의 피시험 반도체 메모리의 각각에 이들 실파형을 갖는 시험패턴신호, 어드레스신호, 제어신호를 부여하여 상기 시험패턴신호를 이들 피시험 반도체 메모리에 기록하고, 이 기록한 시험패턴신호를 상기 복수개의 피시험 반도체 메모리로부터 각각 판독하고, 타이밍 발생으로부터 부여되는 비교타이밍 신호의 타이밍으로, 기대치 패턴과 논리비교하고, 상기 피시험 반도체 메모리의 양부를 판정하는 반도체 메모리 시험방법에 있어서, 상기 복수개의 피시험 반도체 메모리의 시험을 개시하기 전에, 이들 피시험 반도체 메모리에 동일한 클록을 입력하고, 이들 피시험 반도체 메모리로부터 각각 출력되는 클록의 위상을 측정하는 단계와, 각 피시험 반도체 메모리로부터 출력되는 클록 위상의 측정치에 대응하는 지연시간을 각 피시험 반도체 메모리와 관련하는 비교 타이밍 지연수단에 각각 설정하는 단계와, 각 피시험 반도체 메모리로부터 판독된 판독 데이터와 상기 기대치 패턴을 상기 비교 타이밍 지연수단으로부터 부여되는 지연된 비교 타이밍 신호의 타이밍으로 논리 비교하는 단계를 포함하는 반도체 메모리 시험방법이 제공된다.
상기 본 발명의 방법에 의하면, 동시에 시험되는 복수개의 반도체 메모리로부터 각각 출력되는 내부클록의 위상에 분산이 있더라도, 위상의 분산량에 따라 비교타이밍 신호의 위상이 수정되므로, 적정한 논리비교 동작을 실행할 수가 있다.
도 1은 본 발명에 의한 반도체 메모리 시험장치의 1실시예를 도시하는 블록도,
도 2는 도 1에 도시한 반도체 메모리 시험장치의 동작을 설명하기 위한 타이밍도,
도 3은 종래의 반도체 메모리 시험장치의 1예를 도시하는 블록도,
도 4는 도 3에 도시한 반도체 메모리 시험장치의 동작을 설명하기 위한 타이밍,
도 5는 피시험 메모리로부터 출력되는 클록의 위상을 측정하는 방법의 1예를 설명하기 위한 파형도.
이하, 본 발명의 바람직한 1실시예에 대하여 도 1 및 도 2를 참조하여 상세한 설명한다. 더욱이, 도 1에 있어서, 도 3과 대응하는 부분 및 소자에는 동일부호를 붙여 도시하고, 필요가 없는 한 그 설명을 생략한다.
도 1은 본 발명에 의한 반도체 메모리 시험장치의 1실시예를 도시하는 블록도이다. 이 반도체 메모리 시험장치도, 도 3에 도시한 종래예의 반도체 메모리 시험장치와 동일하게, 패턴발생기(PG), 타이밍발생기(TG), 파형생성기(WF), 구동회로군(DR), 레벨비교기군(LVC) 및 복수의 논리비교기(LC)를 구비하고 있다.
본 발명에 있어서는 시험패턴 판독 사이클에 있어서, 타이밍 발생기(TG)로 부터 복수의 논리비교기(LC)의 각각에 공급되는 비교타이밍신호(ST)의 공급경로에 피시험 메모리(MUT1, MUT2, MUT3)와 동수의 가변지연회로(DY1, DY2, DY3)을 설치하고, 비교타이밍신호(ST)의 위상을 피시험메모리로부터 각각 판독되는 데이터의 위상과 합치시키도록 구성한 것이다. 더욱이, 도 1에 도시한 예에서는, 도 3에 도시한 종래의 메모리 시험장치와 마찬가지로, 동시에 시험되는 피시험 메모리의 개수를 3으로 하였으므로 구동회로군(DR)은 3개의 드라이버군으로 구성되어 있고, 레벨비교기군(LVC)도 3개의 비교기 군으로 구성되어 있고, 논리비교기(LC)는 3개 설치되어 있다. 더욱더, 가변 지연회로도 3개 설정되어 있지만, 이들 소자의 수는 동시에 시험되는 메모리의 개수에 따라 변경되는 것은 말할 것도 없다. 동시에 시험되는 피시험 메모리의 수는 자유이고, 예를들면 32개, 64개와 같이 다수개의 경우도 있다.
더욱더, 이 실시예에 있어서는, 피시험 메모리(MUT1, MUT2, MUT3)의 시험을 개시하기 전에, 이들 피시험 메모리로부터 출력되는 클록의 위상을 측정하고, 그 측정결과에 의거하여 관련하는 가변지연회로(DY1, DY2, DY3)의 지연시간을 설정하는 위상측정장치(CP)가 설정되어 있다.
즉, 시험을 개시하기 전에, 피시험 메모리(MUT1, MUT2, MUT3)에 클록을 입력하고, 이들 피시험 메모리로부터 출력되는 클록의 위상지연을 위상측정장치(CP)에 의하여 측정한다. 위상측정장치(CP)는 이 측정한 위상지연의 크기에 따라 대응하는 가변지연회로(DY1, DY2, DY3)의 지연시간을 설정한다. 이 위상측정장치(CP)에 의한 가변지연회로(DY1, DY2, DY3)의 지연시간의 설정은 피시험 메모리가 교환될 때 마다 시험 개시전에 1회 실행되고, 시험 개시후는 그들의 시험이 종료할 때 까지, 이들 가변지연회로(DY1, DY2, DY3)의 설정치는 그대로 값이 유지된다.
이로서 시험 개시후, 시험패턴 판독 사이클에 있어서, 피시험 메모리(MUT1, MUT2, MUT3)로부터 기록된 데이터가 판독될 때에, 타이밍 발생기(TG)로부터 가변지연회로(DY1, DY2, DY3)에 공급되는 비교타이밍신호(ST)는 이들 가변지연회로에 설정된 지연시간 만큼 지연되어 대응하는 논리비교기(LC)에 부여되는 것으로 된다. 따라서, 이들 비교타이밍신호(ST)는 대응하는 피시험메모리로부터 판독되는 데이터의 위상지연에 대응한 시간만큼 지연되어 대응하는 논리비교기(LC)에 부여되므로, 피시험 메모리로부터 판독되는 데이터와 패턴발생기(PG)로부터 부여되는 기대치 패턴(EXP)을 적정한 타이밍으로 논리 비교할 수가 있다.
상기 구성의 메모리 시험장치의 동작에 대하여 도 2의 타이밍도를 참조하여 상세히 설명한다.
도 2A는 피시험 메모리(MUT1, MUT2, MUT3)의 각각에 부여된 입력클록(CLK0)을 도시하고, 도 2B는 이들 피시험 메모리(MUT1, MUT2, MUT3)의 내부를 통과하여 출력되는 내부클록(CLK1, CLK2, CLK3)을 각각 도시한다. 도 2B의 예에서는, 피시험 메모리(MUT2)로부터 출력되는 내부클록(CLK2)은 입력클록(CLK0)으로부터 약간 지연되어 있는 상태인 것에 대하여, 피시험메모리(MUT1)로부터 출력되는 내부클록(CLK1)은 내부클록(CLK2) 보다 ø1 만큼 지연되어 있고, 피시험 메모리(MUT3)로부터 출력되는 내부클록(CLK3)은 내부클록(CLK1) 보다 ø2 만큼 더 지연되어 있다.
즉, 동일의 입력 클록(CLK0)을 피시험 메모리(MUT1, MUT2, MUT3)에 입력하더라도, 이 클록이 이들 피시험 메모리의 내부를 통과하여 출력되는 경우에, 제조상의 분산 등에 의하여 각 피시험 메모리 내부의 지연시간에 상위가 있기 때문에, 이들 피시험 메모리(MUT1, MUT2, MUT3)로부터 출력되는 내부클록(CLK1, CLK2, CLK3)에는 각 피시험 메모리의 지연시간의 분산에 따른 위상지연이 발생한다.
도 2D는 시험패턴 판독 사이클에 있어서, 피시험 메모리(MUT1, MUT2, MUT3)로부터 각각 판독되는 판독 데이터(D1, D2, D3)를 도시한다. 이들 판독 데이터(D1, D2, D3) 사이에는 제조상의 분산 등에 의하여 각 피시험 메모리 내부의 지연시간에 상위가 있기 때문에 위상차가 발생한다. 이에 추가로 판독 데이터(D1, D2, D3)는 내부클록(CLK1, CLK2, CLK3)에 동기하여 출력되므로, 피시험 메모리(MUT1)로부터 출력되는 판독 데이터(D1)는 피시험 메모리(MUT2)로부터 출력되는 판독데이터(D2) 보다 ø1 만큼 지연되어 있고, 피시험 메모리(MUT3)로부터 출력되는 판독데이터(D3)는 피시험 메모리(MUT1)로부터 출력되는 판독 데이터(D1) 보다 ø2 만큼 더 지연되어 있다. 즉 판독 데이터(D1)와 내부클록(CLK1), 판독데이터(D2)와 내부클록(CLK2), 판독데이터(D3)와 내부클록(CLK3)은 각각 완전히 같은 위상으로 출력된다.
도 2E는 타이밍 발생기(TG)로부터 출력되어, 가변지연회로(DY1, DY2, DY3)에 부여되는 비교 타이밍신호(ST)를 도시한다. 이 비교타이밍신호(ST)를 그 위상 그대로 각각의 논리비교기(LC)에 입력하였다면, 도 2D에 도시하는 판독 데이터의 경우에는 적어도 판독데이터(D3)의 논리비교가 정상으로 행해지지 않는 것은 쉽게 이해될 것이다.
도 2F는 시험 개시전에 피시험 메모리(MUT1, MUT2, MUT3)에 동일한 클록을 입력하였을 경우에, 이들 피시험 메모리로부터 출력되는 클록(CLK1-1, CLK2-2, CLK3-3)의 파형을 도시한다. 이 실시예에서는, 이들 출력클록(CLK1-1, CLK2-2,CLK3-3)을 위상측정장치(CP)에 입력하고, 이 위상측정장치(CP)로 각 클록(CLK1-1, CLK2-2, CLK3-3)의 상호 위상차를 측정한다. 이 실시예에서는 피시험 메모리가 3개 있으므로, 각각의 피시험 메모리로부터 출력되는 3개의 클록(CLK1-1, CLK2-2, CLK3-3)내에서 위상지연이 중간치인 클록의 위상을 기준 위상으로 채용하고 있다. 이와같이, 중간의 위상지연을 갖는 클록의 위상을 기준 위상으로 채용하면, 가변지연회로(DY1, DY2, DY3)에 설정하는 지연시간의 시간폭을 좁게할 수 있는 이점이 얻어진다.
도 2F에 도시하는 예에서는 피시험 메모리(MUT1)로부터 출력되는 클록(CLK1-1)이 나머지 2개의 클록 중간에 위치하므로, 이 클록(CLK1-1)의 위상을 기준위상으로 정한다. 그 결과, 피시험메모리(MUT2)로부터 출력되는 클록(CLK2-2)은 이 기준 위상으로부터 예를들면 ø1 만큼 리드 위상인 것으로, 또, 피시험 메모리(MUT3)로부터 출력되는 클록(CLK3-3)은 이 기준 위상으로부터 예를들면 ø2 만큼 지연위상인 것으로 검출할 수가 있다.
위상측정장치(CP)는 검출한 위상차에 의거하여 클록(CLK1-1)에 관련하는 가변지연회로(DY1)에는 지연량 τ0(혹은 지연량, 예를들면 10㎱을 τ0로 정한다)를 설정하고, 클록(CLK2-2)에 관련하는 가변지연회로(DY2)에는 리드위상(ø1)에 대응한 지연량-τ1(10㎱ 보다 작은 값으로 된다)를 설정하고, 클록(CLK3-3)에 관련한 가변지연회로(DY3)에는 지연위상(ø2)에 대응한 지연량+τ2(10㎱ 보다 큰 값으로 된다)를 설정한다.
이와같이하여 가변지연회로(DY1, DY2, DY3)의 지연시간을 설정함으로써, 도2G에 도시하는 바와 같이, 가변지연회로(DY1)를 통과한 비교타이밍신호(S1)는 지연량(τ0)에 상당하는 지연시간만큼 지연되어 대응하는 논리비교기(LC)에 공급되고, 가변지연회로(DY2)를 통과한 비교타이밍신호(S2)는 지연량-τ1에 상당하는 지연시간만큼 지연되어 대응하는 논리비교기(LC)에 공급되고, 가변지연회로(DY3)를 통과한 비교타이밍신호(S3)는 지연량+τ2에 상당하는 지연시간만큼 지연되어 대응하는 논리비교기(LC)에 공급된다. 즉, 비교타이밍신호(S2)는 비교타이밍신호(S1)에 관하여 -τ1 만큼 위상차가 부여되고, 비교타이밍신호(S3)는 비교타이밍신호(S1)에 관하여 +τ2 만큼 위상차가 부여된다.
그 결과, 도 2D의 판독데이터(D1, D2, D3)와 도 2G의 비교타이밍신호(S1, S2, S3)를 참조함으로써 용이하게 이해할 수 있는 바와 같이, 비교타이밍신호(S1)는 판독데이터(D1)와 타이밍이 합치하고, 비교타이밍신호(S2)는 판독데이터(D2)와 타이밍이 합치하고, 비교타이밍신호(S3)는 판독데이터(D3)와 타이밍이 합치하는 것으로 된다. 이리하여, 각 논리비교기(LC)에 있어서는 지연시간의 분산이 큰 반도체 메모리가 혼재하고 있더라도, 이들 비교타이밍신호(S1, S2, S3)에 의하여 대응하는 피시험 메모리(MUT1, MUT2, MUT3)로부터 판독된 판독데이터(D1, D2, D3)와 패턴발생기(PG)로부터 공급되는 기대치 패턴(EXP)을 적정한 타이밍으로 논리비교할 수가 있다.
도 5는 시험전에 각 피시험 메모리로부터 출력되는 클록의 위상을 측정하는 방법의 1예를 설명하기 위한 파형도이다. 도 5A는 피시험메모리로부터 출력되는 클록(CLK)의 파형을 도시하고, 이 예에서는 클록(CLK)의 H논리영역(패스영역)과 L논리영역(페일영역)과의 경계 근방에 있어서, 도 5B∼도 5F에 도시하는 바와 같이, 비교타이밍 펄스를 H논리영역 → L논리영역 → H논리영역 → L논리영역… 으로 차례로 경계에 접근하도록 이동시켜, H논리영역과 L논리영역와의 경계점을 발견한다. 그리고, 클록(CLK)을 입력한 시점에서 이 경계점까지의 시간을 이 클록의 위상(øM)의 측정치로 하는 것이다. 다른 측정방법을 사용하여 피시험 메모리로부터 출력되는 클록의 위상을 측정하여도 되는 것은 물론이다.
더욱이, 상기 실시예에서는 시험 개시전에 피시험 메모리로부터 출력되는 클록의 위상을 측정하였지만, 판독데이터에는 L논리의 시간도 있으므로, 판독데이터의 위상을 측정하는 것은 곤난하다. 또, 판독데이터의 위상을 측정하여 가변지연회로의 지연시간을 설정한 경우에는 고속으로 판독하고 있기 때문에, 비교타이밍 신호의 수정이 시간적으로 족하지 않다. 따라서, 시험 개시전에, 각 피시험 메모리에 동일한 클록을 입력하고, 판독 데이터와 같은 위상으로 출력되는 클록의 위상을 측정한 것이다.
이상의 설명에서 명백한 바와 같이, 본 발명에 의하면, 클록 동기형의 인터페이스를 갖는 동기형의 메모리와 같이 판독데이터의 파형이 고속으로 변화하기 때문에 파형이 확정하고 있는 시간이 극히 짧은 반도체 메모리로서, 게다가 판독 데이터가 출력되는 타이밍에 차가 발생하는 반도체 메모리일지라도, 복수개의 반도체 메모리를 동시에 정상으로 시험할 수 있는 큰 이점이 얻어진다.
이상 본 발명을 도시한 바람직한 실시예에 대하여 기재하였지만, 본 발명의정신 및 범위로부터 일탈하는 일없이, 상술한 실시예에 관하여 여러가지의 변형, 변경 및 개량을 할수 있는 것은 이 분야의 기술자에는 명백할 것이다. 따라서, 본 발명은 예시의 실시예에 한정되는 것은 아니고 첨부의 특허청구의 범위에 의하여 정해지는 본 발명의 범위내에 들어가는 모든 그와 같은 변형, 변경 및 개량을 포함하는 것이다.

Claims (6)

  1. 적어도, 피시험 반도체 메모리에 부여되는 시험패턴신호, 어드레스신호 및 제어신호를 생성하기 위한 패턴 데이터를 출력하는 패턴발생기,
    이 패턴발생기로부터 출력되는 패턴데이터를 실파형을 갖는 시험패턴신호, 어드레스신호, 제어신호로 변환하는 파형생성기, 및
    상기 피시험 반도체 메모리로부터 판독되는 판독 데이터와 상기 패턴발생기로부터 출력되는 기대치 패턴과 비교하여, 상기 피시험 반도체 메모리의 양부를 판정하는 논리비교기를 포함하는 반도체 메모리 시험장치에 있어서,
    각각이 판독데이터의 출력 타이밍을 리타이밍하기 위한 클록을 출력하는 형식의 반도체 메모리인 복수개의 피시험 반도체 메모리의 시험을 개시하기 전에 이들 메모리로부터 각각 출력되는 클록의 위상을 측정하는 위상측정수단과,
    이 위상측정수단에 의하여 측정된 위상에 대응하는 지연시간이 각각 설정되는 복수의 가변지연회로로서, 각각의 가변지연회로에 공급되는 비교타이밍신호를 상기 설정 지연시간만큼 지연시켜 대응하는 논리비교기에 부여하는 복수의 가변지연회로를 구비하는 것을 특징으로 하는 반도체 메모리 시험장치.
  2. 제 1 항에 있어서, 상기 위상측정수단은 시험 개시전에 상기 복수개의 피시험 반도체 메모리에 동일한 클록을 입력함으로써 이들 피시험 반도체 메모리로부터 각각 출력되는 클록의 위상을 측정하고, 이 측정한 위상에 대응하는 지연시간을 각피시험 반도체 메모리와 관련하는 가변지연회로에 설정하고, 이들 가변지연회로로부터 출력되는 비교타이밍 신호의 위상을 관련하는 피시험 반도체 메모리로부터 판독되는 판독 데이터의 위상과 합치시키고,
    상기 논리비교기는 상기 가변지연회로와 동수 설치되어 있고, 각 논리비교기는 대응하는 가변지연회로로부터 부여되는 상기 비교타이밍 신호의 타이밍으로, 대응하는 피시험 반도체 메모리로부터 판독된 판독데이터와 상기 패턴발생기로부터 출력되는 기대치 패턴을 논리비교하는 것을 특징으로 하는 반도체 메모리 시험장치.
  3. 제 1 항에 있어서, 상기 복수의 피시험 반도체 메모리는 각각 클록 동기형의 인터페이스를 갖는 동기형의 반도체 메모리인 것을 특징으로 하는 반도체 메모리 시험장치.
  4. 제 2 항에 있어서, 상기 복수의 피시험 반도체 메모리는 각각 클록 동기형의 인터페이스를 갖는 동기형의 반도체 메모리인 것을 특징으로 하는 반도체 메모리 시험장치.
  5. 패턴발생수단으로부터 출력되는 패턴데이터를 실파형을 갖는 시험패턴신호, 어드레스신호, 제어신호로 변환하고, 각각이 판독 데이터의 출력 타이밍을 리타이밍하기 위한 클록을 출력하는 형식의 반도체 메모리인 복수개의 피시험 반도체 메모리의 각각에 이들 실파형을 갖는 시험패턴신호, 어드레스신호, 제어신호를 부여하여 상기 시험패턴신호를 이들 피시험 반도체 메모리에 기록하고, 이 기록한 시험패턴신호를 상기 복수개의 피시험 반도체 메모리로부터 각각 판독하여, 타이밍 발생수단으로부터 부여되는 비교타이밍 신호의 타이밍으로, 기대치 패턴과 논리비교하고, 상기 피시험 반도체 메모리의 양부를 판정하는 반도체 메모리 시험방법에 있어서,
    상기 복수개의 피시험 반도체 메모리의 시험을 개시하기 전에, 이들 피시험 반도체 메모리에 동일한 클록을 입력하고, 이들 피시험 반도체 메모리로부터 각각 출력되는 클록의 위상을 측정하는 단계,
    각 피시험 반도체 메모리로부터 출력되는 클록의 위상의 측정치에 대응하는 지연시간을 각 피시험 반도체 메모리와 관련하는 비교 타이밍 지연수단에 각각 설정하는 단계, 및
    각 피시험 반도체 메모리로부터 판독된 판독 데이터와 상기 기대치 패턴을 상기 비교 타이밍 지연수단으로부터 부여되는 지연된 비교 타이밍 신호의 타이밍으로 논리 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 시험방법.
  6. 제 5 항에 있어서, 상기 복수의 피시험 반도체 메모리는 각각 클록 동기형의 인터페이스를 갖는 동기형의 반도체 메모리인 것을 특징으로 하는 반도체 메모리 시험방법.
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