KR20020018128A - 반도체 집적 회로 및 동작 방법 - Google Patents

반도체 집적 회로 및 동작 방법 Download PDF

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Abstract

통상 동작 모드 및 번인 모드를 갖는 반도체 집적 회로 (50) 가 제공된다. 상기 반도체 집적 회로 (50) 는 메모리 (14) 및 논리 회로 (9) 를 포함할 수 있다. 번인 모드에 있을 때 상기 메모리 (14) 가 입력 신호 (input<5:0>) 에 응답하여 동작하는 한편, 반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 상기 논리 회로 (9) 는, 소정 값을 갖는 입력 신호 중의 어느 하나 (input<0>) 에 응답하여 생성된 제어 신호에 응답하여 동작할 수 있다. 상기 메모리 (14) 는, 반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 상기 논리 회로 (9) 에 의해서 생성된 메모리 제어 신호에 응답하여 동작할 수 있다. 상기 논리 회로 (9) 는, 입력 신호 (input<5:0>) 에 의해 제공된 값에 응답하여 메모리 제어 신호를 생성할 수 있다. 이러한 방법으로, 상기 논리 회로 (9) 및 메모리 (14) 는 추가적인 입력을 제공함이 없이 번인 모드에서 테스트될 수 있다.

Description

반도체 집적 회로 및 동작 방법 {SEMICONDUCTOR INTEGRATED CIRCUIT AND OPERATING METHOD}
본 발명은 일반적으로 반도체 집적 회로 및 동작 방법에 관한 것으로서, 특히 번인 테스트 (burn-in test) 가 동시에 실시될 수 있는 메모리 및 논리 회로가 집적된 반도체 디바이스에 관한 것이다.
마이크로프로세서 유닛 (MPU) 의 동작 속도가 증가함에 따라, 시스템 메모리 또한 그 동작 속도의 증가가 요구된다. 시스템 메모리는 전형적으로 다이나믹 랜덤 엑세스 메모리 (DRAM) 을 포함한다. DRAM 의 동작 속도가, MPU 내에 포함된 로직의 동작 속도에 따라 증가하지 못하게 된다면, 프로세싱 성능은 DRAM 의 동작 속도에 의해 제한된다. 이러한 문제점을 해결하기 위해, 동일한 반도체 칩상에 DRAM 과 논리부 모두가 집적 배치된 반도체 집적 회로가 개발되어 왔다.
반도체 디바이스에서, 초기의 잠재적 고장 (초기 사망률; infant mortality) 을 스크린하여 제거하기 위해 제조 후에 번인 테스트를 실시하는 것이 통상이다. 번인 테스트는, 고온 (예를 들어, 125 ℃) 을 가하고, 또한 디바이스가 신뢰성 있게 동작하는 것으로 보증된 사양서에 표시된 정격 전압 이상의 전원 전압을 인가함으로써, 반도체 디바이스에 스트레스 (stress) 를 준다.
DRAM 과 논리부를 가진 반도체 집적 회로에서, 번인 테스트 동안에 DRAM 및 논리 회로 모두에 스트레스를 동시에 인가함으로써 테스트 시간을 단축하고 비용을 감소시키는 것이 바람직하다.
일본 특개평 제 11-134900 은 메모리 및 논리 회로 모두에 번인 테스트를 할 수 있는 반도체 집적 회로에 대해 개시하고 있다. 그러한 반도체 집적 회로가 도 1 에 나타나 있다.
도 1 에서는, 종래 반도체 집적 회로의 블록 개략도가 도시되어 있으며, 그 전체에 참조번호 101 이 부기되어 있다.
종래 반도체 집적 회로 (101) 는 DRAM (102) 및 논리 회로 (103) 을 포함한다.
논리 회로 (103) 은 멀티플렉서 (108 내지 111) 을 포함한다. 번인 동작에서, 외부로부터 논리 회로 (103) 에 신호가 입력된다. 논리 회로 (103) 는, 번인을 실시하는 동안 외부로부터 입력된 신호에 응답하여 동작될 수 있다.
또한, 종래의 반도체 집적 회로 (101) 는 벡터 발생 회로 (vector generatorcircuit; 112) 와 리프레시 카운터 및 제어 회로 (refresh counter and control circuit; 106) 를 포함한다. 번인 동작 동안, DRAM (102) 은 벡터 발생 회로 (112) 와 리프레시 카운터 및 제어 회로 (106) 로부터 번인 동작에 필요한 어드레스, 명령 및 데이타를 수신할 수 있다. 이러한 방법으로, DRAM (102) 및 논리 회로 (103) 가 독립적으로 동시에 동작하게 할 수 있어서 번인 시간을 감소시킬 수 있다.
또한, 종래 반도체 집적 회로 (101) 는 멀티플렉서 (113) 을 포함한다. 멀티플렉서 (113) 을 통하여, 벡터 발생기 (112) 는 벡터 발생 제어 신호 (MBICMD), 기입 데이타 초기치 (DIN0 내지 DINn), 데이타 반전 제어 신호 (DININV), 판독 신호 (LDRD) 및 기입 신호 (LDWT) 를 수신한다. 기입 데이타 초기치 (DIN0 내지 DINn) 는 기입 데이타의 초기값을 설정하는 신호이다. 데이타 반전 제어 신호 (DININV), 판독 신호 (LDRD), 및 기입 신호 (LDWT) 는, 벡터 발생 회로 (112) 에 판독/기입 커맨드 (command) 를 입력하기 위한 신호이다. 벡터 발생 회로는, 또한 리프레시 카운터 및 제어 회로 (106) 에 의해 생성된 캐리 신호 (carry signal; RCRY) 를 수신한다.
벡터 발생 회로 (112) 는, 칼럼 어드레스 발생 회로 (column address generator circuit; 114), 세그먼트 어드레스 발생 회로 (segment address generator circuit; 115), 기입 데이타 발생 회로 (116), 기능 커맨드 발생 회로 (117), 및 어드레스 발생 제어 신호 (118) 를 포함한다.
칼럼 어드레스 발생 신호 (114) 는 칼럼 어드레스 신호 (CA0 내지 CAn) 를생성한다. 세그먼트 어드레스 발생 회로 (115) 는 세그먼트 어드레스 신호 (S0 내지 Sn) 을 생성한다. 기입 데이타 발생 회로 (116) 는, 기입 데이타 초기치 (DIN0 내지 DINn) 및 기입 신호 (LDWT) 에 기초하여 기입 데이타 신호 (D0 내지 Dn) 를 생성한다. 기능 커맨드 발생 회로 (117) 는 판독 신호 (RD) 및 기입 신호 (WT) 를 생성한다.
DRAM (102) 은, 벡터 발생 회로 (112) 로부터 칼럼 어드레스 신호 (CA0 내지 CAn), 기입 데이타 신호 (D0 내지 Dn), 판독 신호 (RD), 기입 신호 (WT), 벡터 발생 개시 신호 (vector generation initiation signal; MBI) 및 세그먼트 어드레스 신호 (S0 내지 Sn) 를 수신한다.
DRAM (102) 의 입력측에는, 입력 회로 (104) 가 제공된다. DRAM (102) 의 출력측에는 출력 회로 (105) 가 제공된다. DRAM (102) 은, 또한 리프레시 카운터 및 제어 회로 (106) 및 세그먼트 어드레스 디코더 (107) 을 포함한다. 리프레시 카운터 및 제어 회로 (106) 는 리프레시 신호를 생성하고, 리프레시를 위해 로우 (row) 또는 워드 선을 선택하기 위한 로우 어드레스를 생성하는 어드레스 카운터를 포함한다.
세그먼트 어드레스 디코더 (107) 는, 세그먼트 어드레스 신호 (S0 내지 Sn) 에 기초하여 DRAM (102) 에 제공된 4 개의 메모리 세그먼트 (도시되어 있지 않음) 중에서 하나의 세그먼트를 선택한다.
또한, 종래 반도체 집적 회로 (101) 는 논리 회로 (103) 을 포함한다. 전술한 바와 같이, 논리 회로 (103) 는 멀티플렉서 (108 내지 111) 를 포함한다.멀티플렉서 (108 및 109) 는 DRAM (102) 의 입력 회로 (104) 의 입력측 전단에 제공된다. 멀티플렉서 (108 및 109) 각각은 입력 단자 (IN1 내지 INn) 로부터는 입력 신호를 수신하고, 논리 회로 (103) 로부터는 다른 신호를 수신한다. 멀티플렉서 (110 및 111) 는 DRAM (102) 의 출력 회로 (105) 의 출력측 다음 단에 제공된다. 멀티플렉서 (110 및 111) 각각은 DRAM (102) 으로부터 출력 신호와 논리 회로 (103) 으로부터 신호를 수신하고, 출력 단자 (OUT1 내지 OUTn) 에 각각 신호를 생성한다.
번인 동작 동안, 벡터 발생 회로 (112) 와 리프레쉬 카운터 및 제어 회로 (106) 는, 벡터 발생 제어 신호 (MBICMD), 기입 데이타 초기치 (DIN0 내지 DINn), 데이타 반전 제어 신호 (DININV), 판독 신호 (LDRD), 및 기입 신호 (LDWT) 에 기초하여 DRAM (102) 을 동작시키기 위한 어드레스, 명령, 및 데이타를 발생시킨다. DRAM (102) 은, 번인 동작 동안 이러한 어드레스, 명령, 및 데이타에 따라 동작된다.
테스트 모드 신호 (TM) 와 함께, 논리 회로 (103) 는 또한, 벡터 발생 제어 회로 (MBICMD), 기입 데이타 초기치 (DIN0 내지 DINn), 데이타 반전 제어 신호 (DININV), 판독 신호 (LDRD), 및 기입 신호 (LDWT) 에 응답하여 번인 동작 동안 동작된다.
이러한 방법으로, DRAM (102) 및 논리 회로 (103) 는 번인 동작 동안 동시에 동작되어 번인 테스트 시간이 단축된다.
이상 설명한 바와 같이, 종래 반도체 집적 회로 (101) 의 번인 동작에서는,별도의 입력 신호가 필요하다. 그러나, 입력 신호의 수가 많으면 많을수록 반도체 집적 회로에는 더 많은 입출력 핀을 필요로 하게 된다. 번인 장치 또는 테스터 (tester) 는 입출력 핀의 수에 제한이 있을 수 있다. 하나의 예로서, 이것은 제한된 대역폭에 기인한다. 번인 테스트 동안, 많은 디바이스가 병렬로 테스트될 수 있다. 하나의 다바이스당 기능하는 많은 수의 입출력 핀을 가짐에 따라 테스터의 대역폭은 제한될 수 있는데, 이는 동일한 신호선으로 제어하면서 너무 많은 디바이스를 병렬로 테스트하는 것은 증대된 로드와 테스터 제한 때문에 바람직하지 않기 때문이다.
따라서, 번인 테스트에 필요한 입력 신호의 수를 감소시키는 것이 바람직하다. 이렇게 하면, 많은 수의 반도체 집적 회로를 동시에 테스트할 수 있게 됨으로써 비용을 저감시킬 수 있다.
또한, 종래의 반도체 집적 회로에서와 같이, 많은 수의 입력 신호가 사용될 때에는, 입력 신호의 테스트 패턴의 수가 증가하고 복잡성이 증가하게 된다. 이것은 테스트 시간과 비용을 증가시키게 된다. 비용을 저감시키기 위해 패턴의 수를 감소시키는 것이 바람직하다.
전술한 바에 비추어, 외부로부터 입력된 입력 신호의 수를 증가시키지 않고서 메모리와 논리 회로에서의 번인 동작을 동시에 실시할 수 있는 반도체 디바이스를 제공하는 것이 바람직하다.
도 1 은 종래 반도체 집적 회로의 블록 개략도.
도 2 는 일 실시예에 따른 반도체 집적 회로의 블록 개략도.
도 3 은 일 실시예에 따른 입력 버퍼 및 패턴 검출 회로의 동작을 나타내는 타이밍 차트.
도 4 는 일 실시예에 따른 쉬프트 레지스터의 동작을 나타내는 타이밍 차트.
도 5 는 일 실시예에 따른 트리거 비트 검출 회로 및 패턴 검출 회로의 동작을 나타내는 타이밍 차트.
도 6 은 일 실시예에 따른 상태 포인터가 보유하는 값에 기초한 상태 신호의 논리 레벨을 나타내는 도표.
도 7 은 일 실시예에 따른 통상 동작 모드에서의 반도체 집적 회로의 동작을 나타내는 타이밍 차트.
도 8 은 일 실시예에 따른 통상 동작 모드에서의 반도체 집적 회로의 동작을 나타내는 타이밍 차트.
도 9 는 일 실시예에 따른 번인 모드에서의 반도체 집적 회로의 동작을 나타내는 타이밍 차트.
도 10 은 일 실시예에 따른 번인 모드에서의 반도체 집적 회로의 동작을 나타내는 타이밍 차트.
*도면의 주요부분에 대한 부호의 설명*
3 : 입력 버퍼 4 : 쉬프트 레지스터
5 : 셀렉터 6 : 트리거 비트 검출 회로
7 : AND 게이트 8 : 패턴 제너레이터
9 : 메모리 제어 회로 10 : 패턴 검출 회로
11 : AND 게이트 12 : 셀렉터
14 : 메모리
본 발명의 실시예에 따르면, 통상 동작 모드 (normal operation mode) 와 번인 모드를 갖는 반도체 집적 회로가 제공된다. 반도체 집적 회로는 메모리와 논리 회로를 포함할 수 있다. 메모리는 번인 모드에 있을 때 입력 신호에 응답하여 동작될 수 있는 한편, 논리 회로는 반도체 집적 회로가 번인 모드에서 동작할 때 소정치를 갖는 입력 신호들 중 하나에 응답하여 생성된 제어 신호에 응답하여 동작할 수 있다. 메모리는, 반도체 집적 회로가 통상 동작 모드에서 동작할 때 논리 회로에 의해 생성된 메모리 제어 신호에 응답하여 동작할 수 있다. 논리 회로는 입력 신호에 의해 제공된 값들에 응답하여 메모리 제어 신호를 생성할 수 있다. 이와 같은 방법으로, 추가적인 입력을 제공하지 않고서, 논리 회로와 메모리가 번인 모드에서 테스트될 수 있다.
본 발명의 실시예의 한 양태에 의하면, 반도체 집적 회로는 번인 모드와 통상 동작 모드를 가진다. 반도체 집적 회로가 번인 모드에 있을 때, 반도체 집적 회로는 복수의 입력 신호에 응답하여 동작될 수 있는 메모리를 포함할 수 있다. 반도체 집적 회로가 번인 모드에 있을 때, 논리 발생 회로 (logic generator circuit) 는 복수의 입력 신호들 중 하나 이상의 신호에 응답하여 제어 신호를 제공한다. 논리 회로는 상기 제어 신호에 응답하여 동작될 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 반도체 집적 회로가 통상 동작 모드에 있을 때, 논리 발생 회로는 복수의 입력 신호의 논리값에 따른 논리값을 갖는 제어 신호를 제공할 수 있다. 논리 회로는 상기 제어 신호에 응답하여 하나 이상의 메모리 제어 신호를 제공할 수 있다. 메모리는 하나 이상의 메모리 제어신호에 응답하여 동작될 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 반도체 집적 회로는 복수의 입력 신호를 수신하기 위해 결합된 패턴 검출 회로 (pattern detection circuit) 를 포함할 수 있다. 패턴 검출 회로는 논리 회로 인에이블 상태 (logic circuit enable state) 와 논리 회로 디스에이블 상태 (logic circuit disable state) 를 갖는 논리 회로 인에이블 신호 (logic circuit enable signal) 를 생성할 수 있다. 통상 동작 모드 동안, 논리 회로 인에이블 신호는, 복수의 입력 신호에 포함된 소정의 패턴을 검출하는 패턴 검출 회로에 응답하여 논리 회로 인에이블 상태를 가질 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 반도체 집적 회로가 번인 모드에 있을 때 논리 회로 인에이블 신호는 논리 회로 인에이블 상태를 가질 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 복수의 입력 신호는 각각 논리값을 갖는 디지탈 신호일 수 있다. 반도체 집적 회로가 번인 모드에 있을 때, 논리 발생 회로는 복수의 입력 신호들 중 하나 이상의 논리값을 주기적으로 검출하여 , 복수의 입력 신호들 중 하나 이상의 논리값이 소정의 논리값을 갖는다면 제어 신호의 논리값을 변화시킬 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 논리 회로는, 복수의 입력 신호들 중 소정 신호의 논리값이 소정의 논리값을 갖는다면 제어 신호의 논리값을 변화시킬 수 있는 패턴 제너레이터 (patter generator) 를 포함할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 번인 모드와 통상 동작 모드에서동작할 수 있는 반도체 집적 회로를 동작시키는 방법은, 입력 신호를 수신하는 단계, 번인 모드 동안 입력 신호에 응답하여 메모리를 동작시키는 단계, 번인 모드 동안 입력 신호에 기초하여 논리 회로 동작 신호를 생성하는 단계, 및 논리 회로 동작 신호에 응답하여 논리 회로를 동작시키는 단계를 포함할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 반도체 집적 회로를 동작시키는 방법은, 통상 동작 모드 동안 입력 신호의 값과 실질적으로 동일한 값을 갖는 논리 회로 제어 신호를 생성하는 단계, 논리 회로 제어 신호에 응답하여 논리 회로를 동작시켜 메모리 제어 신호를 출력시키는 단계, 및 메모리 제어 신호에 응답하여 메모리를 동작시키는 단계를 포함할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 반도체 집적 회로를 동작시키는 방법은, 논리 회로의 동작이 허가되어 있는 지의 여부를 지시하는 논리 회로 허가 신호 (logic circuit allowance signal) 를 생성하는 단계를 포함할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 논리 회로 허가 신호를 생성하는 단계는, 번인 모드 동안 논리 회로의 동작이 허가되도록 논리 회로 허가 신호를 생성하는 단계, 통상 동작 모드 동안 입력 신호에 소정 패턴이 포함되어 있는 지 여부를 검출하는 단계, 통상 동작 모드 동안 입력 신호에 소정 패턴이 포함되어 있을 때 논리 회로의 동작이 허가되도록 논리 회로 허가 신호를 생성하는 단계, 및 통상 동작 모드 동안 입력 신호에 소정의 패턴이 포함되어 있지 않을 때 논리 회로의 동작이 금지되도록 논리 회로 허가 신호를 생성하는 단계를 포함할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 반도체 집적 회로는 스트레스 테스트 모드 (stress test mode) 와 통상 동작 모드 (ordinary operation mode) 를 포함할 수 있다. 반도체 집적 회로는, 스트레스 테스트 모드에 있을 때 입력 신호군에 응답하여 동작될 수 있는 메모리 회로를 포함할 수 있다. 논리 발생 회로는, 반도체 집적 회로가 스트레스 테스트 모드에 있을 때 입력 신호군으로부터의 입력 신호들 중 하나 이상의 신호에 응답하여 제어 신호를 제공할 수 있다. 논리 회로는 제어 신호에 응답하여 동작할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 논리 발생 회로는, 입력 신호군으로부터의 입력 신호들 중 하나 이상의 신호에 응답하여 트리거 신호을 제공하는 트리거 비트 검출 회로를 포함할 수 있다. 논리 발생 회로는, 반도체 집적 회로가 스트레스 테스트 모드에 있을 때 트리거 신호에 응답하여 제어 신호들 중 하나 이상의 논리값을 수정할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 논리 발생 회로는, 반도체 집적 회로가 스트레스 테스트 모드에 있을 때, 트리거 신호에 응답하여 제어 신호를 생성하는 패턴 제너레이터 회로를 포함할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 패턴 제너레이터 회로는, 반도체 집적 회로가 스트레스 테스트 모드에 있을 때, 트리거 신호에 응답하여 저장된 상태값을 증분시키는 상태 포인터 회로를 포함할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 반도체 집적 회로는, 반도체 집적 회로가 통상 동작 모드에 있을 때 소정 패턴을 갖는 입력 신호군에 응답하여 패턴 검출 상태 (pattern detected state) 를 갖는 패턴 히트 신호 (pattern hitsignal) 를 생성하는 패턴 검출 회로를 포함할 수 있으며, 패턴 히트 신호가 패턴 검출 상태를 가질 때 논리 회로는 제어 신호에 응답하여 동작이 허가된다.
본 발명의 실시예의 다른 양태에 의하면, 패턴 신호는, 반도체 집적 회로가 스트레스 테스트 모드에 있을 때 입력 신호군이 소정 패턴을 갖는지에 상관 없이 패턴 검출 상태를 가질 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 입력 신호군은 직렬 (serial) 방식으로 데이타를 제공할 수 있다. 논리 회로는, 반도체 집적 회로가 통상 동작 모드에 있을 때 제어 신호를 제공하기 위해 입력 신호군을 병렬 신호 (parellel signal) 로 변환시키는 직렬-병렬 변환 회로 (serial to parallel conversion circuit) 를 포함할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 논리 회로는, 반도체 집적 회로가 통상 동작 모드에 있을 때, 메모리 제어 신호를 제공할 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 반도체 집적 회로는 제 1 테스트 모드를 포함할 수 있다. 논리 회로는 제 1 테스트 모드에서 디스에이블 (disabled) 될 수 있다. 메모리 회로는, 반도체 집적 회로가 제 1 테스트 모드에 있을 때 입력 신호군에 응답하여 동작될 수 있다.
본 발명의 실시예의 다른 양태에 의하면, 스트레스 테스트 모드는 번인 테스트 모드일 수 있다.
본 발명의 다양한 실시예를 여러 도면을 참조하여 상세히 설명한다.
도 2 에서, 일 실시예에 따른 반도체 집적 회로의 블록 개략도가 도시되어있으며, 그 전체에 참조 부호 50 이 부기되어 있다.
반도체 집적 회로 (50) 는, 인버터 (1), AND 게이트 (2,7, 및 11), 입력 버퍼 (3), 쉬프트 레지스터 (4), 셀렉터 (5), 트리거 비트 검출 회로 (6), 패턴 제너레이터 (8), 메모리 제어 회로 (9), 패턴 검출 회로 (10), 셀렉터 (12), 및 메모리 (14) 를 포함할 수 있다.
인버터 (1) 는 입력으로 신호 (IF_Burnin) 를 수신하여 AND 게이트 (2) 에 출력을 제공한다. AND 게이트 (2) 는 입력 신호로서 신호 (IF_Burnin) 및 신호 (TestMode) 를 수신하여 입력 버퍼 (3) 에 신호 (ENB) 를 제공할 수 있다. 입력 버퍼 (3) 는 신호 (ENB), 신호군 (input<5:0>) 및 클록 신호 (clk) 를 입력 신호로서 수신할 수 있다.
신호군 (input<5:0>) 은 6 개의 신호들 (input<0>, input<1>, input<2>, input<3>, input<4>, 및 input<5>) 의 군을 포함할 수 있다. 이하에서, 6 개의 신호 (input<0> 내지 input<5>) 의 군은 간단히 신호군 (input<5:0>) 으로 표현될 수 있다.
마찬가지로, 예를 들어 신호군 (A<n:0>) 과 같은 임의의 다른 신호군은, n+1 개의 신호들 (A<0>, A<1>, A<2>, A<3>, A<4>,..., input<n>) 의 군이 된다. 신호군 (A<n:0> 중의 임의의 하나의 신호는, 신호 (A<I>) 로서 표현될 수 있고, 여기서 I 는 0 내지 n 의 정수이다. 이러한 표기법은 다른 신호에도 적용될 수 있다.
입력 버퍼 (3) 은 신호군 (input_buf<5:0>) 을 출력할 수 있다. 신호군(input_buf<5:0>) 은 신호 (input_buf<0> 내지 input_buf<5>) 를 포함한다.
쉬프트 레지스터 (4) 는 신호군 (input_buf<5:0>) 및 클록 신호 (clk) 를 입력 신호로서 수신할 수 있다. 쉬프트 레지스터 (4) 는 상태 신호군 (stp0<5:0>, stp1<5:0>, ..., stp7<5:0>) 을 셀렉터 (5) 에 출력할 수 있다. 상태 신호군 (stp0<5:0>) 은 상태 신호 (stp0<0> 내지 stp0<5>) 를 포함할 수 있다. 마찬가지로, 상태 신호군 (stpj<5:0>) 은 상태 신호 (stpj<0> 내지 stpj<5>) 를 포함할 수 있으며, 여기서 j 는 0 내지 7 의 정수이다.
신호군 (input_buf<5:0>) 에서의 신호 (input_buf<0>) 는 트리거 비트 검출 회로 (6) 가 수신할 수 있다. 또한, 트리거 비트 검출 회로 (6) 는 클록 신호 (clk) 를 수신하여 AND 게이트 (7) 로 입력될 수 있는 신호 (Trg_Bit) 를 출력할 수 있다.
AND 게이트 (7) 는 또한, 신호 (TestMode) 및 신호 (IF_Burnin) 를 수신할 수 있다. AND 게이트 (7) 는 신호 (State_increment) 를 출력할 수 있다. 패턴 제너레이터 (8) 는 신호 (State_increment) 를 수신할 수 있다. 패턴 제너레이터 (8) 는 상태 포인터 (8a) 를 포함할 수 있다. 패턴 제너레이터 (8) 는 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 을 생성할 수 있으며, 이 상태 신호군은 셀렉터 (5) 가 수신할 수 있다. 상태 신호군 (stt<5:0>) 은 상태 신호 (stt0<0> 내지 stt0<5>) 를 포함할 수 있다. 마찬가지로, 상태 신호군 (sttj<5:0>) 은 상태 신호 (sttj<0> 내지 sttj<5>) 를 포함할 수 있으며, 여기서 j 는 0 내지 7 의 정수이다.
셀렉터 (5) 는 상태 신호군 (stp0<5:0> 내지 stp7<5:0>), 상태 신호군 (stt0<5:0> 내지 stt7<5:0>), 및 신호 (IF_Burnin) 를 입력 신호로서 수신하여, 상태 신호군 (st0<5:0> 내지 st7<5:0>) 을 출력할 수 있다. 메모리 제어 회로 (9) 는 상태 신호군 (st0<0> 내지 st7<5:0>) 을 입력 신호로서 수신할 수 있다. 상태 신호군 (st0<5:0>) 은 상태 신호 (st0<0> 내지 st0<5>) 를 포함할 수 있다. 마찬가지로, 상태 신호군 (stj<5:0>) 은 상태 신호 (stj<0> 내지 stj<5>) 를 포함할 수 있으며, 여기서 j 는 0 내지 7 의 정수이다.
패턴 검출 회로 (10) 는 신호군 (input_buf<5:0>), 신호 (IF_Burnin), 및 클록 신호 (clk) 를 입력 신호로서 수신하여, 신호 (PatternHit) 를 출력할 수 있다.
AND 게이트 (11) 는 신호 (PatternHit) 및 신호 (Trg_bit) 를 입력 신호로서 수신하여 신호 (Dec_Trg) 를 출력할 수 있다.
메모리 제어 회로 (9) 는 상태 신호군 (st0<5:0> 내지 st7<5:0>), 신호 (Dec_Trg), 및 클록 신호 (clk) 를 입력 신호로서 수신하여, 신호군 (CoreCntrol<5:0>) 을 출력할 수 있다. 신호군 (CoreCntrol<5:0>) 은 신호 (CoreCntrol<0> 내지 CoreCntrol<5>) 를 포함한다.
셀렉터 (12) 는 신호군 (input<5:0>), 신호군 (CoreCntrol<5:0>), 및 신호 (TestMode) 를 입력 신호로서 수신하여, 신호군 (Cntrol<5:0>) 을 출력할 수 있다. 메모리 (14) 는 신호군 (Cntrol<5:0>) 을 입력 신호로서 수신할 수 있다. 신호군 (Cntrol<5:0>) 은 신호 (Cntrol<0> 내지 Cntrol<5>) 를 포함한다.
반도체 집적 회로 (50) 의 구조와 유사한 구조를 갖는 다른 반도체 집적 회로 (디바이스) 가 신호선 (3a) 를 따라 신호군 (input<5:0>) 을 수신할 수 있도록 전기적으로 접속될 수 있다는 것에 유의한다. 데이타 또는 커맨드가 반도체 집적 회로 (50) 이외의 디바이스에 전송되고 있다는 것을 표시하기 위해 신호군 (input<5:0>) 은 다른 값을 가질 수 있다.
다음으로, 본 실시예에 따른 반도체 집적 회로 (50) 의 동작을 설명한다. 반도체 집적 회로 (50) 의 각 부분은, 통상 동작 모드, 테스트 모드, 또는 번인 모드에 따라서 달리 동작할 수 있다.
통상 동작 모드는, 사양서에 따른 보증된 기능 및 성능을 가지는 동작 조건 내에서의 동작을 실행할 때 설정되는 동작 모드이다. 반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 메모리 제어 회로 (9) 를 제어하기 위한 신호군이 신호군 (input<5:0>) 으로서 입력될 수 있다. 반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 입력 버퍼 (3), 쉬프트 레지스터 (4), 및 셀렉터 (5) 는, 직렬 방식으로 신호군 (input<5:0>) 을 수신하여 이를 병렬 방식으로 메모리 제어 회로 (9) 에 출력하도록 기능할 수 있다. 메모리 제어 회로 (9) 는 실질적으로 신호군 (input<5:0>) 에서 수신한 값에 의해 제어될 수 있다. 메모리 제어 회로 (9) 는 메모리 (14) 를 제어하기 위한 신호군 (CoreCntrol<5:0>) 을 출력할 수 있다. 메모리 (14) 는 메모리 제어 신호 (9) 에 따라 신호군 (CoreCntrol<5:0>) 에 응답하여 동작할 수 있다.
테스트 모드는, 반도체 집적 회로 (50) 가 테스트될 때 설정될 수 있는 동작 모드이다. 반도체 집적 회로 (50) 가 테스트될 때, 신호군 (input<5:0>) 이 메모리 (14) 를 제어하기 위해 입력될 수 있다. 메모리 (14) 는, 소정의 테스트를 위해 신호군 (input<5:0>) 에 응답하여 동작할 수 있다. 테스트 모드에서, 메모리 제어 회로 (9) 는 메모리 (14) 에 그다지 영향을 주지 않는다. 반도체 집적 회로 (50) 가 테스트 모드에서 동작할 때, 메모리 (14) 만이 동작하고 테스트될 수 있다.
번인 모드는, 반도체 집적 회로 (50) 가 번인될 때 설정될 수 있는 동작 모드이다. 반도체 집적 회로 (50) 가 번인 모드에 있을 때, 메모리 제어 회로 (9) 는, 테스트 모드에서와 유사한 방식으로 신호군 (input<5:0>) 으로부터 수신한 값들에 의해 실질적으로 제어될 수 있다. 반도체 집적 회로 (50) 가 번인 모드에 있을 때, 메모리 (14) 는 신호군 (input<5:0>) 에 응답하여 동작함으로써 번인 스트레스가 인가될 수 있다.
번인 모드에서, 입력 버퍼 (3), 트리거 비트 검출 회로 (6), 및 패턴 제너레이터 (8) 는, 공동하여 메모리 제어 회로 (9) 를 동작시키기 위해 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 을 발생시키는 동작을 할 수 있다. 이러한 방식으로, 메모리 제어 회로 (9) 는 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 에 응답하여 동작할 수 있다.
반도체 집적 회로 (50) 가 번인 모드에 있을 때, 신호군 (input<5:0>) 이 메모리 (14) 를 직접 제어하기 위해 입력된다 하더라도, 메모리 제어 회로 (9) 가 동작할 수 있다. 따라서, 번인 스트레스가 메모리 제어 회로 (9) 에도 인가될 수 있다. 보다 상세하게는, 반도체 집적 회로 (50) 가 번인 모드에 있을 때, 메모리 제어 회로 (9) 및 메모리 (14) 는, 메모리 (14) 를 제어하기 위한 신호군 (input<5:0>) 을 입력함으로써만 동시에 동작할 수 있다.
반도체 집적 회로 (50) 의 동작 모드는 신호 (TestMode 및 IF_Burnin) 에 의해서 결정될 수 있다. 신호 (TestMode) 가 로우 레벨 (low; 접지 전위) 일 때, 반도체 집적 회로 (50) 는 통상 동작 모드에서 동작할 수 있다. 신호 (TestMode) 가 하이 레벨 (high; 전원 전위) 이고 신호 (IF_Burnin) 가 로우 레벨일 때, 반도체 집적 회로 (50) 는 테스트 모드에서 동작할 수 있다. 양쪽 신호 (TestMode 및 IF_Burnin) 모두가 하이 레벨일 때, 반도체 집적 회로 (50) 는 번인 모드에서 동작할 수 있다.
반도체 집적 회로 (50) 의 각 부분은, 신호 (TestMode 및 IF_Burnin) 의 논리 레벨에 따라 다른 동작을 행할 수 있다.
이하, 반도체 집적 회로 (50) 의 각 부분의 동작을 설명하겠다.
다시 도 2 를 참조하면, 인버터 (1) 는 신호 (IF_Burnin) 를 논리적으로 반전시켜서 이를 AND 게이트 (2) 의 입력에 인가한다. AND 게이트 (2) 는 또다른 입력 단자에서 신호 (TestMode) 를 수신할 수 있다. AND 게이트 (2) 는 신호 (ENB) 를 출력 신호로서 생성할 수 있다.
신호 (TestMode 및 IF_Burnin) 는 반도체 집적 회로 (50) 의 동작 모드를 결정할 수 있다. 신호 (TestMode) 가 로우 레벨일 때, 반도체 집적 회로 (50) 는 통상 동작 모드에서 동작할 수 있다. 통상 동작 모드는, 반도체 집적 회로 (50) 가 사양서에 따라 보증된 기능 및 성능을 가질 수 있는 동작 조건 내에서 동작을실행할 때 설정되는 동작 모드이다.
신호 (TestMode) 가 하이 레벨 (전원 전위) 이고 신호 (IF_Burnin) 가 로우 레벨일 때, 반도체 집적 회로 (50) 는 테스트 모드에서 동작할 수 있다. 테스트 모드는, 반도체 집적 회로 (50) 가 테스트될 때 설정될 수 있는 동작 모드이다.
양쪽 신호 (TestMode 및 IF_Burnin) 모두가 하이 레벨일 때, 반도체 집적 회로 (50) 는 번인 모드에서 동작할 수 있다. 번인 모드는, 반도체 집적 회로 (50) 가 번인될 때 설정될 수 있는 동작 모드이다.
신호 (ENB) 는, 입력 버퍼 (3) 가 인에이블되는 지 디스에이블되는 지의 여부를 지시할 수 있다. 신호 (ENB) 가 하이 레벨일 때, 입력 버퍼 (3) 는 디스에이블될 수 있다. 신호 (ENB) 가 로우 레벨일 때, 입력 버퍼 (3) 는 인에이블될 수 있다.
반도체 집적 회로 (50) 가 통상 동작 모드에 있을 때, 양쪽 신호 (TestMode 및 IF_Burnin) 모두는 로우 레벨이 된다. 이 경우에, 신호 (ENB) 는 로우 레벨이다. 따라서, 반도체 집적 회로 (50) 가 통상 동작 모드에 있을 때, 입력 버퍼 (3) 는 인에이블되어 동작할 수 있게 된다.
반도체 집적 회로 (50) 이 테스트 모드에 있을 때, 신호 (TestMode) 는 하이 벨이고, 신호 (IF_Burnin) 는 로우 레벨이다. 이 경우, 신호 (ENB) 는 하이 레벨이다. 따라서, 반도체 집적 회로 (50) 가 테스트 모드에 있을 때, 입력 버퍼 (3) 는 디스에이블되어 동작할 수 없게 된다.
반도체 집적 회로 (50) 가 번인 모드에 있을 때, 양쪽 신호 (TestMode 및IF_Burnin) 모두는 하이 레벨이다. 이 경우, 신호 (ENB) 는 로우 레벨이다. 따라서, 반도체 집적 회로 (50) 가 번인 모드에 있을 때, 입력 버퍼 (3) 는 인에이블되어 동작할 수 있게 된다.
입력 버퍼 (3) 는 클록 신호 (clk) 를 수신할 수 있다. 클록 신호 (clk) 는, 소정의 주파수를 갖는 주기적인 펄스 신호일 수 있다. 반도체 집적 회로 (50) 는 클록 신호 (clk) 의 상승 엣지와 하강 엣지에 동기되어 동작할 수 있다. 상승 엣지 및 하강 엣지 모두를 펄스 엣지 (pulse edges) 라고 한다. 클록 신호 (clk) 는 소정의 주기를 갖는 주기적인 펄스 엣지를 포함한다. 클록 신호 (clk) 에서의 반복되는 펄스 엣지 사이의 주기를 클록 주기라고 한다.
도 3 을 참조할 때, 일 실시예에 따른 입력 버퍼 (3) 및 패턴 검출 회로 (10) 의 동작을 나타내는 타이밍 차트가 도시되어 있다.
도 3 의 타이밍 차트는 클록 신호 (clk), 신호군 (input<5:0>), 신호군 (input_buf<5:0>), 및 신호 (PatternHit) 를 포함할 수 있다.
도 2 와 함께 도 3 을 참조할 때, 입력 버퍼 (3) 는, 신호선 (3a) 를 통하여 신호군 (input<5:0>) 을 수신할 수 있다. 신호 (input<0> 내지 input<5>) 는 도 3 에 나타난 바와 같이, 논리 하이 레벨과 논리 로우 레벨을 가진 디지탈 신호일 수 있다. 신호 (input<0> 내지 input<5>) 는 클록 신호 (clk) 와 동기되어 수신될 수 있다. 각각의 신호 (input<0> 내지 input<5>) 는 모든 펄스 엣지에 대해 한 비트의 정보를 전송할 수 있다.
반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 신호군(input<5:0>) 은 메모리 제어 회로 (9) 를 제어할 수 있다. 반도체 집적 회로가 통상 동작 모드에서 동작할 때의 신호군 (input<5:0>) 의 내용을 이하에서 설명한다.
신호 (input<0> 내지 input<5>) 는 직렬 데이타를 전송한다. 신호 (input<0> 내지 input<5>) 에 대한 연속된 8 비트는 하나의 패킷 (packet) 을 구성한다. 모든 신호 (input<0> 내지 input<5>) 는 각 패킷에 대한 데이타를 전송한다. 패킷의 선두 (제 1 정보 비트) 는 신호 (input<0>) 에 의해 지시된다. 신호 (input<0>) 가 하이 레벨일 때, 그 클록 엣지 및 그 다음의 7 개 클록 엣지는, 각각의 신호 (input<0> 내지 input<5>) 에 대해 8 비트 길이의 패킷을 수신하는 데 사용될 수 있다.
도 3 을 참조할 때, 신호 (input<0>) 는 시각 (t1) 에서 하이 레벨이다. 이것은 시각 (t1) 으로부터 전송된 8 비트가 하나의 패킷을 구성한다는 것을 나타낼 수 있다. 시각 (t1) 에서 시각 (t8) 까지의 기간이 기간 (T1) 이다. 이 경우, 기간 (T1) 동안 신호 (input<0>) 에 의해 전송된 8 비트는 하나의 패킷을 각각 구성할 수 있다. 기간 (T1) 동안에 신호 (input<1> 내지 input<5>) 에 의해 전송된 8 비트도, 또한 각각 하나의 패킷을 구성한다.
기간 (T1) 동안에 패킷에 대한 데이타의 전송이 완료된 후, 시각 (t9) 에서, 신호 (input<0>) 는 하이 레벨이다. 이것은 시각 (t9) 으로부터 전송된 8 비트가 하나의 패킷을 구성한다는 것을 나타낼 수 있다. 시각 (t9) 으로부터 시각 (t16) 까지의 기간은 기간 (T2) 이다. 이 경우, 기간 (T2) 동안 신호(input<0>) 에 의해 전송된 8 비트는 하나의 패킷을 구성할 수 있다. 기간 (T2) 동안 신호 (input<1> 내지 input<5>) 에 의해 전송된 8 비트도, 또한 각각 하나의 패킷을 구성할 수 있다.
반도체 집적 회로 (50) 가 테스트 모드 또는 번인 모드에서 동작할 때, 신호군 (input<5:0>) 은, 셀렉터 (12) 를 통하여 메모리 (14) 를 직접 제어하기 위해 입력될 수 있다. 이 경우, 신호군 (input<5:0>) 은 메모리 (14) 를 제어하기 위한 병렬 신호를 전송할 수 있다.
입력 버퍼 (3) 의 동작은 신호 (ENB) 의 논리 레벨에 따라 다를 수 있다. 반도체 집적 회로 (50) 가 통상 동작 모드 또는 번인 동작 모드로 동작하는 경우, 신호 (ENB) 는 로우 레벨이고 입력 버퍼 (3) 는 인에이블된다. 이 경우, 입력 버퍼 (3) 는, 클록 신호 (clk) 의 펄스 엣지가 검출될 때마다 신호군 (input<5:0>) 을 래치할 수 있다. 입력 버퍼 (3) 는 신호 (input<0>) 를 신호 (input_buf<0>) 로 래치할 수 있다. 마찬가지로, 입력 버퍼 (3) 는 신호 (input<1> 내지 input<5>) 를 신호 (input_buf<1> 내지 input_buf<5>) 로 각각 래치할 수 있다.
도 3 에서 알 수 있는 바와 같이, 신호 (input_buf<0> 내지 input_buf<5>) 의 파형은 클록 신호 (clk) 의 펄스 엣지에 동기될 수 있고, 동기된 각 펄스 엣지에서 신호 (input<0> 내지 input<5>) 가 가지는 논리값과 동일한 값을 각각 취할 수 있다. 신호 (input_buf<0> 내지 input_buf<5>) 는, 또한 직렬 방식으로 전송될 수 있다.
그러나, 반도체 집적 회로 (50) 가 테스트 모드에 있을 때, 신호 (ENB) 는하이 레벨에 있다. 이 경우, 입력 버퍼 (3) 는 디스에이블될 수 있고 신호 (input_buf<0> 내지 input_buf<5>) 가 로우 레벨이 되도록 한다. 반도체 집적 회로 (50) 가 테스트 모드에 있을 때, 신호군 (input_buf<0> 내지 input_buf<5>) 은 실질적으로 데이타를 전송하지 않는다. 또한, 반도체 집적 회로 (50) 가 테스트 모드에 있을 때, 쉬프트 레지스터 (4), 셀렉터 (5), 트리거 비트 검출 회로 (6), AND 게이트 (7), 패턴 제너레이터 (8), 메모리 제어 회로 (9), 패턴 검출 회로 (10), 및 AND 게이트 (11) 는 모두 디스에이블될 수 있다.
쉬프트 레지스터 (4) 는, 입력 버퍼 (3) 로부터 신호군 (input_buf<5:0>) 을 수신한다. 쉬프트 레지스터 (4) 는, 신호군 (input_buf<5:0>) 에 포함된 신호 (input_buf<0>) 를, 이하에서 기술하는 바와 같이 상태 신호 (stp0<0>, stp1<0>, ..., stp7<0>) 로 변환할 수 있다.
도 4 를 참조할 때, 일 실시예에 의한 쉬프트 레지스터 (4) 의 동작을 나타내는 타이밍 차트가 도시되어 있다.
도 4 의 타이밍 차트는, 클록 신호 (clk), 신호 (input<0>), 신호 (input_buf<0>), 및 상태 신호 (stp7<0>, stp6<0>, stp5, ..., stp0<0>) 를 포함할 수 있다.
도 2 와 함께 도 4 를 참조할 때, 쉬프트 레지스터 (4) 는, 클록 신호 (clk) 의 펄스 엣지가 검출될 때마다 신호 (input_buf<0>) 의 데이타를 취하여 이것을 상태 신호 (stp7<0>) 로서 출력할 수 있다. 이러한 방법으로, 상태 신호 (stp7<0>) 는, 신호 (input_buf<0>) 의 데이타를 하나의 클록 사이클 (클록 (clk)의 2 개의 엣지 사이의 주기) 만큼 지연시킬 수 있다. 또한, 쉬프트 레지스터 (4) 는 신호 (input_buf<0>) 의 데이타를 또하나의 사이클 주기만큼 지연시켜 이를 상태 신호 (stp6<0>) 로서 출력할 수 있다. 마찬가지로, 쉬프트 레지스터 (4) 는 신호 (input_buf<0>) 의 데이타를 또다른 I 클록 사이클만큼 지연시켜 이를 상태 신호 (stpJ<0>) 로서 출력할 수 있는데, 여기서 I 는 0 내지 7 의 정수이고 J 는 (7-I) 이다.
반도체 집적 회로 (50) 가 통상 동작 모드로 동작할 때, 쉬프트 레지스터 (4) 는, 신호군 (input_buf<5:0>) 의 직렬로 전송된 데이타를 상태 신호군 (stp0<5:0>) 에 의해 전송되는 병렬 데이타로 변환시키는 역할을 할 수 있다.
쉬프트 레지스터 (4) 가 신호 (input_buf<0>) 에 의해 전송된 패킷 내의 최종 비트를 출력할 때, 상태 신호 (stp0<0> 내지 stp7<0>) 에는 상기 패킷에 포함된 모든 데이타 비트가 나타난다. 기간 (T1) 동안에 신호 (input_buf<0>) 에 의해 전송된 패킷에 포함된 8 개의 데이타 비트는, t8 에서 t9 까지의 시간 동안에 상태 신호 (stp0<0> 내지 stp7<0>) 에 나타나며, 이때 신호 (stp7<0>) 는 패킷의 종료 비트 (end bit) 를 가지고, 신호 (stp0<0>) 는 패킷의 시작 비트를 가진다. 이와 같이, 신호군 (input_buf<5:0>) 의 직렬 전송된 데이타가 상태 신호군 (stp0<5:0>) 에 의해 전송되는 병렬 신호로 변환된다.
쉬프트 레지스터 (4) 는 신호 (input_buf<1> 내지 input_buf<5>) 에 대해서도 마찬가지의 방식으로 동작한다. 신호 (input_buf<1>) 의 하나의 패킷에 전송된 직렬 데이타는 병렬 데이타로 변환될 수 있고 상태 신호 (stp0<1> 내지stp7<1>) 에 나타날 수 있다. 마찬가지로, 신호 (input_buf<I>) 의 하나의 패킷으로 전송된 직렬 데이타는 병렬 데이타로 변환되어 상태 신호 (stp0<I> 내지 stp7<I>) 에 나타날 수 있으며, 여기서, I 는 0 에서 5 까지의 정수일 수 있다.
반도체 집적 회로 (50) 이 테스트 모드에서 동작할 때, 쉬프트 레지스터 (4) 는 전술한 바와 같이 인에이블될 수 없다.
반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 쉬프트 레지스터 (4) 는, 반도체 집적 회로 (50) 가 통상 동작 모드로 동작할 때와 마찬가지 방식으로 동작할 수 있다.
셀렉터 (5) 는, 쉬프트 레지스터 (4) 로부터 출력된 상태 신호군 (stp0<5:0> 내지 stp7<5:0>) 을 수신할 수 있다.
트리거 비트 검출 회로 (6) 는, 입력 버퍼 (3) 로부터 출력된 신호군 (inputbuf<5:0>) 중에서 신호 (input_buf<0>) 를 수신할 수 있다. 트리거 비트 검출 회로 (6) 는 또한, 클록 신호 (clk) 를 수신할 수 있다. 이러한 방법으로, 트리거 비트 검출 회로는, 클록 신호 (clk) 와 동기되어 신호 (input_buf<0>) 를 수신하여 이에 응답하여 신호 (Trg_Bit) 를 생성할 수 있다.
도 5 를 참조할 때, 일 실시예에 따른 트리거 비트 검출 회로 (6), 패턴 검출 회로 (10), 및 AND 게이트 (11) 의 동작을 나타내는 타이밍 차트가 도시되어 있다.
도 5 의 타이밍 차트는, 클록 신호 (clk), 신호 (input<0>), 신호 (input_buf<0>), 신호 (Trg_Bit), 신호 (PatternHit) 및 신호 (Dec_Trg) 를 포함할수 있다.
도 2 와 함께 도 5 를 참조할 때, 신호 (Trg_Bit) 가 도시되어 있다. 트리거 비트 검출 회로 (6) 는, 새로운 패킷의 정보를 수신할 때 신호 (input_buf<0>) 가 하이 레벨인지 여부를 감시 (monitor) 할 수 있다. 따라서, 트리거 비트 검출 회로 (6) 는, 새로운 패킷의 정보를 수신할 때 신호 (input_buf<0>) 의 최초 하이 레벨이 하이 레벨로 되는 것을 검출하고 나서 7 개의 클록 사이클 (엣지) 이 발생한 후에 하이 레벨을 갖는 신호 (Trg_bit) 를 생성할 수 있다. 이러한 방법으로, 신호 (Trg_Bit) 는 패킷의 정보 전체를 수신했음을 표시할 수 있게 된다.
반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 트리거 비트 검출 회로 (6) 는, 신호군 (input_buf<5:0>) 에 의해서 전송된 패킷의 선두 비트를 검출할 수 있다. 트리거 비트 검출 회로 (6) 는, 그 패킷의 최종 테일 비트 (tail bit) 를 수신했을 때 하이 레벨을 갖는 신호 (Trg_Bit) 를 제공할 수 있다.
새로운 패킷의 정보를 수신할 때, 신호 (input_buf<0>) 는 하이 레벨이 되어 패킷의 선두 비트가 입력되고 있음을 신호한다. 신호 (input_buf<0>) 가 하이 레벨일 때의 클록 신호 (clk) 의 펄스 엣지, 및 클록 신호 (clk) 의 7 개의 후속하는 펄스 엣지는, 그 패킷의 정보가 수신된 8 개의 펄스 엣지를 구성할 수 있다. 트리거 비트 검출 회로 (6) 는, 패킷의 테일 비트 (8번째 비트) 가 수신될 때, 하이 레벨을 갖는 신호 (Trg_Bit) 를 생성할 수 있다.
도 2 와 함께 도 5 를 참조할 때, 트리거 비트 검출 회로 (6) 는 시각 (t8)내지 시각 (t9) 에서 하이 레벨을 갖는 신호 (Trg_Bit) 를 생성할 수 있다. 신호 (Trg_Bit) 의 하이 레벨 엣지는, 시각 (t1) 에서 신호 (input_buf<0>) 가 하이 레벨인 것에 대응하는 것임을 유의한다. t8 에서 t9 까지의 기간 동안의 하이 레벨의 신호 (Trg_Bit) 는, 신호 (input_buf<0>) 의해 직렬로 전송된 패킷의 정보가 상태 신호 (stp0<0> 내지 stp7<0>) 에 의해 이 기간 동안에 병렬로 생성될 수 있다는 것을 지시할 수 있다.
반도체 집적 회로 (50) 가 테스트 모드에서 동작할 때, 트리거 비트 검출 회로 (6) 는 디스에이블될 수 있다.
반도체 집적 회로 (5) 가 번인 모드에서 동작할 때, 신호 (Trg_Bit) 는, 유사한 방식으로 하이 레벨을 갖는 신호 (input_buf<0>) 가 입력되었음을 나타낸다.
AND 게이트 (7) 는, 트리거 비트 검출 회로 (6) 에 의해서 생성된 신호 (Trg_Bit) 를 수신할 수 있다. AND 게이트 (7) 는 또한, 신호 (TestMode 및 IF_Burnin) 를 수신하여, 신호 (State_increment) 를 생성할 수 있다.
반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 양쪽 신호 (Testmode 및 IF_Burnin) 는 모두 로우 레벨이다. 따라서, 반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 신호 (State_increment) 는 로우 레벨이다.
반도체 집적 회로 (50) 가 테스트 모드에서 동작할 때, 신호 (IF_Burnin) 는 로우 레벨이다. 따라서, 반도체 집적 회로 (50) 가 테스트 모드에서 동작할 때, 신호 (State_increment) 는 로우 레벨이다.
반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 양쪽 신호 (Testmode 및 IF_Burnin) 는 모두 하이 레벨이다. 따라서, 반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 신호 (State_increment) 는 실질적으로 신호 (Trg_Bit) 와 동일한 신호가 된다.
패턴 제너레이터 (8) 는 AND 게이트 (7) 로부터 신호 (Trg_Bit) 를 수신할 수 있다. 패턴 제너레이터 (8) 는 상태 포인터 (8a) 를 포함할 수 있다. 상태 포인터 (8a) 는 0 에서 255 의 값을 보유할 수 있다. 상태 포인터 (8a) 는, 신호 (State_increment) 가 하이 레벨로 전이될 때마다 1 만큼 보유한 값을 증분시킬 수 있다. 상태 포인터 (8a) 는, 상태 포인터 (8a) 가 255 의 값을 가지고 신호 (State_increment) 가 하이 레벨로 전이될 때 상태 포인터 (8a) 에 보유된 값이 0 으로 된다는 점에서 랩-어라운드 형태 (wrap-around) 이다.
반도체 집적 회로 (50) 가 통상 동작 모드 또는 테스트 모드에서 동작할 때, 신호 (State_increment) 는 항상 로우 레벨을 유지할 수 있다. 따라서, 반도체 집적 회로 (50) 가 통상 동작 모드 또는 테스트 모드에서 동작할 때, 상태 포인터 (8a) 에 저장된 값은 변하지 않게 될 수 있다.
반도체 집적 회로 (50)가 번인 모드에서 동작할 때, 신호 (State_increment) 는, 신호 (Trg_Bit) 가 하이 레벨로 전이될 때마다, 하이 레벨로 전이될 수 있다. 신호 (Trg_Bit) 가 하이 레벨로 될 때, 이는 트리거 비트 검출 회로 (6) 가 하이 레벨의 신호 (input_buf<0>) 를 검출했음을 표시한다. 따라서, 상태 포인터 (8a) 는, 트리거 비트 검출 회로 (6) 가 하이 레벨의 신호 (input_buf<0>) 를 검출했을 때마다, 증분시킬 수 있게 된다.
패턴 제너레이터 (8) 는, 상태 포인터 (8a) 에 저장된 값에 기초하여 상태 신호 (stt0<5:0> 내지 stt7<5:0>) 를 생성할 수 있다. 상태 신호 (stt0<0> 내지 stt0<5>) 는 실질적으로 동일하다. 마찬가지로, 상태 신호 (sttj<0> 내지 sttj<5>) 는 실질적으로 동일하며, 여기서 j 는 0 내지 7 의 정수이다.
도 6 을 참조할 때, 일 실시예에 따른 상태 포인터 (8a) 에 의해 보유된 값에 기초한 상태 신호 (stt0<5:0> 내지 stt7<5:0>) 의 논리 레벨을 나타내는 표가 도시되어 있다.
도 6 의 표에 나타난 바와 같이, 상태 포인터 (8a) 에 의해 보유된 값이 0 일 때, 모든 상태 신호 (stt0<i> 내지 stt7<i>) 에 대해 로우 레벨 ("0") 이 설정되며, 여기서 i 는 0 이상 5 이하의 값이다. 상태 포인터 (8a) 에 의해 보유된 값이 1 일 때, 상태 신호 (stt0<i>) 에 대해 하이 레벨 ("1") 이 설정되고, 상태 신호 (stt1<i> 내지 stt7<i>) 에 대해 로우 레벨 ("0") 이 설정된다.
패턴 제너레이터 (8) 는, 다음 방정식을 만족하는 상태 신호 (stt0<i> 내지 stt7<i>) 를 생성할 수 있다.
수학식 1 에서, 상태 신호 (sttj<1>) 에 설정된 값은 Sj라고 하며, 여기서 j 는 0 이상 7 이하 범위의 정수이고, i 는 0 이상 5 이하의 정수이다. 상태 포인터 (8a) 에 의해 보유된 값은 P 이다.
전술한 바와 같이, 트리거 비트 검출 회로 (6) 에 의해 신호 (input_buf<0>) 가 하이 레벨임이 검출될 때마다 상태 포인터 (8a) 는 1 만큼 증가된 값을 보유하게 된다. 이러한 방법으로, 트리거 비트 검출 회로 (6) 에 의해 신호 (input_buf<0>) 가 하이 레벨임이 검출될 때마다, 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 은 변할 수 있게 된다.
패턴 제너레이터 (8) 에 의해 생성된 상태 신호 (stt0<0> 내지 stt0<5>) 는, 상태 신호군 (stt0<5:0>) 을 구성할 수 있다. 마찬가지로, 패턴 제너레이터 (8) 에 의해 생성된 상태 신호 (sttj<0> 내지 sttj<5>) 는 상태 신호군 (sttj<5:0>) 을 구성할 수 있으며, 여기서 j 는 0 이상 7 이하의 정수이다. 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 은 셀렉터 (5) 로 출력될 수 있다.
셀렉터 (5) 는, 신호 (IF_Burnin) 의 값에 따라서 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 또는 상태 신호군 (stp0<5:0> 내지 stp7<5:0>) 중의 하나를 선택할 수 있다. 신호 (IF_Burnin) 가 로우 레벨이고 반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 셀렉터는 상태 신호군 (stp0<5:0> 내지 stp7<5:0>) 을 상태 신호군 (st0<5:0> 내지 st7<5:0>) 으로서 출력할 수 있다. 신호 (IF_Burnin) 가 하이 레벨이고 반도체 집적 회로 (50) 가 번인 동작 모드에서 동작할 때, 셀렉터는 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 을 상태 신호군 (st0<5:0> 내지 st7<5:0>) 으로서 출력할 수 있다. 신호군 (stp0<5:0> 내지 stp7<5:0>) 은, 직렬로 수신된 데이타를 병렬로 전송할 수 있다는 것에 유의한다.
반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 신호군 (input<5:0>) 에 의해 직렬로 전송된 데이타는, 상태 신호군 (st0<5:0> 내지 st7<5:0>) 으로서 병렬로 출력된 데이타와 실질적으로 동일하다.
반도체 집적 회로 (50) 가 테스트 모드에서 동작할 때, 셀렉터 (5) 는 디스에이블될 수 있다.
반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 신호 (IF_Burnin) 는 하이 레벨이고, 제너레이터 (8) 에 의해서 생성된 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 는 상태 신호군 (st0<5:0>) 내지 st7<5:0>) 으로서 출력된다.
메모리 제어 회로 (9) 는 상태 신호군 (st0<5:0> 내지 st7<5:0>) 을 수신할 수 있다.
신호군 (input_buf<5:0>) 은 또한 패턴 검출 회로 (10) 에 입력될 수 있다.패턴 검출 회로 (10) 는, 또한 클록 신호 (clk) 및 신호 (IF_Burnin) 을 수신하여, 클록 신호 (clk) 가 전이될 때 신호군 (input_buf<5:0>) 와 신호 (IF_Burnin) 의 값에 기초하여 신호 (PatterHit) 를 생성할 수 있다.
신호 (PatternHit) 는, 메모리 제어 회로 (9) 가 인에이블인지 여부를 지시하는 신호이다. 신호 (PatternHit) 가 하이 레벨일 때, 메모리 제어 회로 (9) 는, 동작이 인에이블된다. 신호 (PatternHit) 가 로우 레벨일 때, 메모리 제어 회로 (9) 는, 동작이 디스에이블된다.
패턴 검출 회로 (10) 는 신호 (IF_Burnin) 의 논리 레벨에 따라 다른 방법으로 동작할 수 있다.
신호 (IF_Burnin) 가 로우 레벨일 때의 패턴 검출 회로 (10) 의 동작을 이하에서 설명하겠다. 신호 (IF_Burnin) 가 로우 레벨일 때, 반도체 집적 회로 (50) 는 통상 동작 모드에서 동작할 수 있다.
패턴 검출 회로 (10) 는, 신호군 (input<5:0>) 이 반도체 집적 회로 (50) 에 입력될 지 아닐 지의 여부를 판정할 수 있다. 전술한 바와 같이, 신호군 (input<5:0>) 이 입력 버퍼 (3) 에 입력되는 신호선 (3a) 은, 또한, 반도체 집적 회로 (50) 과 유사한 구성을 갖는 다른 반도체 집적 회로 (도시되어 있지 않음) 에 접속될 수 있다. 패턴 검출 회로 (10) 는, 신호군 (input<5:0>) 에 의해 전송되는 데이타가 반도체 집적 회로 (50) 에 대한 것인지를 지시할 수 있다.
패턴 검출 회로 (10) 는 신호군 (input<5:0>) 에 포함된 소정의 패턴을 검출할 수 있다. 패턴 검출 회로 (10) 가 신호군 (input<5:0>) 에서 소정의 패턴을 검출한다면, 패턴 검출 회로 (10) 는 소정 시간 동안 하이 레벨을 갖는 신호 (PatternHit) 를 생성한다.
그러나, 패턴 검출 회로 (10) 가 신호군 (input<5:0>) 에서 소정의 패턴을 검출하지 않는다면, 패턴 검출 회로 (10) 는 로우 레벨을 갖는 신호 (PatternHit) 를 생성한다. 이 경우, 신호군 (input<5:0>) 에 의해 전송되는 데이타는 다른 반도체 집적 회로 (도시되어 있지 않음) 에 대한 것으로 판정된다.
패턴 검출 회로 (10) 는, 신호 (input_buf<0>) 에 기초하여 신호 (input_buf<0> 내지 input_buf<5>) 에 의해 전송된 패킷의 선두 비트를 검출할 수 있다. 패턴 검출 회로 (10) 가 신호 (input_buf<0>) 에 기초하여 패킷의 선두비트를 검출한 경우에는, 신호 (input_buf<1> 내지 input_buf<5>) 에 기초한 패킷의 선두 비트의 값은 소정 패턴에 대해 조사될 수 있다. 신호 (input_buf<1> 내지 input_buf<5>) 에 의해 전송되는 패킷의 선두 비트가 각각, 로우, 하이, 하이, 로우,및 로우 레벨일 때, 패턴 검출 회로 (10) 는, 소정 시간 동안 하이 레벨을 갖는 신호 (PatternHit) 를 생성할 수 있다. 그렇지 않는 경우에는, 패턴 검출 회로 (10) 는 로우 레벨을 갖는 신호 (PatternHit) 를 생성할 수 있다.
패턴 검출 회로 (10) 가, 신호 (input_buf<1> 내지 input_buf<5>) 에 의해서 전송되는 패킷의 선두 비트가 각각, 로우, 하이, 하이, 로우, 및 로우인 신호군 (input<5:0>) 에서 소정 패턴을 검출한다하더라도, 이것은 단지 일례이다. 패턴 검출 회로 (10) 에 의해 검출될 수 있는 소정 패턴은 다른 것일 수 있다. 또한, 패턴 검출 회로 (10) 는, 단지 일례로서, 시계열적으로 순차 입력되는 패턴을 검출할 수 있다.
도 2 와 함께 도 3 을 다시 참조할 때, 신호군 (input_buf<5:0>) 이 입력될 때의 패턴 검출 회로 (10) 의 동작을 이하에서 설명한다. 도 3 에 나타난 바와 같이, 신호 (input_buf<0>) 는 시각 (t1) 에서 시각 (t2) 의 기간동안 하이 레벨이 된다. 따라서, 패턴 검출 회로 (10) 는, 패킷의 선두 비트가 시각 (t1) 에서 입력됨을 인지할 수 있게 된다. 그래서, 패턴 검출 회로 (10) 는 신호 (input_buf<1> 내지 input_buf<5>) 의 논리값을 참조할 수 있게 된다.
신호 (input_buf<1> 내지 input_buf<5>) 는, 각각, 시각 (t1) 에서 시각 (t2) 동안에 로우, 하이, 하이, 로우, 및 로우 레벨이 된다. 이 경우, 패턴 검출 회로 (10) 는, 신호군 (input<5:0>) 의 데이타가 반도체 집적 회로 (50) 에 대한 것으로 판정한다. 패턴 검출 회로 (10) 는, 시각 (t2) 에서 시각 (t10) 동안에, 신호 (PatternHit) 를 하이 레벨로 한다.
마찬가지로, 신호 (input_buf<0>) 는 시각 (t9) 에서 시각 (t10) 동안에 하이 레벨이 된다. 그리하여, 패턴 검출 회로 (10) 는, 시각 (t9) 에서 패킷의 선두 비트가 입력됨을 인지할 수 있게 된다. 신호 (input_buf<0> 내지 input_buf<5>) 는, 시각 (t9) 에서 시각 (t10) 동안에 로우, 하이, 하이, 로우, 및 로우 레벨이다. 다시 한번, 패턴 검출 회로 (10) 는, 신호군 (input<5:0>) 의 데이타가 반도체 집적 회로 (50) 에 대한 것이라고 판정한다. 패턴 검출 회로 (10) 는 시각 (t10) 이후의 소정 기간 동안 신호 (PatternHit) 를 하이 레벨로 한다.
신호 (IF_Burnin) 가 하이 레벨일 때 (즉, 반도체 집적 회로 (50) 가 번인 모드에서 동작할 때) 의 패턴 검출 회로 (10) 의 동작을 이하에서 설명하겠다. 신호 (IF_Burnin) 가 하이 레벨일 때, 패턴 검출 회로 (10) 는, 신호군 (iput_buf<5:0>) 의 논리값에 상관 없이, 신호 (PatternHit) 를 하이 레벨로 한다.
따라서, 반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 패턴 검출 회로 (10) 는 메모리 제어 회로 (9) 의 동작을 항상 허가할 수 있게 된다. 반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 메모리 제어 회로 (9) 에 번인 스트레스를 인가하는 것이 바람직하다. 따라서, 반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 메모리 제어 회로 (9) 는 동작 허가를 수신하게 된다.
AND 게이트 (11) 는 패턴 검출 회로 (10) 로부터 신호 (PatternHit) 를 수신할 수 있다. AND 게이트 (11) 는 또한, 신호 (Trg_Bit) 를 수신하여 신호 (Dec_Trg) 를 생성할 수 있다.
메모리 제어 회로 (9) 는 AND 게이트 (11) 로부터 신호 (Dec_Trg) 를 수신할 수 있다. 메모리 제어 회로 (9) 는 또한, 신호군 (st0<5:0> 내지 st7<5:0>) 및 클록 신호 (clk) 를 수신할 수 있다. 신호 (Dec_Trg) 가 하이 레벨일 때, 메모리 제어 회로 (9) 는, 신호군 (st0<5:0> 내지 st7<5:0>) 으로부터 신호군 (CoreCntrl<5:0>) 을 생성할 수 있다. 신호 (Dec_Trg) 가 로우 레벨일 때, 메모리 제어 회로 (9) 는 모두 로우 레벨을 갖는 신호군 (CoreCntrl<5:0>) 을 생성할 수 있다.
반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 신호군 (st0<5:0> 내지 st7<5:0>) 은 신호군 (stp0<5:0> 내지 stp7<5:0>) 과 일반적으로 동일하다. 전술한 바와 같이, 신호군 (stp0<5:0> 내지 stp7<5:0>) 은, 신호군 (input<5:0>) 으로부터의 직렬 데이타의 패킷을 지시하는 병렬 데이타를 포함할 수 있다. 이러한 방법으로, 신호군 (st0<5:0> 내지 st7<5:0>) 은 신호군 (input<5:0>) 으로부터의 데이타에 의해 결정된 값을 가질 수 있다. 따라서, 반도체 집적 회로 (50) 가 통상 동작 모드에서 동작할 때, 메모리 제어 회로 (9) 는 신호군 (input<5:0>) 으로부터의 데이타에 기초하여 동작할 수 있게 된다.
반도체 집적 회로 (50) 가 테스트 모드에서 동작할 때, 신호군 (st0<5:0> 내지 st7<5:0>) 은 모두 로우 레벨의 논리값을 가질 수 있고 메모리 제어 회로 (9)는 디스에이블되어 실질적으로 동작하지 않게 된다.
반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 신호군 (st0<5:0> 내지 st7<5:0>) 은 일반적으로 신호군 (stt0<5:0> 내지 stt7<5:0>) 과 동일하다. 신호군 (stt0<5:0> 내지 stt7<5:0>) 은 패턴 제너레이터 (8) 에 의해 생성될 수 있다. 따라서, 반도체 집적 회로 (50) 가 번인 모드에서 동작할 때, 메모리 제어 회로 (9) 는 패턴 제너레이터 (8) 로부터 생성된 데이타에 기초하여 동작할 수 있게 된다.
메모리 제어 회로 (9) 는 신호군 (CoreCntrol<5:0>) 을 생성할 수 있다. 신호군 (CoreCntrol<5:0>) 은 셀렉터 (12) 에 입력될 수 있다. 셀렉터 (12) 는 또한, 신호군 (input<5:0>) 및 신호 (TestMode) 를 수신할 수 있다. 신호 (TestMode) 가 로우 레벨일 때, 셀렉터 (12) 는, 신호군 (CoreCntrol<5:0>) 을 신호군 (Cntrol<5:0>) 으로서 메모리 (14) 에 출력할 수 있다. 신호 (TestMode) 가 하이 레벨일 때, 셀렉터 (12) 는, 신호군 (input<5:0>) 을 신호군 (Cntrol<5:0>) 으로서 메모리 (14) 에 출력할 수 있다.
신호 (TestMode) 가 로우 레벨일 때, 반도체 집적 회로 (50) 는 통상 동작 모드에서 동작할 수 있다. 이 경우, 메모리 (14) 는, 메모리 제어 회로 (9) 에 의해 생성된 신호군 (CoreCntrol<5:0>) 과 실질적으로 동일한 신호군에 응답하여 동작할 수 있다.
신호 (TestMode) 가 하이 레벨일 때, 반도체 집적 회로 (50) 는 테스트 모드 또는 번인 모드에서 동작할 수 있다. 이 경우, 메모리 (14) 는, 신호군(input<5:0>) 과 실질적으로 동일한 신호군에 응답하여 동작할 수 있다.
전술한 바와 같이, 반도체 집적 회로 (50) 에 포함된 각 부분은, 통상 동작 모드, 테스트 모드, 또는 번인 모드에 대응하여 다른 방식으로 동작할 수 있다. 그 결과, 반도체 집적 회로 (50) 는, 통상 동작 모드, 테스트 모드, 또는 번인 모드 중 어느 것에 설정되었느냐에 따라 다른 방식으로 동작할 수 있다.
전술한 바와 같이, 반도체 집적 회로 (50) 가 통상 동작 모드에 있을 때, 메모리 제어 회로 (9) 는, 신호군 (input<5:0>) 을 통해 반도체 집적 회로 (50) 에 입력된 데이타 값에 응답하여 메모리 (14) 를 동작시킬 수 있다. 반도체 집적 회로 (50) 의 그러한 동작을 이하에서 설명한다.
입력 버퍼 (3) 는, 신호군 (input<5:0>) 에 의하여 직렬로 전송되는 데이타를 수신할 수 있다. 반도체 집적 회로 (50) 가 통상 동작 모드에 있을 때, 메모리 제어 회로 (9) 는 신호군 (input<5:0>) 의 데이타 값에 의해 제어될 수 있다. 신호군 (input<5:0>) 은, 메모리 제어 회로 (9) 가 동작하는 것을 허가하는 소정의 패킷을 포함할 수 있다.
도 7 을 참조할 때, 일 실시예에 따른 통상 동작 모드에 있는 반도체 집적 회로 (50) 의 동작을 나타내는 타이밍 차트가 도시되어 있다.
도 7 의 타이밍 차트는, 클록 신호 (clk), 신호 (input<0> 내지 input<5>), 신호 (input_buf<0>), 신호 (Trg_Bit), 신호 (Dec_Trg), 상태 신호 (stp7<0>, stp6<0>, stp5<0>, 및 stp0<0>), 상태 신호 (stt7<0>, stt6<0>, stt5<0>, 및 stt0<0>), 상태 신호 (st7<0>, st6<0>, st5<0>, 및 st0<0>), 및 신호 (PatternHit)를 포함할 수 있다.
도 2 와 함께 도 7 을 참조할 때, 신호 (input<0> 내지 input<5>) 는 직렬 방식으로 데이타를 전송할 수 있다. 입력 버퍼 (3) 는 신호군 (input<5:0>) 을 수신하여 동기적으로 신호군 (input_buf<5:0>) 을 쉬프트 레지스터 (4) 에 전송할 수 있다.
쉬프트 레지스터 (4) 는, 신호군 (input_buf<5:0>) 으로부터의 직렬로 전송되는 데이타를 병렬 형태로 변환시킬 수 있다. 이러한 방법으로, 상태 신호군 (stp0<5:0> 내지 stp7<5:0>) 은 병렬 방식으로 데이타를 전송할 수 있다. 신호 (stp0<0> 내지 stp7<0>) 는 신호 (input<0>) 로부터의 데이타의 패킷을 포함할 수 있다. 신호 (stp0<1> 내지 stp7<1>) 는 신호 (input<1>) 로부터의 데이타의 패킷을 포함할 수 있다. 신호 (stp0<2> 내지 stp7<2>) 는 신호 (input<2>) 로부터의 데이타의 패킷을 포함할 수 있다. 신호 (stp0<3> 내지 stp7<3>) 는 신호 (input<3>) 로부터의 데이타의 패킷을 포함할 수 있다. 신호 (stp0<4> 내지 stp7<4>) 는 신호 (input<4>) 로부터의 데이타의 패킷을 포함할 수 있다. 신호 (stp0<5> 내지 stp7<5>) 는 신호 (input<5>) 로부터의 데이타의 패킷을 포함할 수 있다. 이러한 방법으로, 상태 신호군 (stp0<5:0> 내지 stp7<5:0>) 은, 신호군 (input<5:0>) 및 신호군 (input_buf<5:0>) 으로부터 전송된 데이타와 실질적으로 동일한 데이타를 가질 수 있게 된다.
셀렉터 (5) 는, 쉬프트 레지스터 (4) 로부터 상태 신호군 (stp0<5:0> 내지 stp7<5:0>) 을 수신할 수 있다. 통상 동작 모드에서, 셀렉터 (5) 는, 쉬프트 레지스터 (4) 에 의해 생성된 상태 신호군 (stp0<5:0> 내지 stp7<5:0>) 과 실질적으로 동일한 값을 가진 상태 신호군 (st0<5:0> 내지 st7<5:0>) 을 생성할 수 있다. 그러나, 번인 모드에서는, 셀렉터 (5) 는, 패턴 제너레이터 (8) 에 의해 생성된 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 과 실질적으로 동일한 값을 가진 상태 신호군 (st0<5:0> 내지 st7<5:0>) 을 생성할 수 있다.
트리거 비트 검출 회로 (6) 는, 신호 (input_buf<0>) 를 계속적으로 감시할 수 있다. 트리거 비트 검출 회로 (6) 는, 신호 (input_buf<0>) 가 하이 레벨임을 검출할 때, 패킷의 선두 비트가 입력된 것으로 판정할 수 있다. 그리고 나서, 소정 갯수의 클록 사이클이 지난 후, 트리거 비트 검출 회로 (8) 는, 패킷의 테일 비트가 입력되는 때, 하이 레벨에 있는 신호 (Trg_Bit) 를 생성한다. 신호 (TrgBit) 가 하이 레벨일 때, 데이타의 전체 패킷이 입력되어 메모리 제어 회로 (9) 는 인에이블될 수 있다.
패턴 검출 회로 (10) 는, 신호군 (input_buf<5:0>) 상에 소정의 패턴이 포함되어 있는 지의 여부를 검출할 수 있다. 상기 소정의 패턴이 검출된다면, 신호 (PatternHit) 는 소정 기간 동안 하이 레벨이 된다. 신호 (PatternHit) 가 하이 레벨일 때, AND 게이트 (11) 는, 신호 (TrgBit) 가 하이 레벨일 때 신호 (Dec_Trg) 를 생성하도록 인에이블될 수 있다. 그러나, 상기 소정 패턴이 검출되지 않는다면, 신호 (PatternHit) 는 로우 레벨로 남아 있고 AND 게이트 (11) 는 인에이블되고 신호 (Dec_Trg) 는 로우 레벨로 남아 있게 된다. 이러한 방법으로, 메모리 제어 회로 (9) 는 디스에이블될 수 있다.
신호 (Dec_Trg) 는, 양쪽 신호 (TrgBit 및 PatternHit) 모두가 하이 레벨일 때 하이 레벨이 된다.
신호 (Dec_Trg) 가 하이 레벨이 될 때, 메모리 제어 회로 (9) 는, 상태 신호군 (st0<5:0> 내지 st7<5:0>) 에 기초하여 신호군 (CoreCntrol<5:0>) 을 생성할 수 있다.
셀렉터 (12) 는, 신호군 (CoreCntrol<5:0>) 및 신호군 (input<5:0>) 을 수신하여, 신호군 (Cntrol<5:0>) 을 생성할 수 있다. 반도체 집적 회로 (50) 가 통상 동작 모드에 있을 때, 신호 (TestMode) 는 로우 레벨이고 셀렉터 (12) 는 신호군 (CoreCntrol<5:0>) 에 기초하여 신호군 (Cntrol<5:0>) 을 생성할 수 있다. 메모리 (14) 는, 신호군 (Cntrol<5:0>) 을 수신하여 이 신호군에 의해 제어될 수 있다.
도 8 을 참조할 때, 일 실시예에 따른 통상 동작 모드에 있는 반도체 집적 회로 (50) 를 나타내는 타이밍 차트가 도시되어 있다.
도 8 의 타이밍 차트는 클록 신호 (clk), 신호 (input<0> 내지 input<5>), 신호 (CoreCntrol<0> 내지 CoreCntrol<5>), 및 신호 (Cntrl<0> 내지 Cntrl<5>) 을 포함할 수 있다.
도 2 와 함께 도 8 을 참조할 때, 신호군 (CoreCntrol<5:0>) 은 신호군 (Cntrol<5:0>) 과 실질적으로 동일할 수 있다. 이러한 방법으로, 메모리 (14) 는, 메모리 제어 회로 (9) 에 의해서 생성된 신호군 (CoreCntrol<5:0>) 과 실질적으로 동일한 값을 갖는 신호군 (Cntrol<5:0>) 에 응답하여 동작할 수 있다.
반도체 집적 회로 (50) 가 통상 동작 모드에 있을 때, 신호군 (stp0<5:0> 내지 stp7<5:0>) 은, 제어 신호에 입력된 신호군 (st0<5:0> 내지 st7<5:0>) 과 실질적으로 동일하다. 신호군 (st0<5:0> 내지 st7<5:0>) 은 신호군 (input<5:0>) 에 의해서 반도체 집적 회로 (50) 에 직렬로 입력된 동일한 데이타를 전송한다. 이러한 방법으로, 메모리 제어 회로 (9) 는 신호군 (input<5:0>) 에 의해 제어될 수 있다. 메모리 (14) 는, 메모리 제어 회로 (9) 에 의해 생성된 신호군 (CoreCntrol<5:0>) 에 응답하여 동작할 수 있다.
전술한 바와 같이, 반도체 집적 회로 (50) 가 통상 동작 모드에 있을 때, 메모리 제어 회로 (9) 는 신호군 (input<5:0>) 에 의해서 제어되고 메모리 (14) 는 메모리 제어 회로 (9) 에 의해 제어되어 동작할 수 있다.
전술한 바와 같이, 반도체 집적 회로 (50) 가 테스트 모드에 있을 때, 메모리 제어 회로 (9) 는 디스에이블되어 메모리 (14) 는 신호군 (input<5:0>) 에 응답하여 직접 동작할 수 있다.
테스트 모드에 있는 반도체 집적 회로 (50) 의 동작을 이하에서 요약한다.
반도체 집적 회로 (50) 가 테스트 모드에 있을 때, 입력 버퍼 (3) 는 디스에이블된다. 쉬프트 레지스터 (4), 셀렉터 (5), 트리거 비트 검출 회로 (6), AND 게이트 (7), 패턴 제너레이터 (8), 메모리 제어 회로 (9), 패턴 검출 회로 (10), 및 AND 게이트 (11) 의 동작이 디스에이블되거나 인터럽트된다.
셀렉터 (12) 는, 신호군 (input<5:0>) 과 실질적으로 동일한 신호군 (Cntrol<5:0>) 을 출력할 수 있다. 메모리 (14) 는 신호군 (Cntrol<5:0>) 에 응답하여 동작할 수 있다.
따라서, 반도체 집적 회로 (50) 가 테스트 모드에 있을 때, 메모리 제어 회로 (9) 는 디스에이블되어 메모리 (14) 는 신호군 (input<5:0>) 에 직접 응답하여 동작할 수 있다.
또한, 전술한 바와 같이, 반도체 집적 회로 (50) 가 번인 모드에 있을 때, 메모리 (14) 는 신호군 (input<5:0>) 에 응답하여 동작할 수 있고 메모리 제어 회로 (9) 는 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 에 응답하여 동작할 수 있으며, 이 상태 신호군은 신호군 (input<5:0>) 으로부터의 시작 패킷 비트에 응답하여 패턴 제너레이터 (8) 에 의해 생성된다.
번인 모드에 있을 때의 반도체 집적 회로 (50) 의 동작을 이하에서 설명한다.
도 9 를 참조할 때, 일 실시예에 따른 번인 모드에 있는 반도체 집적 회로의 동작을 나타내는 타이밍 차트가 도시되어 있다.
도 9 의 타이밍 차트는 클록 신호 (clk), 신호 (input<0> 내지 input<5>), 신호 (input_buf<0> 내지 input_buf<5>), 신호 (Trg_Bit), 신호 (Dec_Trg), 상태 신호 (stp7<0>, stp6<0>, stp5<0>, 및 stp0<0>), 상태 신호 (stt7<0>, stt6<0>, stt5<0>, 및 stt0<0>), 및 상태 신호 (st7<0>, st6<0>, st5<0>, 및 st0<0>) 를 포함할 수 있다.
도 2 와 함께 도 9 를 참조할 때, 입력 버퍼 (3) 는 신호군 (input<5:0>) 을 수신할 수 있다. 신호군 (input<5:0>) 은 메모리 (14) 를 제어하는 신호일 수있다. 신호군 (input<5:0>) 은 메모리 제어 회로 (9) 의 동작을 허가할 수 있는 소정의 패턴을 포함하지 않을 수 있다.
입력 버퍼는 동기적으로 신호군 (input<5:0>) 을 추출하여 신호군 (input_buf<5:0>) 을 제공한다. 쉬프트 레지스터 (4) 는 신호군 (input_buf<5:0>) 을 수신하여 통상 동작 모드에서와 마찬가지의 방식으로 동작한다.
트리거 비트 검출 회로 (6) 는 신호 (input_buf<0>) 를 동기적으로 감시하여 하이 레벨의 신호 (input_buf<0>) 가 검출될 때 소정 시간 동안 하이 레벨을 갖는 신호 (Trg_Bit) 를 제공할 수 있다. 트리거 비트 검출 회로 (6) 가 데이타의 패킷의 선두 비트를 검출하더라도, 데이타의 패킷의 테일 비트가 입력될 때, 신호 (Trg_Bit) 는 하이 레벨로 전이한다는 것에 유의한다. 반도체 집적 회로 (50) 가 번인 모드에 있기 때문에, AND 게이트 (7) 는, 신호 (Trg_Bit) 가 하이 레벨을 가질 때 하이 레벨을 갖는 신호 (State_Increment) 를 제공할 수 있다.
패턴 제너레이터 (8) 에 포함된 상태 포인터 (8a) 는, 신호 (State_Increment) 가 하이 레벨일 때마다 저장된 값을 1 만큼 증가시킬 수 있다. 패턴 제너레이터 (8) 는, 상태 포인터 (8a) 에 의해 보유되어 저장된 값에 따라 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 을 생성할 수 있다. 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 의 값은, 상태 포인터 (8a) 에 보유되어 저장된 다른 값에 대해서 다르게 된다. 패턴 제너레이터 (8) 는, 트리거 비트 검출 회로 (6) 가 신호 (input_buf<0>) 에 대해 하이 레벨의 값을 검출할 때마다, 상태 신호군(stt0<5:0> 내지 stt7<5:0>) 의 값을 변화시킬 수 있다. 신호 (input_buf<0>) 가 적절한 기간 동안 하이 레벨의 값을 가지는 것이 바람직하다.
반도체 집적 회로 (50) 가 번인 모드에 있기 때문에, 셀렉터 (5) 는, 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 을 상태 신호군 (st0<5:0> 내지 st7<5:0>) 으로서 메모리 제어 회로 (9) 에 제공할 수 있다.
반도체 집적 회로 (50) 가 번인 모드에 있기 때문에, 패턴 검출 회로 (10) 는, 신호군 (input_buf<5:0>) 의 값에 무관하게 하이 레벨을 갖는 신호 (PatternHit) 를 제공할 수 있다. 따라서, 번인 모드에서는, 패턴 검출 회로 (10) 는, 신호군 (input_buf<5:0>) 이 통상 동작 모드에서 필요한 소정 패턴을 가지는 지 여부에 상관 없이, 메모리 제어 회로 (10) 가 동작하도록 허가할 수 있다. 이러한 방법으로, 복수의 유사한 반도체 집적 회로들은, 그것들을 각각 어드레싱할 필요 없이 번인 조건 하에서 병렬로 평가될 수 있다. 이것은 번인 시간을 개선하고 번인 테스트의 복잡성을 감소시킬 수 있다.
신호 (PatternHit) 가 하이 레벨인 경우, 신호 (TrgBit) 가 하이 레벨일 때 신호 (Dec_Trg) 는 하이 레벨이고 메모리 제어 회로 (9) 는 인에이블될 수 있다.
메모리 제어 회로 (9) 가 하이 레벨을 갖는 신호 (Dec_Trg) 를 수신할 때, 신호군 (CoreCntrl<5:0>) 은 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 에 응답하여 생성될 수 있다.
셀렉터 (12) 는 신호군 (CoreCntrl<5:0>) 및 신호군 (input<5:0>) 을 수신할 수 있다. 반도체 집적 회로 (50) 는 번인 모드에 있기 때문에, 신호 (TestMode)는 하이 레벨이고 셀렉터 (12) 는 신호군 (input<5:0>) 과 실질적으로 동일한 신호군 (Cntrol<5:0>) 을 출력할 수 있다. 이러한 방법으로, 메모리 (14) 는 번인 모드에 있는 신호군 (input<5:0>) 에 의해서 직접 제어될 수 있다.
도 10 을 참조할 때, 일 실시예에 따른 번인 모드에서의 반도체 집적 회로 (50) 의 동작을 나타내는 타이밍 차트가 도시되어 있다.
도 9 의 타이밍 차트는 클록 신호 (clk), 신호 (input<0> 내지 input<5>), 신호 (CoreCntrol<0> 내지 CoreCntrol<5>), 및 신호 (Cntrol<0> 내지 Cntrol<5>) 를 포함할 수 있다.
도 2 와 함께 도 10 을 참조할 때, 신호 (TestMode) 가 하이 레벨일 때, 셀렉터 (12) 는 신호군 (input<5:0>) 과 실질적으로 동일한 신호군 (Cntrol<5:0>) 을 출력할 수 있다. 이러한 방법으로, 메모리 (14) 는 번인 모드에서 신호군 (input<5:0>) 에 의해 직접 제어될 수 있다.
동시에, 셀렉터 (5) 는, 상태 신호군 (st0<5:0> 내지 st7<5:0>) 에 의해서 메모리 제어 회로 (9) 에 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 을 제공할 수 있다. 이러한 방법으로, 메모리 제어 회로 (9) 는 번인 스트레스를 수신하여 번인 조건에서 신호군 (CoreCntrol<5:0>) 을 생성할 수 있다.
반도체 집적 회로 (50) 가 번인 모드에 있을 때, 메모리 제어 회로 (9) 는, 신호군 (input<5:0>) 의 데이타 값 또는 패턴에 상관 없이 동작될 수 있다. 신호군 (input<5:0>) 은, 메모리 (14) 를 제어하도록 직접 인가될 수 있다. 반도체 집적 회로 (50) 가 번인 모드에 있을 때, 트리거 비트 검출 회로 (6), AND 게이트 (7), 패턴 제너레이터 (8), 패턴 검출 회로 (10), 및 AND 게이트 (11) 는, 메모리 제어 회로 (9) 를 제어하기 위해 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 및 신호 (Dec_Trg) 를 생성하도록 기능할 수 있다. 상태 신호군 (stt0<5:0> 내지 stt7<5:0>) 및 신호 (Dec_Trg) 는, 신호군 (input<5:0>) 중의 하나 이상 (본 실시예에서는, 신호 (input<0>) 의 값에 응답하여 생성될 수 있다.
따라서, 번인 모드에 있을 때, 반도체 집적 회로 (50) 는, 메모리 회로 (14) 를 포함한 모든 회로를 가질 수 있고 논리 회로 (예를 들어, 회로 (1 내지 11)) 는, 입력되는 신호군 (input<5:0>) 에 응답하여 동작할 수 있게 된다. 이러한 방법으로, 반도체 집적 회로에 포함된 메모리 회로 (14) 및 다른 모든 회로가 동시에 번인될 수 있다.
전술한 실시예는 본 발명의 예로서 설명된 것이며, 본 발명은 이들 실시예에 한정되는 것은 아니다. 특정 구성은 전술한 실시예에 한정되지 않는다.
단지 몇몇 예로서, 소정 조합의 제어, 어드레스, 데이타 신호, 또는 소정의 신호 전위 (예를 들어, 과전압 전위 (over-voltage potential)) 을 수신함으로써 다양한 모드의 동작에 들어갈 수 있다.
따라서, 여기서 다양한 특정 실시예를 상세히 설명하였으나, 본 발명은, 본 발명의 범위 및 정신에서 벗어나지 않고서 다양한 변형예가 가능하다. 따라서, 본 발명은 첨부된 청구범위에 의해서만 한정된다.
본 발명에 의해서, 외부로부터 입력된 입력 신호의 수를 증가시키지 않고서메모리와 논리 회로에서의 번인 동작을 동시에 실시할 수 있는 반도체 디바이스를 제공하게 된다.

Claims (20)

  1. 번인 모드와 통상 동작 모드를 갖는 반도체 집적 회로에 있어서,
    상기 반도체 집적 회로가 상기 번인 모드에 있을 때, 복수의 입력 신호에 응답하여 동작할 수 있는 메모리;
    상기 반도체 집적 회로가 상기 번인 모드에 있을 때, 상기 복수의 입력 신호중 하나 이상의 신호에 응답하여 제어 신호를 제공하는 논리 발생 회로; 및
    상기 제어 신호에 응답하여 동작하는 논리 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 반도체 집적 회로가 통상 동작 모드에 있을 때,
    상기 논리 발생 회로는 상기 복수의 입력 신호의 논리값에 따라 논리값을 갖는 제어 신호를 제공하고,
    상기 논리 회로는 상기 제어 신호에 응답하여 하나 이상의 메모리 제어 신호를 제공하고,
    상기 메모리는 상기 하나 이상의 메모리 제어 신호에 응답하여 동작되는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 2 항에 있어서,
    상기 복수의 입력 신호를 수신하여, 논리 회로 인에이블 상태 및 논리 회로 디스에이블 상태를 갖는 논리 회로 인에이블 신호를 생성하도록 결합된 패턴 검출 회로를 더 포함하고, 상기 통상 동작 모드 동안에, 상기 복수의 입력 신호에 있는 소정 패턴을 검출하는 패턴 검출 회로에 응답하여, 상기 논리 회로 인에이블 신호가 상기 논리 회로 인에이블 상태를 갖는 것을 특징으로 하는 반도체 집적 회로.
  4. 제 3 항에 있어서,
    상기 반도체 집적 회로가 번인 모드에 있을 때, 상기 논리 회로 인에이블 신호는 상기 논리 회로 인에이블 상태를 갖는 것을 특징으로 하는 반도체 집적 회로.
  5. 제 1 항에 있어서,
    상기 복수의 입력 신호는 각각 논리값을 갖는 디지탈 신호이고,
    상기 반도체 집적 회로가 번인 모드에 있을 때, 상기 논리 발생 회로는 상기 복수의 입력 신호중 하나 이상의 상기 논리값을 검출하여 상기 복수의 입력 신호중의 상기 하나 이상의 상기 논리값이 소정의 논리값이면 상기 제어 신호의 상기 논리값을 변화시키는 것을 특징으로 하는 반도체 집적 회로.
  6. 제 5 항에 있어서,
    상기 복수의 입력 신호중 소정의 하나의 상기 논리값이 상기 소정의 논리값을 갖는다면, 상기 논리 회로는, 상기 제어 신호의 상기 논리값을 변화시키는 패턴제너레이터를 포함하는 것을 특징으로 하는 반도체 집적 회로
  7. 번인 모드 및 통상 동작 모드에서 동작할 수 있는 반도체 집적 회로를 동작시키는 방법에 있어서,
    입력 신호를 수신하는 단계;
    상기 번인 모드 동안 상기 입력 신호에 응답하여 메모리를 동작시키는 단계;
    상기 번인 모드 동안 상기 입력 신호에 기초하여 논리 회로 동작 신호를 생성하는 단계; 및
    상기 논리 회로 동작 신호에 응답하여 논리 회로를 동작시키는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 동작 방법.
  8. 제 7 항에 있어서,
    상기 통상 동작 모드 동안에, 상기 입력 신호의 값과 실질적으로 동일한 값을 갖는 논리 회로 제어 신호를 생성하는 단계;
    상기 논리 회로 제어 신호에 응답하여 상기 논리 회로를 동작시켜 메모리 제어 신호를 출력하는 단계; 및
    상기 메모리 제어 신호에 응답하여 상기 메모리를 동작시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적 회로의 동작 방법.
  9. 제 8 항에 있어서,
    상기 논리 회로의 동작이 허가되는 지의 여부를 지시하는 논리 회로 허가 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적 회로의 동작 방법.
  10. 제 9 항에 있어서,
    상기 논리 회로 허가 신호를 발생시키는 상기 단계는,
    상기 번인 모드 동안 상기 논리 회로의 동작이 허가되도록 상기 논리 회로 허가 신호를 생성하는 단계,
    상기 통상 동작 모드 동안 상기 입력 신호에 소정 패턴이 포함되어 있는 지 여부를 검출하는 단계,
    상기 통상 동작 모드 동안 상기 입력 신호에 상기 소정 패턴이 포함되어 있을 때 상기 논리 회로의 동작이 허가되도록 상기 논리 회로 허가 신호를 생성하는 단계, 및
    상기 통상 동작 모드 동안 상기 입력 신호에 상기 소정의 패턴이 포함되어 있지 않을 때 논리 회로의 동작이 금지되도록 상기 논리 회로 허가 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적 회로의 동작 방법.
  11. 스트레스 테스트 모드 및 통상 동작 모드를 갖는 반도체 집적 회로에 있어서,
    상기 반도체 집적 회로가 상기 스트레스 테스트 모드에 있을 때, 입력 신호군에 응답하여 동작할 수 있는 메모리 회로;
    상기 반도체 집적 회로가 상기 스트레스 테스트 모드에 있을 때, 상기 입력 신호군으로부터 상기 입력 신호 중 하나 이상의 신호에 응답하여 제어 신호를 제공하도록 결합된 논리 발생 회로; 및
    상기 제어 신호에 응답하여 동작하도록 결합된 논리 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  12. 제 11 항에 있어서,
    상기 논리 발생 회로는 상기 입력 신호군으로부터 상기 입력 신호 중 하나 이상의 신호에 응답하여 트리거 신호를 제공하도록 결합된 트리거 비트 검출 회로를 포함하고,
    상기 논리 발생 회로는 상기 반도체 집적 회로가 상기 스트레스 테스트 모드에 있을 때 상기 트리거 신호에 응답하여 상기 제어 신호 중 하나 이상의 논리값을 수정하는 것을 특징으로 하는 반도체 집적 회로.
  13. 제 12 항에 있어서,
    상기 논리 발생 회로는 상기 반도체 집적 회로가 스트레스 테스트 모드에 있을 때 상기 트리거 신호에 응답하여 상기 제어 신호를 생성하도록 결합된 패턴 제너레이터 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제 13 항에 있어서,
    상기 패턴 제너레이터 회로는, 상기 반도체 집적 회로가 상기 스트레스 테스트 모드에 있을 때 상기 트리거 신호에 응답하여, 저장된 상태값을 증분시키도록 결합된 상태 포인터 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제 11 항에 있어서,
    상기 반도체 집적 회로가 상기 통상 동작 모드에 있을 때, 소정 패턴을 갖는 입력 신호군에 응답하여 패턴 검출 상태를 갖는 패턴 히트 신호를 생성하도록 결합된 패턴 검출 회로를 더 포함하고, 상기 패턴 히트 신호가 상기 패턴 검출 상태를 가질 때, 상기 논리 회로는 상기 제어 신호에 응답하여 동작하도록 허가되는 것을 특징으로 하는 반도체 집적 회로.
  16. 제 15 항에 있어서,
    상기 반도체 집적 회로가 상기 스트레스 테스트 모드에 있을 때, 상기 입력 신호군이 상기 소정의 패턴을 갖는지에 상관 없이, 상기 패턴 히트 신호는 상기 패턴 검출 상태를 갖는 것을 특징으로 하는 반도체 집적 회로.
  17. 제 11 항에 있어서,
    상기 입력 신호군은 직렬 방식으로 데이타를 제공하고,
    상기 논리 발생 회로는, 상기 반도체 집적 회로가 상기 통상 동작 모드에 있을 때 상기 제어 신호를 제공하기 위해 입력 신호군을 병렬 신호로 변환시키도록 결합된 직렬-병렬 변환 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  18. 제 11 항에 있어서,
    상기 반도체 집적 회로가 상기 통상 동작 모드에 있을 때, 상기 논리 회로는 메모리 제어 신호를 제공하도록 결합된 것을 특징으로 하는 반도체 집적 회로.
  19. 제 11 항에 있어서,
    상기 반도체 집적 회로는 제 1 테스트 모드를 더 포함하고,
    상기 논리 회로는 상기 제 1 테스트 모드에서 디스에이블되고,
    상기 반도체 집적 회로가 상기 제 1 테스트 모드에 있을 때, 상기 메모리 회로는 상기 입력 신호군에 응답하여 동작할 수 있는 것을 특징으로 하는 반도체 집적 회로.
  20. 제 11 항에 있어서,
    상기 스트레스 테스트 모드는 번인 테스트 모드인 것을 특징으로 하는 반도체 집적 회로.
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