KR100432886B1 - 높은 주파수의 웨이퍼 테스트 동작을 수행하는 반도체메모리 장치 - Google Patents

높은 주파수의 웨이퍼 테스트 동작을 수행하는 반도체메모리 장치 Download PDF

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Abstract

본 발명의 반도체 메모리 장치는 외부 클록 신호의 주기보다 훨씬 짧은 주기를 갖는 테스트 클록 신호 (주기 및 사이클 수는 가변될 수 있음)를 생성하고, 테스트 클록 신호를 이용하여 내부적으로 테스트 데이터를 생성하며, 외부 클록 신호의 반주기 동안 내부적으로 생성되는 테스트 클록 신호를 이용하여 읽기/쓰기 동작을 반복적으로 수행한다. 동시에, 읽기 동작을 통하여 나오는 데이터를 예상 데이터와 비교하여 해당 메모리 셀의 정상 여부를 판단할 수 있다. 저주파 테스트 장비에서도 고속 메모리 장치가 높은 주파수에서 동작할 때 생길 수 있는 문제를 미리 가려낼 수 있다.

Description

높은 주파수의 웨이퍼 테스트 동작을 수행하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF PERFORMING A HIGH-FREQUENCY WAFER TEST OPERATION}
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 외부 클록 신호보다 짧은 주기를 갖는 테스트 클록 신호를 내부적으로 생성하고, 그것을 이용하여 구성 소자들 (예를 들면, 메모리 셀들)에 보다 효과적으로 스트레스를 가할 수 있는 반도체 메모리 장치에 관한 것이다.
CMOS 집적 회로 기술의 발달로 반도체 장치의 집적도는 매우 높아지고, 반도체 장치의 동작 속도도 역시 더욱 빨라지고 있다. 이러한 추세에 맞춰 웨이퍼-레벨 테스트 장비 또한 높은 주파수에서 반도체 장치들을 테스트할 수 있어야 한다. 그러나, 현재 웨이퍼-레벨 테스트 장비가 반도체 장치의 높은 주파수 또는 동작 속도를 지원하지 못하기 때문에, 높은 주파수에서 동작하는 반도체 장치 (예를 들면, 반도체 메모리 장치)를 테스트하기 위해서, 보다 높은 주파수에서 웨이퍼 테스트 동작이 수행되게 하는 기술이 요구되어 오고 있다. 이러한 필요성에 의해 정상적인 읽기 및 쓰기를 위한 동작 주파수의 짧은 사이클을 갖는 내부 클록 신호를 내부적으로 생성하여 높은 주파수에서 반도체 장치를 테스트할 수 있는 기술들이 제안되어 오고 있다.
그러한 기술들 중 하나가 "EFFICIENT SEMICONDUCTOR BURN-IN CIRCUIT AND METHOD OF OPERATION"라는 제목으로 U.S. Patent No. 6,038,181(issued to George M. Braceras et. al on Mar. 14, 2000)에 게시되어 있다. 도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도이고, 도 2는 도 1에 도시된 반도체 메모리 장치의 동작 타이밍도이다. 도 1 및 도 2는 '181 특허에 게시되어 있다. 종래 기술의 반도체 메모리 장치에 따르면, 테스트 하의 메모리 또는 로직 장치는 클록 수단을 제공받으며, 상기 클록 수단은 각 파워 사이클 동안 복수의 쓰기 및 읽기 동작들을 통해 테스트 하의 장치들 각각을 동작시킨다. 종래 기술에 따른 웨이퍼-레벨 테스트 동작은 '181 특허에 상세히 게시되어 있다. 그러므로, 그것에 대한 설명은 여기서 생략된다.
상기한 '181 특허에 게시되어 있는 반도체 메모리 장치는 다음과 같은 문제점을 갖는다.
1) 내부 테스트 클록 신호를 발생시키기 위해서 메모리 셀 어레이 내부에 더미 워드 라인과 더미 비트 라인이 실질적인 워드 라인들 및 비트 라인들과 별도로 형성되어야 한다. 2) 내부 테스트 클록 신호의 사이클 수를 계산하기 위해 별도의 카운터 (38) 및 리세트 회로 (40)가 필요하다. 내부 테스트 클록 신호의 사이클이 일정하기 때문에, 외부 클록 신호의 하이 구간에서 생성되는 내부 테스트 클록 신호의 사이클 수가 제한을 받게 된다. 3) 내부 테스트 클록 신호의 사이클 수가 JTAG 테스트 로직 회로 (35)에 의해서 테스트 동작 이전에 미리 설정되어야 한다. 4) 쓰기 동작시 메모리 셀 어레이 (12)에 쓰여질 데이터가 항상 외부에서 입력되어야 한다. 5) 메모리 셀들에 스트레스를 가한 후 각 입출력 핀별로 데이터를 검증하는 방식이 사용되기 때문에, 각 입출력 핀마다 비교 래치 회로 (compare latching circuit) (37)가 필요하게 되며, 결국 칩 사이즈가 커지게 된다. 6) 첫 번째 내부 테스트 클록 사이클시에 메모리 셀 어레이에서 읽혀진 데이터가 잘못된 경우, 정확한 검증을 할 수 없는 문제가 있다.
본 발명의 목적은 정상적인 읽기 및 쓰기를 위한 동작 주파수의 짧은 사이클을 갖는 내부 클록 신호를 내부적으로 생성함으로써 높은 주파수에서 테스트 가능한 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 웨이퍼 테스트 동작 모드에서 메모리 셀들에 보다 효과적으로 스트레스를 가할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 외부로부터 데이터를 받아들이지 않고 웨이퍼 테스트 동작 모드에서 메모리 셀들에 데이터를 쓸 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 내부 테스트 클록 신호의 주기 및 사이클 수를 가변시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 테스트 시간을 단축시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도;
도 2는 도 1에 도시된 반도체 메모리 장치의 동작 타이밍도;
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도;
도 4는 도 3에 도시된 테스트 클록 발생 회로의 바람직한 실시예를 보여주는 회로도;
도 5는 도 4에 도시된 지연 소자의 바람직한 실시예를 보여주는 회로도;
도 6은 도 3에 도시된 테스트 클록 제어 회로의 바람직한 실시예를 보여주는 회로도;
도 7 도 3에 도시된 제 2 래치 펄스 발생 회로의 바람직한 실시예를 보여주는 회로도;
도 8은 도 3에 도시된 비교 회로의 바람직한 실시예를 보여주는 도면;
도 9는 도 8에 도시된 제 1 검출기의 바람직한 실시예를 보여주는 도면; 그리고
도 10a 및 도 10b는 본 발명에 따른 반도체 메모리 장치의 동작 타밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1110 : 메모리 셀 어레이 1120 : 디코더 회로
1140 : 감지 증폭기 회로 1150 : 어드레스 버퍼 회로
1160 : 클록 버퍼 회로 1170 : JTAG 테스트 로직 회로
1180 : 테스트 클록 발생 회로 1190 : 테스트 클록 제어 회로
1200 : 멀티플렉서 1210 : 제 1 옵션 회로
1220 : 제 2 옵션 회로 1230 : 데이터 입력 버퍼 회로
1240 : 입력 레지스터 회로 1250 : 입력 드라이버 회로
1260 : 데이터 라인 드라이버 회로
1270 : 데이터 래치 회로 1280 : 데이터 출력 버퍼 회로
1290 : 제 1 래치 펄스 발생 회로
1300 : 제 2 래치 펄스 발생 회로
1310 : 비교 회로 1320 : 선택 신호 발생 회로
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 데이터 정보를 저장하는 메모리 셀 어레이와; 테스트 클록 신호에 응답하여 외부 어드레스를 받아들이는 어드레스 버퍼 회로와; 웨이퍼 테스트 플래그 신호에 응답하여 동작하며, 외부 클록 신호를 받아들이고 웨이퍼 테스트 동작 모드시 상기 외부 클록 신호에 응답하여 테스트 구간 신호를 발생하는 클록 버퍼 회로와; 상기 테스트 구간 신호에 응답하여 테스트 클록 신호를 발생하는 테스트 클록 발생 회로와; 상기 테스트 클록 신호는 상기 외부 클록 신호의 반주기 동안 상기 외부 클록 신호보다 더 짧은 주기를 갖도록 생성되며; 상기 테스트 클록 신호의 사이클 수가 기준 사이클 수와 동일한 지의 여부를 판별하고, 상기 테스트 클록 발생 회로가 상기 테스트 클록 신호를 발생하는 것을 중지하게 하는 클록 디세이블 신호를 활성화시키는 테스트 클록 제어 회로와; 상기 테스트 클록 제어 회로는 상기 메모리 셀 어레이에 쓰여질 테스트 데이터를 발생하며; 상기 테스트 클록 신호의 매 사이클마다 상기 입력된 어드레스에 의해서 지정된 메모리 셀 어레이의 소정 영역에 상기 테스트 데이터를 쓰는 쓰기 회로와; 상기 테스트 클록 신호의 매 사이클마다 상기 입력된 어드레스에 의해서 지정된 메모리 셀 어레이의 소정 영역으로부터 테스트 데이터를 읽고, 상기 읽혀진 테스트 데이터를 데이터 라인들로 출력하는 읽기 회로와; 상기 외부 클록 신호에 응답하여 제 1 및 제 2 래치 펄스 신호들을 발생하는 제 1 래치 펄스 발생 회로와; 상기 데이터 비트들 중 어느 하나 상의 신호에 응답하여 제 3 래치 펄스 신호를 발생하는 제 2 래치 펄스 발생 회로와; 그리고 상기 제 1 내지 제 3 래치 펄스 신호들에 응답하여 동작하며, 상기 데이터 라인들 상의 데이터 비트들이 서로 동일한 값을 갖는 지의 판별하고, 판별 결과로서 플래그 신호를 외부로 출력하고 실제 메모리에 저장되어 있는 데이터를 읽어 내는 비교 회로를 포함한다.
본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블록도이다. 도 3을 참조하면, 본 발명의 반도체 메모리 장치는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (memory cell array) (1110)를 포함한다. 이 실시예에 있어서, 본 발명의 반도체 메모리 장치는 스태틱 랜덤 액세스 메모리 장치이다. 하지만, 본 발명이 다른 형태의 랜덤 액세스 메모리 장치들에 적용될 수 있음은 자명하다. 메모리 셀 어레이 (1110)는, 비록 도면에는 도시되지 않았지만, 행들과 열들의 매트릭스 형태로 배열되는 복수의 메모리 셀들을 포함한다. 메모리 셀들은 어드레스 버퍼 회로 (1150)로부터 제공되는 어드레스에 따라 디코더 회로 (1120)를 통해 선택된다. 선택된 메모리 셀들에는 기입 드라이버 회로 (1130)를 통해 데이터가 쓰여지고, 선택된 메모리 셀들로부터 감지 증폭기 회로 (1140)를 통해 데이터가 읽혀진다. 이러한 읽기/쓰기 동작은 이 분야에 잘 알려져 있다.
계속해서 도 3을 참조하면, 어드레스 버퍼 회로 (1150)는 클록 버퍼 회로 (1160)로부터 출력되는 클록 신호 (KACB)에 동기되어 외부 어드레스를 받아들이고, 입력된 어드레스를 디코더 회로 (1120)로 공급한다. 클록 버퍼 회로 (1160)는 JTAG 테스트 로직 회로 (JTAG test logic circuit) (1170)로부터 출력되는 테스트 플래그 신호 (SWT)에 응답하여 동작한다. 예를 들면, 테스트 플래그 신호 (SWT)가 비활성화될 때 (또는 정상적인 동작이 수행될 때), 클록 버퍼 회로 (1160)는 외부 (예를 들면, 메모리 컨트롤러)로부터 제공되는 외부 클록 신호 (XK)에 동기된 KACB 클록 신호를 어드레스 버퍼 회로 (1150)로 출력한다. 이때, KACB 클록 신호는 외부 클록 신호 (XK)와 동일한 주기를 갖는다. 테스트 플래그 신호 (SWT)가 활성화될 때 (또는 웨이퍼 테스트 동작이 수행될 때), 클록 버퍼 회로 (1160)는 외부 (예를 들면, 테스트 장비)로부터 제공되는 외부 클록 신호 (XK)에 동기된 테스트 구간 신호 (TEST_MDB)를 발생한다. 테스트 구간 신호 (TEST_MDB)는 액티브 로우 신호로, 외부 클록 신호 (XK)와 동일한 주기를 갖는다. 즉, 외부 클록 신호 (XK)가 로우-하이 천이 (low-to-high transition)를 가지면, 테스트 구간 신호 (TEST_MDB)는 하이-로우 천이 (high-to-low transition)를 갖는다. 반대로, 외부 클록 신호 (XK)가 하이-로우 천이를 가지면, 테스트 구간 신호 (TEST_MDB)는 로우-하이 천이를 갖는다.
본 발명에 따른 반도체 메모리 장치는 테스트 클록 발생 회로 (test clock generating circuit) (1180), 테스트 클록 제어 회로 (test clock control circuit) (1190), 그리고 멀티플렉서 (1200)를 더 포함한다. 테스트 클록 발생 회로 (1180)는 클록 버퍼 회로 (1160)로부터 출력되는 테스트 구간 신호 (TEST_MDB)에 응답하여 테스트 클록 신호 (KSC)를 발생한다. 예를 들면, 테스트 클록 발생 회로 (1180)는 테스트 구간 신호 (TEST_MDB)의 활성화 (예를 들면, 하이-로우 천이)에 응답하여 테스트 클록 신호 (KSC)를 발생하기 시작하며, 테스트 구간 신호 (TEST_MDB)의 비활성화 (예를 들면, 로우-하이 천이)에 응답하여 테스트 클록 신호 (KSC)를 발생하는 것을 중지한다.
이 실시예에 있어서, 테스트 클록 신호 (KSC)는 외부 클록 신호 (XK)의 주기보다 훨씬 더 짧은 주기를 갖는다. 예를 들면, 테스트 클록 신호 (KSC)의 주기는 2.5㎱, 5.0㎱, 7.5㎱, 그리고 10㎱ 중 어느 하나이다. 따라서, 외부 클록 신호 (XK)의 반주기 (예를 들면, 하이 구간) 동안 복수의 클록 사이클들을 갖는 테스트 클록 신호 (KSC)가 생성될 것이다. 테스트 클록 신호 (KSC)의 주기는 제 1 옵션 회로 (first option circuit) (1210) 내에 프로그램된 데이터에 의해서 변화될 수 있고, 이는 이하 설명될 것이다.
테스트 클록 발생 회로 (1180)에서 생성되는 테스트 클록 신호 (KSC)는 클록 버퍼 회로 (1160)로 전달된다. 클록 버퍼 회로 (1160)는, 웨이퍼 테스트 동작 모드시, 테스트 클록 발생 회로 (1180)으로부터 공급된 테스트 클록 신호 (KSC)를 소정시간 지연 시키고, 지연된 클록 신호를 반전시켜 얻어진 클록 신호 (KACB)를 어드레스 버퍼 회로 (1150)로 출력한다. 어드레스 버퍼 회로 (1150)는 클록 신호 (KACB)에 동기되는 외부 어드레스를 받아들인다. 도 3에서 알 수 있듯이, 테스트 클록 발생 회로 (1180)에서 생성되는 테스트 클록 신호 (KSC)는 테스트 클록 제어 회로 (1190)에도 공급된다. 테스트 클록 제어 회로 (1190)는 테스트 클록 신호 (KSC)에 응답하여 테스트 데이터를 발생하며, 테스트 데이터는 멀티플렉서 (1200)를 통해 데이터 쓰기 회로 (이후 상세히 설명됨)로 전달된다. 게다가, 테스트 클록 제어 회로 (1190)는 테스트 클록 신호 (KSC)의 사이클 수가 미리 설정된 사이클 수에 도달하였는 지의 여부를 판별한다. 테스트 클록 신호 (KSC)의 사이클 수가 기준 사이클 수에 도달할 때, 테스트 클록 제어 회로 (1190)는 클록 디세이블 신호 (TEST_OFFB)를 활성화시킨다. 이는 테스트 클록 발생 회로 (1180)가 디세이블되게 한다. 즉, 테스트 클록 신호 (KSC)의 생성이 중단된다. 테스트 클록 발생 회로 (1180)는 테스트 구간 신호 (TEST_MDB)가 비활성화될 때 리세트 펄스 신호 (Reset)를 발생한다. 테스트 클록 제어 회로 (1190)는 리세트 펄스 신호 (Reset)에 의해서 리세트된다.
이 실시예에 있어서, 테스트 클록 제어 회로 (1190)의 기준 사이클 수는 가변 가능하다. 즉, 테스트 클록 제어 회로 (1190)의 기준 사이클 수는 제 2 옵션 회로 (second option circuit) (1220) 내에 프로그램된 데이터에 의해서 가변된다. 이는 이후 상세히 설명될 것이다.
계속해서 도 3을 참조하면, 멀티플렉서 (1200)는 테스트 클록 제어 회로(1190)로부터 출력되는 테스트 데이터 (WBDATA)와 JTAG 테스트 로직 회로 (1170)를 통해 입력되는 데이터 (TDI)를 받아들인다. 멀티플렉서 (1200)는 선택 신호 발생 회로 (1320)로부터 출력되는 선택 신호 (WBT)에 응답하여 입력 데이터 중 어느 하나를 선택한다. 예를 들면, 선택 신호 (WBT)가 로우 레벨일 때, 멀티플렉서 (1200)는 JTAG 테스트 로직 회로 (1170)로부터 출력되는 데이터 (TDI)를 선택한다. 선택 신호 (WBT)가 하이 레벨일 때, 멀티플렉서 (1200)는 테스트 클록 제어 회로 (1190)로부터 출력되는 테스트 데이터 (WBDATA)를 선택한다. 선택 신호 발생 회로 (1320)는 NAND 게이트 (G0)와 인버터 (INV0)로 구성된다. NAND 게이트 (G0)의 일 입력 단자에는 JTAG 테스트 로직 회로 (1170)에서 출력되는 테스트 플래그 신호 (SWT)가 인가되고, NAND 게이트 (G0)의 다른 입력 단자에는 제어 신호 (ENWBT)가 인가된다. 제어 신호 (ENWBT)는 내부적으로 생성된 데이터를 선택할 것인 지 또는 외부 (즉, JTAG 테스트 로직 회로)에서 제공되는 데이터를 선택할 것인 지를 나타내는 신호이다. 제어 신호 (ENWBT)는 외부에서 공급될 수 있거나 옵션 회로 (미도시됨)를 이용하여 내부적으로 생성될 수 있다.
본 발명에 따른 반도체 메모리 장치는 데이터 입력 버퍼 회로 (data input buffer circuit) (1230), 입력 레지스터 회로 (input register circuit) (1240), 입력 드라이버 회로 (input driver circuit) (1250), 데이터 라인 드라이버 회로 (data line driver circuit) (1260), 데이터 래치 회로 (data latch circuit) (1270), 그리고 데이터 출력 버퍼 회로 (data output buffer circuit) (1280)를 더 포함한다. 데이터 입력 버퍼 회로 (1230)는 JTAG 테스트 로직 회로 (1170)로부터출력되는 테스트 플래그 신호 (SWT)에 의해서 제어된다. 정상적인 동작 모드 동안, 데이터 입력 버퍼 회로 (1230)는 입출력 핀들 또는 입출력 패드들 (미도시됨)을 통해 입력되는 데이터 비트들 (DINi) (i=0-m)을 받아들이고, 입력된 데이터 비트들 (DINi)을 입력 레지스터 회로 (1240)로 출력한다. 웨이퍼 테스트 동작 모드 동안, 데이터 입력 버퍼 회로 (1230)는 JTAG 테스트 로직 회로 (1170)로부터의 테스트 플래그 신호 (SWT)에 따라 디세이블된다. 입력 레지스터 회로 (1240)는 멀티플렉서 (1200)의 출력 또는 데이터 입력 버퍼 회로 (1230)의 출력을 래치하고, 그렇게 래치된 데이터는 입력 드라이버 회로 (1250)를 통해 기입 드라이버 회로 (1130)로 전달된다. 데이터 라인 드라이버 회로 (1260)는 감지 증폭기 회로 (1140)로부터 출력되는 데이터 비트들에 응답하여 대응하는 데이터 라인들 (MDLi)을 구동하며, 데이터 래치 회로 (1270)는 데이터 라인들 (MDLi) 상의 데이터 비트들을 래치하고, 그렇게 래치된 데이터는 데이터 출력 버퍼 회로 (1280)를 통해 외부로 출력된다. 잘 알려진 바와 같이, 비록 도면에는 도시되지 않았지만, 각 데이터 라인은 상보적인 데이터 신호들을 전달하도록 한 쌍의 데이터 라인들로 구성될 것이다.
이 실시예에 있어서, 기입 드라이버 회로 (1130), 입력 레지스터 회로 (1240), 그리고 입력 드라이버 회로 (1250)는 어드레스 버퍼 회로 (1150)로부터 출력된 어드레스에 의해서 지정된 메모리 셀 어레이의 특정 영역에 데이터를 쓰기 위한 데이터 쓰기 회로 (data write circuit)를 구성한다. 감지 증폭기 회로 (1140), 데이터 라인 드라이버 회로 (1260), 그리고 데이터 래치 회로 (1270)는 어드레스 버퍼 회로 (1150)로부터 출력된 어드레스에 의해서 지정된 메모리 셀 어레이의 특정 영역으로부터 데이터를 읽기 위한 데이터 읽기 회로 (data read circuit)를 구성한다.
본 발명에 따른 반도체 메모리 장치는 제 1 래치 펄스 발생 회로 (first latch pulse generating circuit) (1290), 제 2 래치 펄스 발생 회로 (second latch pulse generating circuit) (1300), 그리고 비교 회로 (comparator circuit) (1310)를 더 포함한다. 제 1 래치 펄스 발생 회로 (1290)는 외부 클록 신호 (XK)에 응답하여 제 1 및 제 2 래치 펄스 신호들 (KDO1, DKO2)과 외부 클록 신호 (XK)의 지연된 신호 (KOD)를 발생한다. 제 1 래치 펄스 발생 회로 (1290)는 외부 클록 신호 (XK)의 로우-하이 천이에 응답하여 제 1 래치 펄스 신호 (KDO1)를 발생하고, 외부 클록 신호 (XK)의 하이-로우 천이에 응답하여 제 2 래치 펄스 신호 (KDO2)를 발생한다. 제 1 래치 펄스 발생 회로 (1290)는 또한 외부 클록 신호 (XK)를 지연지켜 출력한다. 그렇게 지연된 신호 (KOD)는 비교 회로 (1310)의 프리챠지 신호로서 사용되며, 이는 이후 상세히 설명될 것이다. 제 2 래치 펄스 발생 회로 (1290)는 데이터 라인들 (MDLi) 중 어느 하나에 연결되며, 데이터 라인 상의 신호 천이에 응답하여 제 3 래치 펄스 신호 (KCOND)를 발생한다.
본 발명에 따른 비교 회로 (1310)는, 도 3에 도시된 바와 같이, 데이터 래치 회로 (1270)의 출력에 연결되며, 제 1 및 제 2 래치 펄스 발생 회로들 (1290, 1300)의 출력들 (KDO1, KDO2, KOD, KCOND)과 JTAG 테스트 로직 회로 (1170)로부터 출력되는 테스트 플래그 신호 (SWT)에 응답하여 동작한다. 비교 회로 (1310)는 테스트 클록 신호 (KSC)의 매 사이클마다 읽혀진 데이터 비트들이 동일한 값을 갖는지의 여부를 판별한다. 게다가, 비교 회로 (1310)는 테스트 클록 신호(KSC)의 매 사이클마다 읽혀진 데이터 비트들 중 특징 데이터 라인 상의 데이터 비트가 동일한 값을 갖는 지의 여부를 판별한다. 결과적으로, 비교 회로 (1310)는 2가지 판별 결과들의 조합으로서 하이 레벨 또는 로우 레벨의 플래그 신호 (FLAG)를 테스트 데이터 출력 패드 (TDO)를 통해 외부 (예를 들면, 테스트 장비)로 출력한다. 이와 동시에, 내부 테스트 클록의 마지막 사이클에서 읽혀진 데이터를 다음의 외부 클록의 로우 상태에서 테스트 데이터 출력 패드 (TDO)를 통해서 내보낸다.
도 4는 도 3에 도시된 테스트 클록 발생 회로의 바람직한 실시예를 보여주는 회로도이다. 도 4를 참조하면, 테스트 클록 발생 회로 (1180)는 NAND 게이트 (G1), NOR 게이트들 (G2, G3), 인버터들 (INV1-INV13), 펄스 발생기들 (SP1, SP2, SP3), PMOS 트랜지스터 (M1), NMOS 트랜지스터들 (M2, M3), 지연 소자들 (D1-D4), 그리고 선택기 (SW1)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 이러한 회로 구성에 있어서, NOR 게이트들 (G2, G3), 인버터들 (INV9, INV10, INV11), 지연 소자들 (D1-D4), 그리고 선택기 (SW1)는 링 발진 회로 (ring oscillator circuit)를 형성한다. 지연 소자들 (D1-D4) 각각은, 도 5에 도시된 바와 같이, 2개의 단펄스 발생기들 (SP)과 2개의 단위 지연 유니트들 (UDC)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 테스트 클록 발생 회로 (1180)의 동작은 다음과 같다.
설명에 앞서, 클록 버퍼 회로 (1160)로부터 출력되는 테스트 구간 신호 (TEST_MDB)가 로우 레벨일 때, 인버터들 (INV5, INV6)로 구성된, 래치에 하이 레벨 신호가 래치되어 있다고 가정하자. 이러한 가정에 의하면, 인버터 (INV8)의 출력(KSC_OFF)은 하이 레벨이 되며, 테스트 클록 신호 (KSC)는 로우 레벨로 유지될 것이다. 그 다음에, 테스트 구간 신호 (TEST_MDB)가 하이 레벨에서 로우 레벨로 천이하면, 인버터 (INV1)의 출력은 하이 레벨에서 로우 레벨로 천이하며, 펄스 발생기 (SP1)는 단펄스 신호 (short pulse signal) (KTB_MDR)를 발생한다. PMOS 트랜지스터 (M1)는 단펄스 신호 (KTB_MDR)에 의해서 턴 온되고, N1 노드는 하이 레벨이 된다. 따라서 래치 (INV5, INV6)에는 로우 레벨 신호가 래치된다. NOR 게이트들 (G2, G3)의 일 입력 단자들에 로우 레벨 신호 (KSC_OFF)가 인가됨에 따라 지연 소자들 (D1-D4)을 통해 소정 주기를 갖는 테스트 클록 신호 (KSC)가 발생된다.
테스트 클록 신호 (KSC)가 정해진 사이클 수만큼 생성되었을 때, 클록 디세이블 신호 (TEST_OFFB)가 하이 레벨에서 로우 레벨로 천이한다. 펄스 발생기 (SP3)는 클록 디세이블 신호 (TEST_OFFB)의 하이-로우 천이에 응답하여 액티브 로우 펄스 신호를 발생한다. 이에 따라 NMOS 트랜지스터 (M3)가 턴온되어 N1 노드는 로우 레벨이 된다. 즉, NOR 게이트들 (G2, G3)의 일 입력 단자들에는 하이 레벨 신호 (KSC_OFF)가 인가되며, 결국 테스트 클록 신호 (KSC)의 생성이 중지된다. 이후, 테스트 구간 신호 (TEST_MDB)가 로우 레벨에서 하이 레벨로 천이할 때 (즉, 외부 클록 신호 (XK)가 하이-로우 천이를 가질 때), 인버터 (INV2)의 출력은 하이 레벨에서 로우 레벨로 천이하고, 펄스 발생기 (SP2)는 입력 신호의 하이-로우 천이에 응답하여 액티브 로우 펄스 신호를 발생한다. 펄스 발생기 (SP2)로부터 출력되는 액티브 로우 펄스 신호는 인버터들 (INV3, INV12, INV13)을 통해 리세트 신호 (Reset)로서 출력된다. 리세트 신호 (Reset)는 테스트 클록 제어 회로 (1190)를 리세트하는 데 사용된다.
여기서, 테스트 클록 신호 (KSC)의 주기는 선택기 (SW1)를 통해 가변될 수 있다. 즉, 선택기 (SW1)는 지연 소자들 (D1-D4)의 출력들을 받아들이고, 제 1 옵션 회로 (1210)으로부터의 선택 신호들 (PSELi) (i=1-4)에 응답하여 입력된 신호들 중 어느 하나를 선택한다. 예를 들면, 선택기 (SW1)는 선택 신호 (PSEL1)가 활성화될 때 지연 소자 (D1)의 출력을 선택하고, 선택기 (SW1)는 선택 신호 (PSEL2)가 활성화될 때 지연 소자 (D2)의 출력을 선택한다. 선택기 (SW1)는 선택 신호 (PSEL3)가 활성화될 때 지연 소자 (D3)의 출력을 선택하고, 선택기 (SW1)는 선택 신호 (PSEL4)가 활성화될 때 지연 소자 (D4)의 출력을 선택한다. 인버터 (INV9)의 출력이 경유하는 지연 소자들의 수가 적으면 적을수록, 테스트 클록 신호 (KSC)의 주기는 더욱 짧아진다. 이와 반대로, 인버터 (INV9)의 출력이 경유하는 지연 소자들의 수가 많으면 많을수록, 테스트 클록 신호 (KSC)의 주기는 더욱 길어진다. 이러한 방식에 따르면, 예를 들면, 테스트 클록 신호 (KSC)는 2.5㎱, 5.0㎱, 7.5㎱, 그리고 10㎱ 중 어느 하나의 주기를 갖는다.
도 6은 도 3에 도시된 테스트 클록 제어 회로의 바람직한 실시예를 보여주는 회로도이다. 도 6을 참조하면, 테스트 클록 제어 회로 (1190)는 7개의 T 플립플롭들 (TFF1-TFF7), D 플립플롭 (DFF), 그리고 2개의 선택기들 (SW2, SW3)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. T 플립플롭들 (TFF1-TFF7)과 D 플립플롭 (DFF)은 테스트 클록 발생 회로 (1180)로부터 출력되는 리세트 신호 (Reset)에 의해서 리세트된다. T 플립플롭들 (TFF1-TFF7)은 테스트 클록 신호 (KSC)를 분주하기 위한 분주기로서 동작하며, D 플립플롭 (DFF)은 최종단에 위치한 T 플립플롭 (TFF7)의 출력의 로우-하이 천이를 래치하여 하이-로우 천이를 갖는 클록 디세이블 신호 (TEST_OFFB)를 출력한다. T 플립플롭 (TFF7)으로부터 출력되는 신호의 로우-하이 천이는 테스트 클록 신호 (KSC)가 미리 설정된 사이클 수만큼 생성되었음을 의미한다.
여기서, 선택기 (SW2)는 T 플립플롭들 (TFF3, TFF4)의 출력들을 받아들이고, 도 3의 제 2 옵션 회로 (1220)로부터 출력되는 선택 신호 (CSEL1)에 응답하여 입력 신호들 중 어느 하나를 선택한다. 선택기 (SW3)는 T 플립플롭들 (TFF3, TFF5)의 출력들을 받아들이고, 도 3의 제 2 옵션 회로 (1220)로부터 출력되는 선택 신호 (CSEL2)에 응답하여 입력 신호들 중 어느 하나를 선택한다. 결과적으로, 테스트 클록 신호 (KSC)가 경유하는 T 플립플롭들의 수가 가변됨에 따라, 검출하고자 하는 테스트 클록 신호 (KSC)의 사이클 수도 역시 가변된다.
분주기를 구성하는 T 플립플롭들 (TFF1-TFF7) 중 어느 하나의 출력은 메모리 셀 어레이 (1110)에 쓰여질 테스트 데이터 (WBDATA)로서 출력될 것이다. 이는 외부로부터 별도로 데이터를 입력하지 않고 메모리 셀 어레이 (1110)에 쓰여질 데이터가 내부적으로 생성됨을 의미한다. T 플립플롭들 (TFF1-TFF7) 중 어느 하나의 출력이 메모리 셀 어레이 (1110)에 쓰여질 테스트 데이터 (WBDATA)로서 사용되기 때문에, 테스트 데이터 패턴이 다양하게 얻어질 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 7은 도 3에 도시된 제 2 래치 펄스 발생 회로의 바람직한 실시예를 보여주는 회로도이다. 도 7을 참조하면, 제 2 래치 펄스 발생 회로 (1300)는 NAND 게이트 (G5), NOR 게이트 (G6), 인버터 (INV28), 단펄스 발생기 (SP), 그리고 지연 유니트 (DU)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 제 2 래치 펄스 발생 회로 (1300)는 데이터 라인들 중 어느 하나의 데이터 라인 (MDL)과 그것의 상보 데이터 라인 (MDLB)에 연결되며, 데이터 라인 (MDL) 상의 신호 천이에 응답하여 제 3 래치 펄스 신호 (KCOND)를 발생한다.
도 8은 도 3에 도시된 비교 회로의 바람직한 실시예를 보여주는 회로도이다. 도 8을 참조하면, 비교 회로 (1310)는 제 1 내지 제 3 검출기들 (1311, 1312, 1313), 출력 래치 회로 (1314), D 플립플롭들 (DFF2, DFF3, DFF4, DFF5), 멀티플렉서 (1315), 그리고 인버터 (INV14)를 포함한다. 제 1 검출기 (1311)는 테스트 클록 신호 (KSC)의 매 사이클마다 데이터 래치 회로 (1270)로부터 출력되는 데이터 비트들 (MDATAi) (i=0-8)을 받아들이고, 입력된 데이터 비트들 (MDATAi)이 동일한 값을 갖는 지의 여부를 검출한다. 제 1 검출기 (1311)는 검출 결과로서 하이 레벨 또는 로우 레벨의 제 1 검출 신호 (AIO_FLAG)를 출력한다. 비교 회로 (1310)에 입력되는 데이터 비트들 (MDATAi)은 메모리 장치의 입출력 핀들 (미도시됨)에 각각 대응한다. 본 발명에 따른 제 1 검출기 (1311)는 도 9에 도시된 바와 같이 연결된 8개의 비교기들 (COM1-COM8)로 구성된다. 즉, 각 비교기는 2개의 입력 값들을 비교하도록 구성되어 있다. 각 비교기는, 예를 들면, 배타적 OR 게이트 (exclusive-OR gate)를 이용하여 구현될 수 있다. 모든 데이터 비트들 (MDATA0-MDATA8)이 동일한 값을 가질 때 또는 액세스된 메모리 셀들이 정상적일 때, 제 1 검출 신호 (AIO_FLAG)는 하이 레벨이 된다. 데이터 비트들 (MDATA0-MDATA8) 중 적어도 하나가 나머지 데이터 비트들과 상이한 값을 가질 때 또는 액세스된 메모리 셀들이 비정상적일 때, 제 1 검출 신호 (AIO_FLAG)는 로우 레벨이 된다.
다시 도 8을 참조하면, D 플립플롭 (DFF3)은 제 2 래치 펄스 발생 회로 (1300)으로부터의 래치 펄스 신호 (KCOND)에 응답하여 입력된 데이터 비트들 (MDATA0-MDATA8) 중 특정 데이터 비트 (예를 들면, MDATA0)를 래치하며, 그렇게 래치된 데이터 비트 (MDATA0)는, 직접 그리고 인버터 (INV38)를 통해, 제 2 검출기 (1312)로 전달된다. 제 2 검출기 (1312)는 D 플립플롭 (DFF3)의 출력 (MDATA0A)와 인버터 (INV38)의 출력 (/MDATA0A)에 응답하여 상기 데이터 비트 (MDATA0)가 테스트 클록 신호 (KSC)의 매 사이클마다 동일한 값을 갖는 지의 여부를 검출한다. 제 2 검출기 (1312)는 검출 결과로서 로우 레벨 또는 하이 레벨의 제 2 검출 신호 (SIO_FLAG)를 출력하며, 제 2 검출 신호 (SIO_FLAG)는 제 3 검출기 (1313)로 전달된다. 제 2 검출기 (1312)는 PMOS 트랜지스터들 (M4, M7), NMOS 트랜지스터들 (M5, M6, M8, M9), 인버터들 (INV39-INV42), 그리고 NAND 게이트 (G8)를 포함하며, 도면에 도시된 바와 같이 연결된다. 각 쌍의 인버터들 (INV39, INV40) 그리고 (INV41, INV42)은 래치들 (LAT1, LAT2)을 구성하며, 상기 래치들은 KOD 신호의 로우 구간 동안 대응하는 PMOS 트랜지스터들 (M4, M7)을 통해 프리챠지된다.
계속해서, D 플립플롭 (DFF2)은 제 3 래치 펄스 신호 (KCOND)에 응답하여 제 1 검출기 (1311)로부터 출력되는 제 1 검출 신호 (AIO_FLAG)를 래치하고, 그렇게 래치된 신호 (AIO_FLAG)는 제 3 검출기 (1313)로 전달된다. 제 3 검출기 (1313)는PMOS 트랜지스터 (M10), NMOS 트랜지스터들 (M11-M13), 그리고 인버터들 (INV43-INV47)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 인버터들 (INV44, INV45)은 래치 (LAT3)를 형성하며, 상기 래치는 KOD 신호의 로우 구간 동안 PMOS 트랜지스터 (M10)를 통해 프리챠지된다. 제 3 검출기 (1313)는 제 1 검출 신호 (AIO_FLAG)와 제 2 검출 신호 (SIO_FLAG)를 받아들이고, 입력된 신호들 (AIO_FLAG, SIO_FLAG) 중 어느 하나라도 로우 레벨을 갖는 지의 여부를 검출한다. 입력 신호의 로우 레벨은 현재 액세스된 메모리 셀들 모두 또는 그 중 적어도 하나가 결함이 있음을 의미한다.
D 플립플롭 (DFF4)은 제 2 래치 펄스 신호 (KDO2)에 응답하여 제 3 검출기 (1313)의 출력을 래치하고, D 플립플롭 (DFF5)은 제 1 래치 펄스 신호 (KDO1)에 응답하여 상기 특정 데이터 라인 상의 데이터 비트 (MDATA0)를 래치한다. 출력 래치 회로 (1314)는 제 1 래치 펄스 신호 (KDO1)에 응답하여 D 플립플롭 (DFF4)의 출력을 래치하고, 제 2 래치 펄스 신호 (KDO2)에 응답하여 D 플립플롭 (DFF5)의 출력을 래치한다. 출력 래치 회로 (1314)는 인버터들 (INV48-INV51)과 전송 게이트들 (TG1, TG2)로 구성되며, 도면에 도시된 바와 같이 연결된다. 출력 래치 회로 (1314)에 래치된 플래그 신호 (FLAG)는 테스트 플래그 신호 (SWT)에 의해서 제어되는 멀티플렉서 (1315)를 통해 출력된다. 멀티플렉서 (1315)는 테스트 플래그 신호 (SWT)에 응답하여 JTAG 테스트 로직 회로 (1170)로부터의 DOUT를 선택할 수 있다. 즉, 웨이퍼 테스트 동작과 다른 테스트 동작시에, 멀티플렉서 (1315)는 테스트 플래그 신호 (SWT)에 응답하여 JTAG 테스트 로직 회로 (1170)로부터의 DOUT를 선택한다. 최종적으로, 플래그 신호 (FLAG)는 다음의 외부 클록 신호의 하이 구간 동안 테스트 출력 패드 (TDO)에 연결되는 외부 테스트 장비 (미도시됨)에 전송될 것이다. 실제 메모리 셀에 저장되어 비교된 데이터는 다음의 외부 클록 신호의 로우 구간 동안 테스트 출력 패드 (TDO)에 연결되는 외부 테스트 장비를에 전송될 것이다.
도 10a 및 도 10b는 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도이다. 본 발명에 따른 반도체 메모리 장치의 테스트 읽기/쓰기 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 본 발명에 따르면, 웨이퍼 테스트 동작 모드시, 내부적으로 생성된 쓰기 데이터나 외부에서 JTAG를 통해서 받아들여진 쓰기 데이터는 테스트 쓰기 동작 동안 테스트 클록 신호 (KSC)의 매 사이클마다 메모리 셀 어레이에 반복적으로 쓰여지고, 그렇게 쓰여진 데이터는 테스트 읽기 동작 동안 테스트 클록 신호 (KSC)의 매 사이클마다 반복적으로 읽혀질 것이다. 외부 클록 신호 (KSC)의 반주기 동안 내부적으로 생성되는 짧은 주기의 테스트 클록 신호에 따라 데이터가 읽혀지고 쓰여지기 때문에, 메모리 셀들은 동일한 테스트 시간 내에서 상대적으로 많은 스트레스를 받게 된다. 다음은 내부에서 생성된 쓰기 데이터를 이용하여 웨이퍼 테스트 동작이 설명될 것이다.
먼저, 반도체 메모리 장치는 웨이퍼 테스트 동작 모드로 진입한다. 이는 JTAG 테스트 로직 회로 (1170)가 테스트 플래그 신호 (SWT)를 하이로 활성화시킴으로써 이루어진다. 이후, 소정의 주기 (예를 들면, 200㎱)를 갖는 외부 클록 신호 (XK)가 하이 레벨로 유지되는 동안, 외부 클록 신호 (XK)보다 훨씬 더 짧은 주기를 갖는 테스트 클록 신호 (KSC)가 생성되며, 테스트 클록 신호 (KSC)에 동기되어 테스트 쓰기 동작이 수행될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
외부 클록 신호 (XK)가 로우 레벨에서 하이 레벨로 천이함에 따라, 클록 버퍼 회로 (1160)는 외부 클록 신호 (XK)에 동기된 테스트 구간 신호 (TEST_MDB)를 활성화시킨다. 테스트 클록 발생 회로 (1180)의 펄스 발생기 (SP1)는 테스트 구간 신호 (TEST_MDB)의 활성화에 따라 액티브 로우 펄스 신호 (KTB_MDR)를 발생한다. 이는 NOR 게이트들 (G2, G3)의 일 입력 신호들 (KSC_OFF)이 로우 레벨이 되게 한다. 따라서 테스트 클록 발생 회로 (1180) 내의 링 발진기가 동작하여 테스트 클록 신호 (KSC)를 생성하기 시작한다.
그렇게 생성되는 테스트 클록 신호 (KSC)는 클록 버퍼 회로 (1160)를 통해 어드레스 버퍼 회로 (1150)에 전달됨과 동시에 테스트 클록 제어 회로 (1190)에 전달된다. 어드레스 버퍼 회로 (1150)는 클록 버퍼 회로 (1160)를 통해 전달되는 클록 신호 (KACB)에 동기되어 외부 어드레스를 받아들여 디코더 회로 (1120)로 전달한다. 테스트 클록 제어 회로 (1190)는 테스트 클록 신호 (KSC)에 응답하여 테스트 데이터 (WBDATA)를 발생한다. 예를 들면, 테스트 클록 제어 회로 (1190)의 세 번째 T 플립플롭 (TFF3)의 출력이 테스트 데이터 (WBDATA)로서 출력되는 경우, 테스트 데이터 (WBDATA)는 "00001111"와 같은 패턴을 갖게 된다. 또는, 테스트 클록 제어 회로 (1190)의 마지막 T 플립플롭 (TFF7)의 출력이 테스트 데이터 (WBDATA)로서 출력되는 경우, 테스트 데이터 (WBDATA)는 "00000000"와 같은 패턴을 갖게 된다. 테스트 데이터의 각 비트 값은 테스트 클록 신호 (KSC)의 한 주기 동안 유지된다.
그렇게 생성되는 테스트 데이터 (WBDATA)는 멀티플렉서 (1200)를 통해 입력레지스터 회로 (1240)로 전달되며, 입력 레지스터 회로 (1240)는 입력된 테스트 데이터를 입력 드라이버 (1250)를 통해 쓰기 드라이버 회로 (1130)로 전달한다. 이후, 어드레스 버퍼 회로 (1150)로부터 출력된 어드레스에 따라 지정되는 메모리 셀 어레이 (1110)의 특정 영역에 테스트 데이터가 잘 알려진 방법으로 쓰여질 것이다. 테스트 클록 신호 (KSC)의 매 사이클마다 특정 영역에 대한 쓰기 동작이 계속해서 수행된다.
이와 동시에, 테스트 클록 제어 회로 (1190)는 테스트 클록 신호 (KSC)가 미리 설정된 사이클 수만큼 생성되었는 지의 여부를 계속해서 감시한다. 만약 테스트 클록 신호 (KSC)가 미리 설정된 사이클 수만큼 생성되면, 테스트 클록 제어 회로 (1190)는 클록 디세이블 신호 (TEST_OFFB)를 로우로 활성화시킨다. 클록 디세이블 신호 (TEST_OFFB)의 하이-로우 천이에 따라 테스트 클록 발생 회로 (1180)의 N1 노드는 NMOS 트랜지스터 (M3)를 통해 접지 전압에 연결된다. 이는 NOR 게이트들 (G2, G3)의 일 입력 신호들이 하이 레벨이 되게 한다. 따라서 테스트 클록 발생 회로 (1180)는 더 이상 테스트 클록 신호 (KSC)를 발생하지 않는다.
이후, 외부 클록 신호 (XK)가 하이 레벨에서 로우 레벨로 천이함에 따라 테스트 구간 신호 (TEST_OFFB)는 하이로 비활성화된다. 테스트 구간 신호 (TEST_OFFB)의 로우-하이 천이에 따라 테스트 클록 발생 회로 (1180) 내의 인버터 (INV2)의 출력은 하이 레벨에서 로우 레벨로 천이한다. 테스트 클록 발생 회로 (1180) 내의 펄스 발생기 (SP2)는 입력 신호의 하이-로우 천이에 응답하여 액티브 로우 펄스 신호를 발생한다. 펄스 발생기 (SP2)로부터 출력되는 액티브 로우 펄스신호는 인버터들 (INV3, INV12, INV13)을 통해 리세트 신호 (Reset)로서 출력되고, 테스트 클록 제어 회로 (1190)는 리세트 신호 (Reset)에 의해서 리세트된다.
앞서 설명된 바와 같이, 외부 클록 신호 (XK)의 하이 구간 동안 테스트 쓰기 동작이 테스트 클록 신호 (KSC)의 사이클 수만큼 반복적으로 수행된다. 외부 클록 신호 (XK)가 로우 레벨이 될 때, 반도체 메모리 장치는 스탠바이 상태가 된다. 외부 클록 신호 (XK)가 다시 하이 레벨이 될 때, 테스트 쓰기 동작 또는 테스트 읽기 동작이 수행될 것이다. 테스트 쓰기 동작은 앞서 설명된 것과 실질적으로 동일하게 수행될 것이다. 반면에, 테스트 읽기 동작은 다음과 같이 수행될 것이다.
외부 클록 신호 (XK)가 다시 로우 레벨에서 하이 레벨로 천이하면, 외부 클록 신호 (XK)보다 훨씬 더 짧은 주기를 갖는 테스트 클록 신호 (KSC)가 생성되고, 테스트 클록 신호 (KSC)에 동기되어 테스트 읽기 동작이 수행될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
도 10b에 도시된 바와 같이, 외부 클록 신호 (XK)가 로우 레벨에서 하이 레벨로 천이하기 이전에, KOD 신호 (또는 프리챠지 신호)는 로우 레벨로 유지된다. 로우 레벨의 KOD 신호에 의해서 비교 회로 (1310) 내의 PMOS 트랜지스터들 (M4, M7, M10)이 턴온됨에 따라 비교 회로 (1310)의 래치들 (LAT1, LAT2, LAT3)은 로우로 초기화된다. 즉, 검출 신호들 (AIO_FLAG, SIO_FLAG)은 모두 하이 레벨이 된다.
그 다음에, 외부 클록 신호 (XK)가 로우 레벨에서 하이 레벨로 천이함에 따라, 클록 버퍼 회로 (1160)는 외부 클록 신호 (XK)에 동기된 테스트 구간 신호 (TEST_MDB)를 활성화시킨다. 테스트 클록 발생 회로 (1180)의 펄스 발생기 (SP1)는테스트 구간 신호 (TEST_MDB)의 활성화에 따라 액티브 로우 펄스 신호 (KTB_MDR)를 발생한다. 이는 NOR 게이트들 (G2, G3)의 일 입력 신호들 (KSC_OFF)이 로우 레벨이 되게 한다. 따라서 테스트 클록 발생 회로 (1180) 내의 링 발진기가 동작하여 테스트 클록 신호 (KSC)를 생성하기 시작한다.
그렇게 생성되는 테스트 클록 신호 (KSC)는 클록 버퍼 회로 (1160)를 통해 어드레스 버퍼 회로 (1150)에 전달됨과 동시에 테스트 클록 제어 회로 (1190)에 전달된다. 어드레스 버퍼 회로 (1150)는 클록 버퍼 회로 (1160)를 통해 전달되는 클록 신호 (KACB)에 동기되어 외부 어드레스를 받아들여 디코더 회로 (1120)로 전달한다. 그 다음에, 감지 증폭기 회로 (1140)는 디코더 회로 (1120)에 의해서 지정된 메모리 셀 어레이 (1110)의 특정 영역으로부터 데이터를 읽고, 그렇게 읽혀진 데이터 비트들은 데이터 라인 드라이버 회로 (1260)를 통해 데이터 라인들 (MDLi) (i=0-8)로 전달된다. 데이터 래치 회로 (1270)는 데이터 라인들 (MDLi) 상의 데이터 비트들을 래치한다.
테스트 읽기 동작 동안, 데이터 래치 회로 (1270) 내에 래치된 데이터 비트들 (MDATAi) (i=0-8)은 비교 회로 (1310)로 전달된다. 비교 회로 (1310)의 제 1 검출기 (1311)는 입력된 데이터 비트들 (MDATAi)이 동일한 값을 갖는 지를 검출한다. 예를 들면, 입력된 데이터 비트들 (MDATAi)이 동일한 값을 가질 때, 제 1 검출기 (1311)는 하이 레벨의 제 1 검출 신호 (AIO_FLAG)를 출력한다. 입력된 데이터 비트들 (MDATAi) 중 적어도 하나가 다른 데이터 비트들과 다른 값을 가질 때, 제 1 검출기 (1311)는 로우 레벨의 제 1 검출 신호 (AIO_FLAG)를 출력한다. 그렇게 출력된제 1 검출 신호 (AIO_FLAG)는 래치 펄스 신호 (KCOND)에 동기되어 D 플립플롭 (DFF2)에 래치된다. 그 다음에, D 플립플롭 (DFF2)에 래치된 제 1 검출 신호 (AIO_FLAG)는 제 3 검출기 (1313)로 전달된다.
여기서, 래치 펄스 신호 (KCOND)는, 도 10b에 도시된 바와 같이, 테스트 클록 신호 (KSC)의 매 사이클마다 특정 데이터 라인 (MDL) 상의 신호 천이에 동기되어 생성된다.
이와 동시에, D 플립플롭 (DFF3)은 래치 펄스 신호 (KCOND)에 동기되며, 입력된 데이터 비트들 (MDATAi) 중 특정 데이터 라인에 대응하는 데이터 비트 (MDATA0)를 래치한다. 그렇게 래치된 데이터 비트 (MDATA0)는 인버터 (INV38)를 통해 그리고 직접 제 2 검출기 (1312)로 전달된다. 제 2 검출기 (1312)는 입력된 신호들 (MDATA0A, /MDATA0A)에 응답하여, 상기 특정 데이터 라인의 데이터 비트 (MDATA0)가 테스트 클록 신호 (KSC)의 이전 사이클에서 액세스된 것과 동일한 값을 갖는 지를 검출한다. 예를 들면, 이전 사이클에서 액세스된 데이터 비트 (MDATA0)가 "0"이고 다음 사이클에서 액세스된 데이터 비트 (MDATA0)가 "0" 또는 "1"이라고 가정하자.
이러한 가정에 따르면, 이전 사이클에서 액세스된 데이터 비트 (MDATA0)가 "0"이기 때문에, NAND 게이트 (G8)의 일 입력은 로우 레벨이 되고 그것의 다른 입력은 하이 레벨이 된다. 따라서 제 2 검출 신호 (SIO_FLAG)는 계속해서 하이 레벨로 유지된다. 다음 사이클에서 액세스된 데이터 비트 (MDATA0)가 "0"이면, 제 2 검출 신호 (SIO_FLAG)의 입력 신호들은 이전 로직 상태들을 유지한다. 즉, 다음 사이클에서 액세스된 데이터 비트 (MDATA0)가 "0"인 경우, 제 2 검출 신호 (SIO_FLAG)는 계속해서 하이 레벨로 유지된다. 만약 다음 사이클에서 액세스된 데이터 비트 (MDATA0)가 "1"이면, 제 2 검출 신호 (SIO_FLAG)의 입력 신호들은 모두 하이 레벨이 된다. 따라서 제 2 검출 신호 (SIO_FLAG)는 하이 레벨에서 로우 레벨로 천이한다.
제 1 검출기 (1311)에 의해서 검출된 결과와 제 2 검출기 (1312)에 의해서 검출된 결과는 제 3 검출기 (1313)에 동시에 제공된다. 제 3 검출기 (1313)는 입력된 신호들 (AIO_FLAG, SIO_FLAG) 중 적어도 하나가 로우 레벨을 갖는 지의 여부를 검출한다. 입력 신호가 로우 레벨을 갖는다는 것은 현재 액세스된 메모리 셀들에 결함이 있음을 의미한다. 앞서 설명된 과정 즉, 감지 및 검출 과정은 테스트 클록 신호 (KSC)의 매 사이클마다 반복적으로 수행될 것이다. 결과적으로, 제 3 검출기 (1313)에는 테스트 구간 신호 (TEST_MDB)의 활성화 구간 동안 또는 외부 클록 신호 (XK)의 하이 구간 동안 반복적으로 수행되는 테스트 읽기 동작들의 최종 결과가 임시적으로 저장된다.
도 10b에 도시된 바와 같이, 외부 클록 신호 (XK)가 로우 레벨에서 하이 레벨로 천이할 때, 제 1 래치 펄스 발생 회로 (1290)로부터 제 1 래치 펄스 신호 (KDO1)가 생성된다. 이는 D 플립플롭 (DFF5)이 특정 데이터 라인의 데이터 비트 (예를 들면, MDATA0)를 래치하게 한다. 여기서, D 플립플롭 (DFF5)에 래치되는 데이터 비트는 테스트 클록 신호 (XK)의 이전 사이클에서 마지막으로 액세스된 데이터 비트이다. 제 1 래치 펄스 신호 (KDO1)가 생성될 때, 출력 래치 회로 (1314)는, 제2 래치 펄스 신호 (KDO2)에 동기되어 동작하는, D 플립플롭 (DFF3)의 출력을 래치한다. 좀 더 구체적으로 설명하면 다음과 같다.
외부 클록 신호 (XK)의 (n-1)번째 사이클에서 마지막으로 액세스된 데이터 비트는, 외부 클록 신호 (XK)의 n번째 사이클에서 또는 n번째 사이클의 외부 클록 신호 (XK)가 로우-하이 천이를 가질 때, 제 1 래치 펄스 신호 (KDO1)에 동기되어 D 플립플롭 (DFF5)에 래치된다. (n-1)번째 사이클의 테스트 결과로서, D 플립플롭 (DFF4)의 출력은, 외부 클록 신호 (XK)의 n번째 사이클에서 또는 n번째 사이클의 외부 클록 신호 (XK)가 로우-하이 천이를 가질 때, 제 1 래치 펄스 신호 (KDO1)에 동기되어 출력 래치 회로 (1314)를 통해 테스트 데이터 출력 패드 (TDO)로 전달된다. 그리고, 외부 클록 신호 (XK)의 n번째 사이클에서 수행된 테스트 읽기 동작의 결과를 나타내는 COMPARE_FLAG 신호는 n번째 사이클의 외부 클록 신호 (XK)가 하이 레벨에서 로우 레벨로 천이할 때 (또는 제 2 래치 펄스 신호 (KDO2)가 생성될 때) 제 2 래치 펄스 신호 (KDO2)에 동기되어 D 플립플롭 (DFF4)에 래치된다. 외부 클록 신호 (XK)의 (n-1)번째 사이클에서 마지막으로 액세스된 데이터 비트들 중 특정 데이터 라인에 대응하는 데이터 비트로서, D 플립플롭 (DFF5)의 출력은 n번째 사이클의 외부 클록 신호 (XK)가 하이 레벨에서 로우 레벨로 천이할 때 (또는 제 2 래치 펄스 신호 (KDO2)가 생성될 때), 제 2 래치 펄스 신호 (KDO2)에 동기되어 출력 래치 회로 (1314)를 통해 테스트 데이터 출력 패드 (TDO)로 전달된다.
결론적으로, 외부 클록 신호 (XK)의 n번째 사이클에서 제 1 래치 펄스 신호 (KDO1)가 생성될 때, (n-1)번째 사이클에서 수행된 테스트 읽기 동작의 결과(FLAG)가 멀티플렉서 (1315)를 통해 테스트 데이터 출력 패드 (TDO)로 전달된다. 그리고, 외부 클록 신호 (XK)의 n번째 사이클에서 제 2 래치 펄스 신호 (KDO2)가 생성될 때, 외부 클록 신호 (XK)의 (n-1)번째 사이클에서 마지막으로 액세스된 데이터 비트 (MDATA2)가 멀티플렉서 (1315)를 통해 테스트 데이터 출력 패드 (TDO)로 전달된다.
표 1은 외부에서 최종적으로 판단되는 결과를 보여주는 테이블로, 외부 클록 신호의 하이 구간 동안 출력되는 FLAG 값과 외부 클록 신호의 로우 구간 동안 출력되는 MDATA0B 값에 따라 테스트 결과가 판별될 것이다. 예를 들면, FLAG 값이 하이이고 메모리에서 읽혀진 데이터가 예상 데이터와 비교하여 일치할 경우에만 해당 메모리 셀은 양호한 것이다.
앞서 설명된 동작이 수행됨과 동시에, 테스트 클록 제어 회로 (1190)는 테스트 클록 신호 (KSC)가 미리 설정된 사이클 수만큼 생성되었는 지의 여부를 계속해서 판별한다. 만약 테스트 클록 신호 (KSC)가 미리 설정된 사이클 수만큼 생성되면, 테스트 클록 제어 회로 (1190)는 클록 디세이블 신호 (TEST_OFFB)를 로우로 활성화시킨다. 클록 디세이블 신호 (TEST_OFFB)의 하이-로우 천이에 따라 테스트 클록 발생 회로 (1180)의 N1 노드는 NMOS 트랜지스터 (M3)를 통해 접지 전압에 연결된다. 이는 NOR 게이트들 (G2, G3)의 일 입력 신호들이 하이 레벨이 되게 한다. 따라서 테스트 클록 발생 회로 (1180)는 더 이상 테스트 클록 신호 (KSC)를 발생하지 않는다.
이후, 외부 클록 신호 (XK)가 하이 레벨에서 로우 레벨로 천이함에 따라 테스트 구간 신호 (TEST_OFFB)는 하이로 비활성화된다. 테스트 구간 신호 (TEST_OFFB)의 로우-하이 천이에 따라 테스트 클록 발생 회로 (1180) 내의 인버터 (INV2)의 출력은 하이 레벨에서 로우 레벨로 천이한다. 테스트 클록 발생 회로 (1180) 내의 펄스 발생기 (SP2)는 입력 신호의 하이-로우 천이에 응답하여 액티브 로우 펄스 신호를 발생한다. 펄스 발생기 (SP2)로부터 출력되는 액티브 로우 펄스 신호는 인버터들 (INV3, INV12, INV13)을 통해 리세트 신호 (Reset)로서 출력되고, 테스트 클록 제어 회로 (1190)는 리세트 신호 (Reset)에 의해서 리세트된다.
앞서 설명된 바와 같이, 외부 클록 신호 (XK)의 하이 구간 동안 테스트 읽기 동작이 테스트 클록 신호 (KSC)의 사이클 수만큼 반복적으로 수행된다. 외부 클록 신호 (XK)가 로우 레벨이 될 때, 반도체 메모리 장치는 스탠바이 상태가 된다. 외부 클록 신호 (XK)가 다시 하이 레벨이 될 때, 테스트 쓰기 동작 또는 테스트 읽기 동작 수행될 것이다. 테스트 쓰기/읽기 동작은 앞서 설명된 것과 실질적으로 동일하게 수행될 것이다.
본 발명의 실시예에 있어서, 외부 클록 신호 (XK)가 하이 레벨에서 로우 레벨로 천이할 때, 테스트 구간 신호 (TEST_MDB)가 로우 레벨에서 하이 레벨로 천이한다. 이는 펄스 발생기 (SP2)가 동작하게 한다. 결과적으로, 테스트 클록 발생 회로 (1180)의 링 발진기가 동작하지 않음과 동시에 테스트 클록 제어 회로 (1190)가 리세트 신호 (RESET)에 의해서 초기화된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상의 설명에서 알 수 있듯이, 외부 클록 신호 (XK)의 주기보다 훨씬 짧은 주기를 갖는 테스트 클록 신호 (KSC)가 생성되며, 테스트 클록 신호 (KSC)의 주기는 제 1 옵션 회로 (1210)에 프로그램된 데이터에 따라 가변될 수 있다. 이는 테스트 클록 신호를 생성하기 위해서 더미 워드 라인과 더미 비트 라인을 별도로 형성할 필요가 없음을 그리고 테스트 클록 신호의 사이클 수가 제한되지 않음을 의미한다. 테스트 클록 제어 회로 (1190)는 외부로부터 테스트 데이터를 별도로 받아들이지 않고 테스트 클록 신호 (KSC)를 이용하여 내부적으로 테스트 데이터를 생성하며, 그렇게 생성된 데이터는 테스트 클록 신호 (KSC)의 매 사이클마다 메모리 셀 어레이 (1110)에 쓰여진다. 그리고, 하나의 비교 회로를 이용하여 데이터 라인들을 통해 전달되는 데이터 비트들을 한번에 점검할 수 있다.
궁극적으로, 본 발명의 반도체 메모리 장치에 따르면, 외부 클록 신호 (XK)의 반주기 동안 내부적으로 생성되는 테스트 클록 신호를 이용하여 읽기/쓰기 동작을 반복적으로 수행함으로써 테스트 시간이 단축될 수 있다. 테스트 클록 신호의 주기가 외부 클록 신호 (XK)의 주기보다 훨씬 더 짧기 때문에, 반도체 메모리 장치는 비록 외부 테스트 장비가 낮은 주파수의 클록 신호를 공급하더라도 높은 주파수의 내부 테스트 클록 신호에 동기되어 동작한다. 그러한 이유로, 높은 주파수에서 동작할 때 생길 수 있는 문제점을 미리 가려낼 수 있다.

Claims (19)

  1. 데이터 정보를 저장하는 메모리 셀 어레이와;
    테스트 클록 신호에 응답하여 외부 어드레스를 입력하는 어드레스 버퍼 회로와;
    테스트 동작 모드시 외부 클록 신호에 동기된 테스트 구간 신호를 발생하는 수단과;
    상기 테스트 구간 신호에 응답하여 테스트 클록 신호를 발생하는 수단과;
    상기 테스트 클록 신호는 상기 외부 클록 신호의 반주기 동안 상기 외부 클록 신호의 주기보다 더 짧은 주기를 갖도록 생성되며;
    상기 테스트 클록 신호에 응답하여 테스트 데이터를 발생하는 수단과;
    상기 테스트 클록 신호의 매 사이클마다, 상기 입력된 어드레스에 의해서 지정되는, 상기 메모리 셀 어레이의 소정 영역에 상기 테스트 데이터를 기입하는 수단과;
    상기 테스트 클록 신호의 매 사이클마다, 상기 입력된 어드레스에 의해서 지정되는, 상기 메모리 셀 어레이의 소정 영역으로부터 테스트 데이터를 독출하고, 상기 독출된 데이터를 데이터 라인들로 출력하는 수단과; 그리고
    상기 데이터 라인들 상의 데이터 비트들을 받아들이고, 상기 데이터 라인들 상의 데이터 비트들이 서로 동일한 값을 갖는 지의 여부를 판별하는 수단을 포함하며, 상기 데이터 비트들을 받아들이는 수단은 판별 결과로서 플래그 신호를 외부로출력하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 테스트 데이터를 발생하는 수단은 상기 테스트 클록 신호의 사이클 수가 소정의 기준 사이클 수에 도달하였는 지의 여부를 판별하며, 상기 테스트 클록 신호의 사이클 수가 상기 기준 사이클 수에 도달할 때 클록 디세이블 신호를 활성화시키는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 테스트 클록 신호의 생성은 상기 클록 디세이블 신호의 활성화시에 정지되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 테스트 클록 신호를 발생하는 수단은 상기 테스트 구간 신호가 비활성화될 때 리세트 펄스 신호를 발생하고, 상기 테스트 데이터를 발생하는 수단은 상기 리세트 펄스 신호에 의해서 초기화되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 데이터 비트들을 받아들이는 수단은 상기 데이터 라인들 중 어느 하나를 통해 전달되는 데이터 비트가 상기 테스트 클록 신호의 매 사이클마다 동일한값을 갖는 지의 여부를 판별하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 플래그 신호의 로직 상태는 상기 데이터 비트들을 받아들이는 수단의 판별 결과들 모두에 의해서 결정되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 데이터 비트들을 받아들이는 수단은 상기 외부 클록 신호의 (n-1)번째 사이클에서 마지막으로 독출된 데이터 비트들 중 어느 하나를 상기 외부 클록 신호의 n번째 사이클에서 래치하고, 상기 래치된 데이터 비트를 상기 외부 클록 신호의 n번째 사이클에서 외부로 출력하는 반도체 메모리 장치.
  8. 데이터 정보를 저장하는 메모리 셀 어레이와;
    테스트 클록 신호에 응답하여 외부 어드레스를 받아들이는 어드레스 버퍼 회로와;
    웨이퍼 테스트 플래그 신호에 응답하여 동작하며, 외부 클록 신호를 받아들이고 웨이퍼 테스트 동작 모드시 상기 외부 클록 신호에 응답하여 테스트 구간 신호를 발생하는 클록 버퍼 회로와;
    상기 테스트 구간 신호에 응답하여 테스트 클록 신호를 발생하는 테스트 클록 발생 회로와;
    상기 테스트 클록 신호는 상기 외부 클록 신호의 반주기 동안 상기 외부 클록 신호보다 더 짧은 주기를 갖도록 생성되며;
    상기 테스트 클록 신호의 사이클 수가 기준 사이클 수와 동일한 지의 여부를 판별하고, 상기 테스트 클록 발생 회로가 상기 테스트 클록 신호를 발생하는 것을 중지하게 하는 클록 디세이블 신호를 활성화시키는 테스트 클록 제어 회로와;
    상기 테스트 클록 제어 회로는 상기 메모리 셀 어레이에 쓰여질 테스트 데이터를 발생하며;
    상기 테스트 클록 신호의 매 사이클마다 상기 입력된 어드레스에 의해서 지정된 메모리 셀 어레이의 소정 영역에 상기 테스트 데이터를 쓰는 쓰기 회로와;
    상기 테스트 클록 신호의 매 사이클마다 상기 입력된 어드레스에 의해서 지정된 메모리 셀 어레이의 소정 영역으로부터 테스트 데이터를 읽고, 상기 읽혀진 테스트 데이터를 데이터 라인들로 출력하는 읽기 회로와;
    상기 외부 클록 신호에 응답하여 제 1 및 제 2 래치 펄스 신호들을 발생하는 제 1 래치 펄스 발생 회로와;
    상기 데이터 비트들 중 어느 하나 상의 신호에 응답하여 제 3 래치 펄스 신호를 발생하는 제 2 래치 펄스 발생 회로와; 그리고
    상기 제 1 내지 제 3 래치 펄스 신호들에 응답하여 동작하며, 상기 데이터 라인들 상의 데이터 비트들이 서로 동일한 값을 갖는 지의 판별하고, 판별 결과로서 플래그 신호를 외부로 출력하는 비교 회로를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 테스트 클록 발생 회로는 상기 테스트 구간 신호가 비활성화될 때 리세트 펄스 신호를 발생하고; 상기 테스트 클록 제어 회로는 상기 리세트 펄스 신호에 의해서 리세트되는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 비교 회로는 상기 데이터 라인들 중 어느 하나 상의 데이터 비트가 상기 테스트 클록 신호의 매 사이클마다 동일한 값을 갖는 지의 여부를 판별하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 플래그 신호의 로직 상태는 상기 비교 회로의 판별 결과들에 의해서 결정되는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 비교 회로는 상기 외부 클록 신호의 (n-1)번째 사이클에서 마지막으로 독출된 데이터 비트들 중 어느 하나를 상기 외부 클록 신호의 n번째 사이클에서 래치하고, 상기 래치된 데이터 비트를 상기 외부 클록 신호의 n번째 사이클에서 외부로 출력하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    제 1 옵션 회로와 제 2 옵션 회로를 더 포함하고, 상기 제 1 옵션 회로는 상기 테스트 클록 발생 회로로부터 출력되는 테스트 클록 신호의 클록 주기를 변경하기 위한 데이터를 저장하도록 프로그램되고; 상기 제 2 옵션 회로는 상기 테스트 클록 제어 회로에 의해서 판별되는 상기 테스트 클록 신호의 사이클 수를 변경하기 위한 데이터를 저장하도록 프로그램되는 반도체 메모리 장치.
  14. 제 8 항에 있어서,
    상기 비교 회로는
    상기 테스트 클록 신호의 매 사이클마다,
    상기 데이터 라인들 상의 데이터 비트들이 서로 동일한 지의 여부를 검출하고 검출 결과로서 제 1 검출 신호를 출력하는 제 1 검출기와;
    상기 데이터 라인들 중 어느 하나 상의 데이터 비트가 상기 테스트 클록 신호의 매 사이클마다 동일한 값을 갖는 지의 여부를 검출하고 검출 결과로서 제 2 검출 신호를 출력하는 제 2 검출기와;
    상기 제 1 및 제 2 검출 신호들을 받아들이고, 상기 입력된 신호들 중 어느 하나의 신호가 상기 테스트 클록 신호의 매 사이클 마다 상기 메모리 셀 어레이로부터 읽혀진 데이터 비트들이 잘못된 것임을 나타내는 지의 여부를 검출하는 제 3 검출기와; 그리고
    상기 제 1 래치 펄스 신호에 응답하여 상기 제 3 검출기의 출력을 받아들이고, 상기 플래그 신호를 출력하는 출력 회로를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 비교 회로는
    상기 제 1 검출기와 상기 제 2 검출기 사이에 연결되고, 상기 제 3 래치 펄스 신호에 동기되어 상기 제 1 검출 신호를 래치하는 제 1 래치와;
    상기 데이터 라인들 중 어느 하나와 상기 제 2 검출기 사이에 연결되고, 상기 제 3 래치 펄스 신호에 응답하여 상기 어느 하나의 데이터 라인 상의 데이터 비트를 래치하는 제 2 래치와; 그리고
    상기 제 3 검출기와 상기 출력 회로 사이에 연결되며, 상기 제 2 래치 펄스 신호에 응답하여 상기 제 2 검출 신호를 래치하는 제 3 래치를 더 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 비교 회로는 제 4 래치를 더 포함하며, 상기 제 4 래치는 상기 어느 하나의 데이터 라인과 상기 출력 회로 사이에 연결되며, 상기 제 1 래치 펄스 신호에 동기되어 상기 어느 하나의 데이터 라인 상의 데이터를 래치하고; 상기 제 4 래치에 래치되는 데이터 비트는 상기 제 2 래치 펄스 신호의 활성화시 상기 출력 회로를 통해 외부로 출력되는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 4 래치는 상기 외부 클록 신호의 (n-1)번째 사이클에서 마지막으로 독출된 데이터 비트들 중 어느 하나를 상기 외부 클록 신호의 n번째 사이클에서 래치하고, 상기 래치된 데이터 비트를 상기 외부 클록 신호의 n번째 사이클에서 외부로 출력하는 반도체 메모리 장치.
  18. 제 8 항에 있어서,
    상기 웨이퍼 테스트 플래그 신호와 소정의 제어 신호에 응답하여 선택 신호를 발생하는 선택 신호 발생 회로와; 그리고
    상기 테스트 클록 발생 회로로부터 출력되는 테스트 데이터와 외부로부터 공급되는 외부 테스트 데이터를 받아들이고, 상기 선택 신호에 응답하여 입력 데이터 중 하나를 선택하는 멀티플렉서 회로를 더 포함하며, 상기 멀티플렉서 회로에 의해서 선택되는 데이터는 상기 쓰기 회로에 전달되는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제어 신호는 외부로부터 공급되거나 상기 메모리 장치 내에서 생성되는 반도체 메모리 장치.
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