KR20110121378A - 반도체 메모리 장치 및 그 동작방법 - Google Patents

반도체 메모리 장치 및 그 동작방법 Download PDF

Info

Publication number
KR20110121378A
KR20110121378A KR1020100040948A KR20100040948A KR20110121378A KR 20110121378 A KR20110121378 A KR 20110121378A KR 1020100040948 A KR1020100040948 A KR 1020100040948A KR 20100040948 A KR20100040948 A KR 20100040948A KR 20110121378 A KR20110121378 A KR 20110121378A
Authority
KR
South Korea
Prior art keywords
signal
internal
reset signal
test
reset
Prior art date
Application number
KR1020100040948A
Other languages
English (en)
Other versions
KR101156029B1 (ko
Inventor
양선석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100040948A priority Critical patent/KR101156029B1/ko
Priority to US12/831,706 priority patent/US8531200B2/en
Publication of KR20110121378A publication Critical patent/KR20110121378A/ko
Application granted granted Critical
Publication of KR101156029B1 publication Critical patent/KR101156029B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318511—Wafer Test

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 장치의 웨이퍼 테스트 동작에 관한 것으로서, 테스트 인에이블 신호에 대응하는 테스트 진입구간에서 리셋신호 입력패드를 통해 인가되는 신호에 응답하여 내부 동작 신호를 생성하고, 테스트 탈출구간에서 리셋신호 입력패드를 통해 인가되는 신호에 응답하여 내부 리셋 신호를 생성하는 내부 신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그 동작방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 장치의 웨이퍼 테스트 동작에 관한 것이다.
주지된 바와 같이, 디램(DRAM) 등과 같은 반도체 메모리 장치의 제품양산 또는 연구개발 시에는 소정의 테스트과정을 거치게 된다. 이러한 테스트과정으로는 웨이퍼 프로세스공정이나 어셈블리공정 등의 제조과정에서의 결함을 발견해 내어 불량품을 제거해서 양품만을 골라내는 제품 테스트과정과, 제조된 반도체 메모리 장치의 기능이나 성능이 설계 스펙과 일치하는가를 확인하는 검증 테스트과정 등이 있다.
종래에는 반도체 메모리 장치를 제조하게 되면 테스트 과정을 거쳐 해당 반도체 메모리 장치의 모든 셀에 대한 패스(pass)/결함(fail)을 결정하고, 결함으로 결정된 셀 중에서 리페어가능한 셀은 리페어하고 리페어가 불능인 셀은 폐기처리한다.
이와 같은 테스트 과정 중에는 스크리닝 테스트(Screening Test)라는 테스트가 포함되는데, 이는, 반도체 메모리 장치의 웨이퍼(wafer) 레벨에서부터 불량(fail)이 발생한 디램(DRAM)을 조기에 가려내기 위함이다.
일반적으로, 스크리닝 테스트(Screening Test)는 반도체 메모리 장치를 생산하는 과정 중 웨이퍼(wafer) 상태일 때 프로브(probe)를 사용한 프로빙 테스트(probing test)를 수행함으로써 반도체 메모리 장치의 결함(fail)을 발견한다.
또한, 프로빙 테스트(probing test)시에는 웨이퍼(wafer)에 존재하는 다수의 반도체 메모리 장치를 동시에 테스트하게 된다.
그리고, 웨이퍼(wafer)에 존재하는 각각의 반도체 메모리 장치를 테스트하기 위해 필요한 최소한의 입/출력 핀(pin)의 개수를 채널이라고 하는데, 웨이퍼(wafer)에 존재하는 각 반도체 메모리 장치당 채널 수가 늘어나면 그만큼 웨이퍼(wafer) 테스트를 위해 필요한 프로브(probe)의 개수가 증가하여 한 번에 테스트 가능한 반도체 메모리 장치의 개수가 줄어들게 되고, 그에 따라 스크리닝 테스트(Screening Test)를 위해 필요한 시간이 늘어나게 된다.
반면, 웨이퍼(wafer)에 존재하는 각 반도체 메모리 장치당 채널 수가 감소하면 그만큼 웨이퍼(wafer) 테스트를 위해 필요한 프로브(probe)의 개수가 감소하여 한 번에 테스트 가능한 반도체 메모리 장치의 개수가 늘어나게 되고, 그에 따라 스크리닝 테스트(Screening Test)를 위해 필요한 시간이 줄어들게 된다.
따라서, 보다 효율적인 스크리닝 테스트(Screening Test)를 위해서는 웨이퍼(wafer)에 존재하는 각 반도체 메모리 장치당 채널 수를 최소한으로 유지하는 것이 바람직하다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 리셋신호 입력패드의 사용방식을 설명하기 위해 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 장치에서는, 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)를 버퍼링하여 내부 리셋 신호(INT_RESETB)를 생성한다.
즉, 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)는 오직 내부 리셋 신호(INT_RESETB)를 생성하기 위해 사용될 뿐이다.
물론, 반도체 메모리 장치의 일반적인 동작에서는 언제 초기화시켜야 할지 미리 예측하는 것이 불가능하므로 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)가 오직 내부 리셋 신호(INT_RESETB)를 생성하기 위해 사용되어야 한다는 것은 맞다.
하지만, 웨이퍼(wafer) 레벨에서 반도체 메모리 장치를 스크리닝 테스트(Screening Test)할 때에는, 테스트 동작 초기에 반도체 메모리 장치를 한 번 초기화시키면 그 이후에 더 이상 반도체 메모리 장치를 초기화 시킬 필요가 없다.
따라서, 웨이퍼(wafer) 레벨에서 반도체 메모리 장치를 스크리닝 테스트(Screening Test)할 때에는, 내부 리셋 신호(INT_RESETB)가 테스트 동작 초기에만 활성화되어 반도체 메모리 장치를 초기화시키면 그 이후에 더 이상 활성화될 필요가 없이 계속 비활성화 상태를 유지하면 된다.
하지만, 도 1에 도시된 종래기술과 같은 반도체 메모리 장치의 구성에서는 웨이퍼(wafer) 레벨에서 반도체 메모리 장치를 스크리닝 테스트(Screening Test)하게 될 때, 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)를 사용하여 내부 리셋 신호(INT_RESETB)의 논리레벨을 변동시키는 동작이 테스트 동작 초기에만 발생하는데도 불구하고, 그 이후에 까지 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)가 내부 리셋 신호(INT_RESETB)를 생성하는데만 사용하므로 효율적이지 못하다는 문제가 있다.
비록 이와 같은 문제가 반도체 메모리 장치에 구비되는 수많은 신호 입/출력 패드들 중에서 리셋신호 입력패드(RESET PAD) 한 개가 비효율적으로 사용된다는 점에서 큰 손실이 아닌 것으로 오인될 수 있으나, 웨이퍼(wafer) 레벨에서 스크리닝 테스트(Screening Test)할 때 한 번에 테스트 되는 반도체 메모리 장치의 개수가 한 개가 아니라 다수 개라는 것을 유념해보면 결코 작은 손실이 아닌 것을 알 수 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 웨이퍼 레벨에서 반도체 메모리 장치를 테스트할 때 리셋신호 입력패드를 통해 인가되는 신호를 다수의 용도로 사용할 수 있도록 하는 회로 및 방법을 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 테스트 인에이블 신호에 대응하는 테스트 진입구간에서 리셋신호 입력패드를 통해 인가되는 신호에 응답하여 내부 동작 신호를 생성하고, 테스트 탈출구간에서 상기 리셋신호 입력패드를 통해 인가되는 신호에 응답하여 내부 리셋 신호를 생성하는 내부 신호 생성부를 구비하는 반도체 장치를 제공한다.
또한, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 리셋신호 입력패드를 통해 인가되는 신호에 대응하여 내부 리셋 신호를 생성하되, 테스트 인에이블 신호에 응답하여 상기 내부 리셋 신호의 논리레벨을 고정시키기 위한 내부 리셋 신호 생성부; 및 상기 리셋신호 입력패드를 통해 인가되는 신호를 상기 테스트 인에이블 신호에 따라 선택적으로 입력받아 내부 동작 신호를 생성하기 위한 내부 동작 신호 생성부를 구비하는 반도체 장치를 제공한다.
또한, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따른면, 웨이퍼 테스트 동작에 진입한 후 초기 설정된 구간동안 비활성화상태를 유지하는 테스트 인에이블 신호에 응답하여 리셋신호 입력패드를 통해 인가되는 신호를 사용하여 내부 리셋 신호를 생성하는 단계; 및 상기 웨이퍼 테스트 동작에 진입한 상태에서 상기 초기 설정된 구간이후 활성화상태를 유지하는 상기 테스트 인에이블 신호에 응답하여 상기 리셋신호 입력패드를 통해 인가되는 신호를 사용하여 내부 동작 신호를 생성하고, 상기 생성하는 단계를 통해 생성된 상기 내부 리셋 신호의 논리레벨을 고정시키는 단계를 포함하는 반도체 메모리 장치의 동작방법을 제공한다.
전술한 본 발명은 웨이퍼 레벨에서 반도체 메모리 장치를 테스트할 때 리셋신호 입력패드를 통해 인가되는 신호를 시점에 따라 다수의 용도로 사용하도록 제어함으로써 테스트 동작에서 사용되는 반도체 메모리 장치의 채널 수를 최소한으로 유지시키는 효과가 있다.
이로 인해, 웨이퍼 레벨에서 반도체 메모리 장치를 테스트하는데 필요한 시간을 최소한으로 감소시키는 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 리셋신호 입력패드의 사용방식을 설명하기 위해 도시한 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 리셋신호 입력패드의 사용방식을 설명하기 위해 도시한 블록 다이어그램이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도시한 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 리셋신호 입력패드의 사용방식을 설명하기 위해 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)에 대응하여 내부 리셋 신호(INT_RESETB)를 생성하되, 테스트 인에이블 신호(TEST_EN)에 응답하여 내부 리셋 신호(INT_RESETB)의 논리레벨을 고정시키기 위한 내부 리셋 신호 생성부(200), 및 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)를 테스트 인에이블 신호(TEST_EN)에 따라 선택적으로 입력받아 내부 동작 신호(INT_OPSIG)를 생성하기 위한 내부 동작 신호 생성부(220)를 구비한다. 또한, 내부 동작 신호(INT_OPSIG)에 응답하여 설정된 내부 동작을 수행하고, 내부 리셋 신호(INT_RESETB)에 응답하여 동작의 초기화(initial) 유/무가 결정되는 내부회로(240)를 더 구비한다.
여기서, 내부 리셋 신호 생성부(200)는, 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)를 버퍼링하여 버퍼링된 내부 리셋 신호(BUF_RESET)를 생성하기 위한 제1 버퍼링부(202)와, 제1 버퍼링부(202)에서 출력되는 버퍼링된 내부 리셋 신호(BUF_RESET)를 테스트 인에이블 신호(TEST_EN)에 따라 선택적으로 내부회로(240)에 전달하기 위한 선택전달부(204), 및 선택전달부(204)의 출력단과 내부회로(240)의 입력단 사이에 접속되어 내부 리셋 신호(INT_RESETB)의 논리레벨을 래치하기 위한 래치부(206)를 구비한다.
여기서, 선택전달부(204)는, 테스트 인에이블 신호(TEST_EN)의 위상을 반전하여 출력하기 위한 인버터(INT1)와, 테스트 인에이블 신호(TEST_EN)를 부 입력단으로 입력받고 인버터(INT1)의 출력신호를 정 입력단으로 입력받아 제1 버퍼링부(202)에서 출력되는 신호(BUF_RESET)를 선택적으로 내부 리셋 신호(INT_RESETB)로서 출력하기 위한 패스게이트(PG1)을 구비한다.
또한, 래치부(206)는, 선택전달부(204)에서 출력되는 신호(INT_RESET)의 위상을 반전하여 내부 리셋 신호(INT_RESETB)로서 출력하기 위한 제1 인버터(INT2), 제1 인버터(INT2)에서 출력되는 내부 리셋 신호(INT_RESETB)의 위상을 반전하여 제1 인버터(INT2)의 입력단으로 전달(INT_RESET)하기 위한 제2 인버터(IINT3)을 구비한다.
전술한 바와 같은 구성을 갖는 내부 리셋 신호 생성부(200)는, 테스트 인에이블 신호(TEST_EN)가 로직'로우'(Low)로 비활성화되는 구간에서 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)의 논리레벨에 대응하여 내부 리셋 신호(INT_RESETB)의 논리레벨을 결정하는 동작을 수행한다. 반면, 테스트 인에이블 신호(TEST_EN)가 로직'하이'(High)로 활성화되는 구간에서는 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)의 논리레벨과 상관없이 테스트 인에이블 신호(TEST_EN)가 로직'로우'(Low)로 비활성화되었을 때에서 결정된 내부 리셋 신호(BUF_RESETB)의 논리레벨을 유지하는 동작을 수행한다.
그리고, 내부 동작 신호 생성부(220)는, 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)를 테스트 인에이블 신호(TEST_EN)에 따라 선택적으로 버퍼링하기 위한 제2 버퍼링부(222), 및 제2 버퍼링부(222)에서 출력되는 신호(BUF_OPSIG)에 대응하여 내부 동작 신호(INT_OPSIG)를 출력하기 위한 내부 동작 신호 출력부(224)를 구비한다.
전술한 바와 같은 구성을 갖는 내부 동작 신호 생성부(220)는, 테스트 인에이블 신호(TEST_EN)가 로직'하이'(High)로 활성화되는 구간에서 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)를 입력받아 내부 동작 신호(INT_OPSIG)를 생성하는 동작을 수행한다. 반면, 테스트 인에이블 신호(TEST_EN)가 로직'로우'(Low)로 비활성화되는 구간에서는 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)를 아예 입력받지 않음으로써 내부 동작 신호(INT_OPSIG)를 생성하지 않는 동작을 수행한다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 테스트 인에이블 신호(TEST_EN)에 대응하는 테스트 진입구간(T4, T5, T6, T7, T8, T9, T10, T11, T12)에서 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)에 응답하여 내부 동작 신호(INT_OPSIG)를 생성하고, 테스트 탈출구간(T0, T1, T2, T3)에서 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)에 응답하여 내부 리셋 신호(INT_RESETB)를 생성하는 것을 알 수 있다.
구체적으로 살펴보면, 웨이퍼 테스트 동작에 진입(T0)한 후 초기 설정된 구간동안(T0, T1, T2, T3) 테스트 인에이블 신호(TEST_EN)가 로직'로우'(Low)로 비활성화 되어 있는 것을 알 수 있다.
따라서, 초기 설정된 구간동안(T0, T1, T2, T3)에 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)에 대응하여 내부 리셋 신호(INT_RESETB)의 논리레벨이 변동되는 것을 알 수 있다.
이때, 초기 설정된 구간(T0, T1, T2, T3) 중에서 초기 예정된 시간동안(T0, T1)에는 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)가 로직'하이'(High)가 되어 내부 리셋 신호(INT_RESETB)를 로직'로우'(Low)로 활성화시키게 된다. 이후, 초기 설정된 구간(T0, T1, T2, T3) 중에서 초기 예정된 시간(T0, T1)을 제외한 나머지 시간(T2, T3)동안 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)가 로직'로우'(Low)가 되어 내부 리셋 신호(INT_RESETB)를 로직'하이'(High)로 비활성화시키게 된다.
이와 같이 초기 설정된 구간(T0, T1, T2, T3) 중에서 초기 예정된 시간동안(T0, T1) 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)에 대응하여 내부 리셋 신호(INT_RESETB)가 로직'로우'(Low)로 활성화되면, 그에 응답하여 내부회로(240)의 동작이 초기화된다.
이후, 초기 설정된 구간(T0, T1, T2, T3) 중에서 초기 예정된 시간(T0, T1)을 제외한 나머지 시간(T2, T3)동안 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)에 대응하여 내부 리셋 신호(INT_RESETB)가 로직'하이'(High)로 비활성화되면, 그에 응답하여 내부회로(240)의 설정된 동작이 수행된다.
반면, 초기 설정된 구간동안(T0, T1, T2, T3)에 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)에 대응하여 내부 동작 신호(INT_OPSIG)의 값이 디스에이블 상태로 고정되어 변동하지 않는 것을 알 수 있다.
이때, 내부 동작 신호(INT_OPSIG)의 값이 디스에이블 상태라는 것은 특정 논리레벨 - 도면에서는 로직'하이'(High)이지만 로직'로우'(Low)일 수도 있음 - 로 고정되어 내부회로(240)의 설정된 동작에 아무런 관여도 할 수 없는 상태라는 것을 의미한다.
그리고, 초기 설정된 구간(T0, T1, T2, T3)이후의 구간(T4, T5, T6, T7, T8, T9, T10, T11, T12)에서는 테스트 인에이블 신호(TEST_EN)가 로직'하이'(High)로 활성화되는 것을 알 수 있다.
따라서, 초기 설정된 구간(T0, T1, T2, T3)이후의 구간(T4, T5, T6, T7, T8, T9, T10, T11, T12)에서 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)의 논리레벨이 변동하더라도 내부 리셋 신호(INT_RESETB)의 논리레벨이 고정되어 있는 것을 알 수 있다.
이때, 초기 설정된 구간(T0, T1, T2, T3)에서 그 이후의 구간(T4, T5, T6, T7, T8, T9, T10, T11, T12)으로 넘어갈 때 결정된 내부 리셋 신호(BUF_RESETB)의 논리레벨이 초기 설정된 구간이후(T4, T5, T6, T7, T8, T9, T10, T11, T12)에서 그대로 유지된다. 즉, 초기 설정된 구간(T0, T1, T2, T3)에서 그 이후의 구간(T4, T5, T6, T7, T8, T9, T10, T11, T12)으로 넘어갈 때 로직'하이'(High)였던 내부 리셋 신호(INT_RESETB)는 초기 설정된 구간이후(T4, T5, T6, T7, T8, T9, T10, T11, T12)에서 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)의 논리레벨이 변동하는 것과 상관없이 계속 로직'하이'(High)이 되는 것을 알 수 있다.
때문에, 초기 설정된 구간(T0, T1, T2, T3) 중에서 초기 예정된 시간(T0, T1)을 제외한 나머지 시간(T2, T3)동안에서 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)에 대응하여 내부 리셋 신호(INT_RESETB)가 로직'하이'(High)로 비활성화되고 그에 응답하여 내부회로(240)의 설정된 동작이 수행되었던 것처럼, 초기 설정된 구간이후(T4, T5, T6, T7, T8, T9, T10, T11, T12)에서는 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)와 상관없이 로직'하이'(High)로 비활성화된 내부 리셋 신호(INT_RESETB)에 응답하여 내부회로(240)의 설정된 동작이 수행된다.
반면, 초기 설정된 구간(T0, T1, T2, T3)이후의 구간(T4, T5, T6, T7, T8, T9, T10, T11, T12)에서 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)에 대응하여 내부 동작 신호(INT_OPSIG)의 값이 변동하는 것을 알 수 있다.
즉, 초기 설정된 구간(T0, T1, T2, T3)이후의 구간(T4, T5, T6, T7, T8, T9, T10, T11, T12)에서는 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)가 로직'하이'(High)가 되면 그에 대응하여 내부 동작 신호(INT_OPSIG)도 로직'하이'(High)가 되고, 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)가 로직'로우'(Low)이면 그에 대응하여 내부 동작 신호(INT_OPSIG)도 로직'로우'(Low)가 된다.
따라서, 초기 설정된 구간(T0, T1, T2, T3)이후의 구간(T4, T5, T6, T7, T8, T9, T10, T11, T12)에서는 내부 동작 신호(INT_OPSIG)가 내부회로(240)의 설정된 동작에 관여할 수 있게 된다.
도면에서는 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET) 및 클록(CLK)에 응답하여 내부 동작 신호(INT_OPSIG)가 생성되는 동작이 도시되어 있는데, 이는, 도면에서 예시한 내부 동작 신호(INT_OPSIG)가 내부회로(240)에서 어드레스 신호 또는 데이터 신호로 사용된다고 가정하였기 때문이다. 즉, 내부 동작 신호(INT_OPSIG)가 클록(CLK)에 동기화되는 신호라고 가정하였기 때문이며, 본 발명에서는 이와 같이 클록(CLK)에 동기되는 동작이 필수적인 것은 아니다.
참고로, 도면에서와 같이 내부회로(240)에서 어드레스 신호 또는 데이터 신호로 사용된다고 하면, 내부 동작 신호(INT_OPSIG)는 한 개의 비트를 표현할 수 있는 신호이므로 다수의 비트로 이루어진 어드레스 신호 또는 데이터 신호 중 어느 하나의 비트를 표현하기 위한 신호가 될 것이다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 웨이퍼 레벨에서 반도체 메모리 장치를 테스트할 때 리셋신호 입력패드(RESET PAD)를 통해 인가되는 신호(EXT_RESET)를 초기 설정된 구간 동안만 내부 리셋 신호(INT_RESETB)를 생성하기 위해 사용하고, 초기 설정된 구간 이후의 구간에서는 내부 동작 신호(INT_OPSIG)를 생성하기 위해 사용하도록 제어함으로써, 테스트 동작에서 사용되는 반도체 메모리 장치의 채널 수를 최소한으로 유지시키는 것이 가능하다.
이로 인해, 웨이퍼 레벨에서 반도체 메모리 장치를 테스트하는데 필요한 시간을 최소한으로 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
200 : 내부 리셋 신호 생성부 220 : 내부 동작 신호 생성부
240 : 내부회로 202 : 제1 버퍼링부
204 : 선택전달부 206 : 래치부
222 : 제2 버퍼링부 226 : 내부 동작 신호 출력부

Claims (22)

  1. 테스트 인에이블 신호에 대응하는 테스트 진입구간에서 리셋신호 입력패드를 통해 인가되는 신호에 응답하여 내부 동작 신호를 생성하고, 테스트 탈출구간에서 상기 리셋신호 입력패드를 통해 인가되는 신호에 응답하여 내부 리셋 신호를 생성하는 내부 신호 생성부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 테스트 진입구간에서 상기 내부 동작 신호에 응답하여 설정된 내부 동작을 수행하고, 상기 테스트 탈출구간에서 상기 내부 리셋 신호에 응답하여 동작의 초기화 유무가 결정되는 내부회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 테스트 인에이블 신호는,
    웨이퍼 테스트 동작구간에서 초기 설정된 구간동안 비활성화 상태를 유지하여 상기 테스트 탈출구간 동작이 수행될 수 있도록 하고,
    상기 웨이퍼 테스트 동작구간 중 상기 초기 설정된 구간을 제외한 나머지 구간에서 활성화 상태를 유지하여 상기 테스트 진입구간의 동작이 수행될 수 있도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 내부 리셋 신호는,
    상기 테스트 탈출 구간에서 초기 예정된 시간동안 활성화되어 상기 내부회로의 동작을 초기화시키고,
    상기 테스트 탈출 구간에서 상기 초기 예정된 시간을 제외한 나머지 시간동안 비활성화되어 상기 내부회로의 동작을 초기화시키지 않으며,
    상기 테스트 진입 구간에서 비활성화 상태로 고정되어 상기 내부회로의 동작을 초기화시키지 않는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 내부 동작 신호는,
    상기 테스트 탈출 구간에서 그 값이 디스에이블 상태로 고정되어 있어 상기 내부회로의 설정된 동작에 관여하지 못하며,
    상기 테스트 진입 구간에서 상기 리셋신호 입력패드를 통해 인가되는 신호에 따라 그 값이 변동하여 상기 내부회로의 설정된 동작에 관여하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 내부 동작 신호는 다수의 비트로 이루어진 어드레스 신호 중 어느 한 비트인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 내부 동작 신호는 다수의 비트로 이루어진 데이터 신호 중 어느 한 비트인 것을 특징으로 하는 반도체 메모리 장치.
  8. 리셋신호 입력패드를 통해 인가되는 신호에 대응하여 내부 리셋 신호를 생성하되, 테스트 인에이블 신호에 응답하여 상기 내부 리셋 신호의 논리레벨을 고정시키기 위한 내부 리셋 신호 생성부; 및
    상기 리셋신호 입력패드를 통해 인가되는 신호를 상기 테스트 인에이블 신호에 따라 선택적으로 입력받아 내부 동작 신호를 생성하기 위한 내부 동작 신호 생성부
    를 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 내부 동작 신호에 응답하여 설정된 내부 동작을 수행하고, 상기 내부 리셋 신호에 응답하여 동작의 초기화 유무가 결정되는 내부회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 내부 리셋 신호 생성부는,
    상기 테스트 인에이블 신호가 비활성화되는 구간에서 상기 리셋신호 입력패드를 통해 인가되는 신호의 논리레벨에 대응하여 상기 내부 리셋 신호의 논리레벨을 결정하고,
    상기 테스트 인에이블 신호가 활성화되는 구간에서 상기 리셋신호 입력패드를 통해 인가되는 신호와 상관없이 상기 테스트 인에이블 신호의 비활성화구간에서 결정된 상기 내부 리셋 신호의 논리레벨을 유지하는 것을 특징으로 하는 반도체 메모리 장치.

  11. 제10항에 있어서,
    상기 내부 동작 신호 생성부는,
    상기 테스트 인에이블 신호가 활성화되는 구간에서 상기 리셋신호 입력패드를 통해 인가되는 신호를 입력받아 상기 내부 동작 신호를 생성하고,
    상기 테스트 인에이블 신호가 비활성화되는 구간에서 상기 리셋신호 입력패드를 통해 인가되는 신호를 입력받지 않음으로써 상기 내부 동작 신호를 생성하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 내부 리셋 신호 생성부는,
    상기 리셋신호 입력패드를 통해 인가되는 신호를 버퍼링하여 상기 내부 리셋 신호를 생성하기 위한 제1 버퍼링부;
    상기 제1 버퍼링부에서 출력되는 상기 내부 리셋 신호를 상기 테스트 인에이블 신호에 따라 선택적으로 상기 내부회로에 전달하기 위한 선택전달부; 및
    상기 선택전달부의 출력단과 상기 내부회로의 입력단 사이에 접속되어 상기 내부 리셋 신호의 논리레벨을 래치하기 위한 래치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 내부 동작 신호 생성부는,
    상기 리셋신호 입력패드를 통해 인가되는 신호를 상기 테스트 인에이블 신호에 따라 선택적으로 버퍼링하기 위한 제2 버퍼링부; 및
    상기 제2 버퍼링부에서 출력되는 신호에 대응하여 상기 내부 동작 신호를 출력하기 위한 내부 동작 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항 또는 제13항에 있어서,
    상기 테스트 인에이블 신호는,
    웨이퍼 테스트 동작구간에서 초기 설정된 구간동안 비활성화 상태를 유지하고,
    상기 웨이퍼 테스트 동작구간 중 상기 초기 설정된 구간을 제외한 나머지 구간에서 활성화 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 내부 리셋 신호는,
    상기 테스트 인에이블 신호의 비활성화 구간에서 초기 예정된 시간동안 활성화되어 상기 내부회로의 동작을 초기화시키고,
    상기 테스트 인에이블 신호의 비활성화 구간에서 상기 초기 예정된 시간을 제외한 나머지 시간동안 비활성화되어 상기 내부회로의 동작을 초기화시키지 않으며,
    상기 테스트 인에이블 신호의 활성화 구간에서 비활성화 상태로 고정되어 상기 내부회로의 동작을 초기화시키지 않는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 내부 동작 신호는,
    상기 테스트 인에이블 신호의 비활성화구간에서 그 값이 디스에이블 상태로 고정되어 있어 상기 내부회로의 설정된 동작에 관여하지 못하며,
    상기 테스트 인에이블 신호의 활성화구간에서 상기 리셋신호 입력패드를 통해 인가되는 신호에 따라 그 값이 변동하여 상기 내부회로의 설정된 동작에 관여하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 내부 동작 신호는 다수의 비트로 이루어진 어드레스 신호 중 어느 한 비트인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서,
    상기 내부 동작 신호는 다수의 비트로 이루어진 데이터 신호 중 어느 한 비트인 것을 특징으로 하는 반도체 메모리 장치.
  19. 웨이퍼 테스트 동작에 진입한 후 초기 설정된 구간동안 비활성화상태를 유지하는 테스트 인에이블 신호에 응답하여 리셋신호 입력패드를 통해 인가되는 신호를 사용하여 내부 리셋 신호를 생성하는 단계; 및
    상기 웨이퍼 테스트 동작에 진입한 상태에서 상기 초기 설정된 구간이후 활성화상태를 유지하는 상기 테스트 인에이블 신호에 응답하여 상기 리셋신호 입력패드를 통해 인가되는 신호를 사용하여 내부 동작 신호를 생성하고, 상기 생성하는 단계를 통해 생성된 상기 내부 리셋 신호의 논리레벨을 고정시키는 단계
    를 포함하는 반도체 메모리 장치의 동작방법.
  20. 제19항에 있어서,
    상기 생성하는 단계는,
    웨이퍼 테스트 동작에 진입한 후 초기 설정된 구간동안 테스트 인에이블 신호가 비활성화 되어 있는 단계; 및
    상기 초기 설정된 구간동안 리셋신호 입력패드를 통해 인가되는 신호에 대응하여 내부 리셋 신호의 논리레벨을 변동하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  21. 제20항에 있어서,
    상기 고정시키는 단계는,
    상기 웨이퍼 테스트 동작에 진입한 상태에서 상기 초기 설정된 구간이후 상기 테스트 인에이블 신호가 활성화되는 단계;
    상기 초기 설정된 구간이후 상기 리셋신호 입력패드를 통해 인가되는 신호에 대응하여 내부 동작 신호를 생성하는 단계; 및
    상기 초기 설정된 구간에서 결정된 상기 내부 리셋 신호의 논리레벨을 상기 초기 설정된 구간이후에서 그대로 유지시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  22. 제21항에 있어서,
    상기 내부 리셋 신호의 논리레벨을 변동하는 단계는,
    상기 초기 설정된 구간에서 초기 예정된 시간동안 상기 내부 리셋 신호를 활성화시키는 단계; 및
    상기 초기 설정된 구간에서 상기 초기 예정된 시간을 제외한 나머지 시간동안 상기 내부 리셋 신호를 비활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
KR1020100040948A 2010-04-30 2010-04-30 반도체 메모리 장치 및 그 동작방법 KR101156029B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100040948A KR101156029B1 (ko) 2010-04-30 2010-04-30 반도체 메모리 장치 및 그 동작방법
US12/831,706 US8531200B2 (en) 2010-04-30 2010-07-07 Semiconductor device for performing test operation and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100040948A KR101156029B1 (ko) 2010-04-30 2010-04-30 반도체 메모리 장치 및 그 동작방법

Publications (2)

Publication Number Publication Date
KR20110121378A true KR20110121378A (ko) 2011-11-07
KR101156029B1 KR101156029B1 (ko) 2012-06-18

Family

ID=44857759

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100040948A KR101156029B1 (ko) 2010-04-30 2010-04-30 반도체 메모리 장치 및 그 동작방법

Country Status (2)

Country Link
US (1) US8531200B2 (ko)
KR (1) KR101156029B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140002926A (ko) * 2012-06-28 2014-01-09 에스케이하이닉스 주식회사 집적회로 칩 및 메모리 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114280464B (zh) * 2022-01-04 2023-10-13 上海南芯半导体科技股份有限公司 一种用于pad测试点的测试电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5107208A (en) * 1989-12-19 1992-04-21 North American Philips Corporation System for partitioning and testing submodule circuits of an integrated circuit
US5261076A (en) * 1989-12-20 1993-11-09 Samsung Semiconductor Inc. Method for programming a pin compatible memory device by maintaining a reset clock signal longer than a regular reset duration
US5260950A (en) * 1991-09-17 1993-11-09 Ncr Corporation Boundary-scan input circuit for a reset pin
FR2753274B1 (fr) * 1996-09-10 1998-11-27 Sgs Thomson Microelectronics Circuit comprenant des moyens de test structurel sans plot de test dedie au test
JP2003185706A (ja) * 2001-12-18 2003-07-03 Sony Corp テストモード設定回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140002926A (ko) * 2012-06-28 2014-01-09 에스케이하이닉스 주식회사 집적회로 칩 및 메모리 장치

Also Published As

Publication number Publication date
KR101156029B1 (ko) 2012-06-18
US8531200B2 (en) 2013-09-10
US20110267091A1 (en) 2011-11-03

Similar Documents

Publication Publication Date Title
KR100628385B1 (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법
KR100432886B1 (ko) 높은 주파수의 웨이퍼 테스트 동작을 수행하는 반도체메모리 장치
JP2009289374A (ja) 半導体記憶装置、及び該半導体記憶装置のテスト方法
JP2011107132A (ja) Ｂｏｔ装置及びこれを含むテストシステム
US11293980B2 (en) Customer-transparent logic redundancy for improved yield
KR100715953B1 (ko) 동기형 반도체 장치 및 시험 시스템
US9728273B2 (en) Embedded memory testing using back-to-back write/read operations
US20150058685A1 (en) Method and system of testing semiconductor memory
KR20160121270A (ko) 반도체 장치 및 그 테스트 방법
KR101156029B1 (ko) 반도체 메모리 장치 및 그 동작방법
US7868647B2 (en) Semiconductor device
KR20170021640A (ko) 테스트 장치 및 이를 포함하는 테스트 시스템
JP2017199445A (ja) メモリテストシステム及び半導体装置、並びにメモリテスト方法
KR20160117857A (ko) 반도체장치 및 반도체시스템
US20080094932A1 (en) Semiconductor memory device and methods thereof
JP2009301676A (ja) 半導体装置
KR20140075347A (ko) 반도체 장치
JP2006058152A (ja) 半導体装置の試験方法及び半導体装置の試験回路
KR20150078012A (ko) 반도체 메모리 장치 및 이를 이용한 테스트 방법
US8819509B2 (en) Integrated circuit, test circuit, and method of testing
US9239354B2 (en) Pin removal mode signal generation circuit and semiconductor apparatus including the same
JP2010002345A (ja) Ａｃテスト容易化回路およびａｃテスト方法
JP7057660B2 (ja) 半導体集積回路
JP2021148628A (ja) 半導体装置
KR20160029933A (ko) 반도체 장치 및 이를 위한 테스트 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment
LAPS Lapse due to unpaid annual fee