JP2003185706A - テストモード設定回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の試験に要するコストを低減する
ことができるテストモード設定回路を提供する。 【解決手段】 テストモード設定回路２は、半導体装置
１が通常の動作を行なうために必用なデータ信号ＩＮＰ
ＵＴ０、ＩＮＰＵＴ１、ＩＮＰＵＴ２を入力するための
３つの入力端子１０、１２、１４と、半導体装置１にリ
セット動作を実行させるリセット信号ＲＥＳＥＴを入力
するためのリセット端子１６と、試験動作の開始を指示
するテスト信号ＴＥＳＴを入力するためのテスト端子１
８と、ラッチ回路２０と、デコーダ２８とを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、試験動作を行なう
ように構成された半導体装置に設けられたテストモード
設定回路に関する。

【０００２】

【従来の技術】図５はＬＳＩなどの半導体装置に設けら
れてテストモードを設定するテストモード設定回路の第
１の従来例を示すブロック図である。図５に示すよう
に、半導体装置１００の内部には内部回路１１０と、テ
ストモード設定回路としてのマイコン通信可能なデコー
ド回路１２０とを備えている。前記内部回路１１０はテ
ストモードを指定するテストモード信号が入力されるこ
とにより試験動作を実行するように構成されている。前
記デコード回路１２０は、半導体装置１００の外部のマ
イコンから入力される信号に基づいてデコードを行なう
ことにより前記テストモード信号を生成するように構成
されている。このようなテストモード設定回路では、図
６（Ａ）乃至（Ｃ）に示すように、テストを指示するた
めのテスト信号ＴＥＳＴ、内部回路のリセットを指示す
るためのリセット信号ＲＥＳＥＴ、テストモードの種類
を設定するためのモード設定データをマイコンからデコ
ード回路１２０に入力することで、図６（Ｄ）に示すテ
ストモード信号を生成する。

【０００３】また、特開平３―５３３４２号公報には、
半導体装置に試験を行なわせるために必要なテスト端子
の削減を目的として、リセット端子と通常のデータを入
力するための入力端子を利用して通常の動作状態からテ
ストモードに移行させるテストモード設定回路が提案さ
れている。図７はこの従来回路の構成を示すブロック
図、図８は図７の回路の動作を示すタイミングチャート
である。図７に示すように、テストモード設定回路２０
０は、制御信号であるチップセレクト信号ＣＳ、リード
信号ＲＤ、ライト信号ＷＲのＮＯＲをとるゲート２１０
と、リセット信号ＲＥＳＥＴによって活性化されゲート
２１０の出力信号Ａをカウントするバイナリカウンタ２
１２と、バイナリカウンタ２１２の出力信号Ｂ、Ｃをデ
コードするデコーダ２１４とを備えている。

【０００４】すなわち、このテストモード設定回路２０
０は、リセット信号ＲＥＳＥＴをイネーブル信号として
使い、リセット信号ＲＥＳＥＴが「Ｌ」のときにバイナ
リカウンタ２１２で信号Ａの入力回数を数え、その出力
信号Ｂ、Ｃをデコーダ２１４でデコードすることにより
複数のテストモード１乃至３を出力することでテストモ
ードを設定している。図８（Ａ）乃至（Ｇ）に示すよう
に、まず、リセット信号ＲＥＳＥＴが「Ｌ」となり内部
回路がリセットされると同時にバイナリカウンタ２１２
が活性化され、チップセレクト信号ＣＳ、リード信号Ｒ
Ｄ、ライト信号ＷＲの３つの信号を入力するＮＯＲゲー
トの出力信号の入力回数がカウントされる。この入力回
数により、デコーダ２１４から各テストモード１乃至３
が出力される。これにより、内部回路が選択的にリセッ
トされ、次いで、このリセット状態から解除されて所定
のテストモードに移行することになる。

【０００５】

【発明が解決しようとする課題】上述した前者の従来回
路においては、テストモードの種類を設定するためのモ
ード設定データのパターン、すなわち通信すべきデータ
量が多くならざるを得ないために通信時間がかかるた
め、テストモードへの移行速度が遅く、かつ、テストモ
ード設定回路の構成が複雑になる。このため、試験に要
するコストが上昇する問題がある。また、後者の従来回
路においては、リセット信号をモード設定の制御信号と
して使用しているため、テストモードへの移行に際して
必ずリセット信号による内部回路のリセットが行なわれ
るなどテストモードの動作に制限があった。本発明は、
このような実状に鑑みてなされたものであり、半導体装
置の試験に要するコストを低減することができるテスト
モード設定回路を提供することを目的とする。また、本
発明の目的は半導体装置の試験を行なう際のテストモー
ドの動作に制限がないテストモード設定回路を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】前記目的を達成するため
本発明は、試験動作の種類を指定するテストモード信号
に対応する試験動作を実行するように構成された半導体
装置に設けられ、前記テストモード信号を出力するテス
トモード設定回路であって、前記半導体装置に設けられ
該半導体装置にデータ信号を入力するための複数の入力
端子と、前記半導体装置に設けられ該半導体装置にリセ
ット信号を入力するためのリセット端子と、試験動作を
指示するテスト信号を入力するためのテスト端子と、前
記テスト信号が能動状態に設定された状態で前記リセッ
ト信号が能動状態から非能動状態に遷移されたときに、
前記各入力端子に入力されている信号レベルの組み合わ
せに対応した前記テストモード信号を出力する信号生成
手段とを備えることを特徴とする。そのため、本発明の
テストモード設定回路によれば、テスト信号が能動状態
に設定された状態で前記リセット信号が非能動状態に遷
移されたときに、前記各入力端子に入力されている信号
レベルの組み合わせに対応したテストモード信号が信号
生成手段によって生成される。

【０００７】また、本発明は、試験動作の種類を指定す
るテストモード信号に対応する試験動作を実行するよう
に構成された半導体装置に設けられ、前記テストモード
信号を出力するテストモード設定回路であって、前記半
導体装置に設けられ該半導体装置にデータ信号を入力す
るための複数の入力端子と、前記半導体装置に設けられ
該半導体装置にリセット信号を入力するためのリセット
端子と、試験動作を指示するテスト信号を入力するため
のテスト端子と、前記リセット信号が非能動状態に設定
された状態で前記テスト信号が非能動状態から能動状態
に遷移されたときに、前記各入力端子に入力されている
信号レベルの組み合わせに対応した前記テストモード信
号を出力する信号生成手段とを備えることを特徴とす
る。そのため、本発明のテストモード設定回路によれ
ば、リセット信号が非能動状態に設定された状態でテス
ト信号が能動状態に遷移されたときに、各入力端子に入
力されている信号レベルの組み合わせに対応したテスト
モード信号が信号生成手段によって生成される。

【０００８】

【発明の実施の形態】以下、本発明によるテストモード
設定回路の実施の形態を図面に基づいて詳細に説明す
る。図１は、本発明の第１の実施の形態におけるテスト
モード設定回路を備えた半導体装置の構成を示すブロッ
ク図である。半導体装置１は、テストモード設定回路２
および不図示の内部回路を備えて構成されている。

【０００９】前記テストモード設定回路２は、前記半導
体装置１が通常の動作を行なうために必用なデータ信号
ＩＮＰＵＴ０、ＩＮＰＵＴ１、ＩＮＰＵＴ２を入力する
ための３つの入力端子１０、１２、１４と、前記半導体
装置１にリセット動作を実行させるリセット信号ＲＥＳ
ＥＴを入力するためのリセット端子１６と、試験動作を
指示するテスト信号ＴＥＳＴを入力するためのテスト端
子１８と、ラッチ回路２０と、デコーダ２８とを備えて
いる。本例では、前記リセット信号ＲＥＳＥＴは負論理
信号であり、「Ｌ」レベルで能動状態、「Ｈ」レベルで
非能動状態となる。また、テスト信号ＴＥＳＴは正論理
信号であり「Ｈ」レベルで能動状態、「Ｌ」レベルで非
能動状態となる。

【００１０】前記ラッチ回路２０は、３つのラッチ２
２、２４、２６によって構成されている。各ラッチ２
２、２４、２６は、ラッチデータを入力する入力端子Ｄ
と、該入力端子Ｄに入力されたラッチデータの決定を行
なう制御信号を入力する制御端子Ｇと、出力端子Ｑと、
ラッチデータをクリアするクリア信号を入力するクリア
端子ＣＬとを有して構成されている。前記各ラッチ２
２、２４、２６の入力端子Ｄは、それぞれ前記入力端子
１０、１２、１４に接続されている。前記各ラッチ２
２、２４、２６の制御端子Ｇは、前記リセット端子１６
に共通接続されている。

【００１１】前記各ラッチ２２、２４、２６の出力端子
Ｑは、それぞれ前記デコーダ２８の入力端子に接続さ
れ、ラッチデータＱ０、Ｑ１、Ｑ２を前記デコーダ２８
の各入力端子に入力するように構成されている。前記各
ラッチ２２、２４、２６のクリア端子ＣＬは、前記テス
ト端子１８に共通接続されている。したがって、前記ラ
ッチ２２、２４、２６は、前記各入力端子１０、１２、
１４に入力された入力信号をラッチデータとし、前記制
御端子Ｇに入力されるリセット信号ＲＥＳＥＴが「Ｌ」
レベルになったときに入力端子の信号をそのまま出力
し、リセット信号ＲＥＳＥＴが「Ｈ」レベルになったと
きに値が確定し出力端子Ｑにラッチしたデータを出力す
る、すなわち出力値を固定するように構成されている。
また、前記ラッチ２２、２４、２６は、クリア端子ＣＬ
に入力される前記テスト信号ＴＥＳＴが「Ｌ」レベルと
なったときにリセットされるように構成されている。

【００１２】前記デコーダ２８は、３ビット入力のデコ
ーダであり、前記ラッチ回路２０から入力されるラッチ
データＱ０、Ｑ１、Ｑ２に基づいてテストモード信号Ｔ
Ｍ１乃至ＴＭｎ（本例ではｎ＝７）を前記内部回路へ出
力するように構成されている。なお、ラッチデータＱ
０、Ｑ１、Ｑ２がすべて「Ｌ」レベルであった場合には
テストモード信号の出力がなされないように構成されて
いる。本実施の形態においては、ラッチ回路２０とデコ
ーダ２８によって特許請求の範囲の信号生成手段が構成
されている。

【００１３】前記内部回路は前記テストモード信号ＴＭ
１乃至ＴＭｎによって指定されるテストモードに対応す
る所定の試験動作を実行するように構成されている。前
記内部回路は、入力端子１０、１２、１４に入力される
データ信号ＩＮＰＵＴ０、ＩＮＰＵＴ１、ＩＮＰＵＴ２
に基づいて所定の動作を行なうとともに、リセット端子
１６に入力されるリセット信号ＲＥＳＥＴに基づいてリ
セット動作を行なうように構成されている。

【００１４】次に、図１および図２のタイミングチャー
トを参照して上述のように構成されたテストモード設定
回路２によって半導体装置１に対してテストモード信号
の入力がなされる際の動作について説明する。図２
（Ａ）乃至（Ｅ）に示すように、初期状態（時点ｔ０）
において、リセット信号ＲＥＳＥＴ、テスト信号ＴＥＳ
Ｔ、各入力信号ＩＮＰＵＴ０乃至ＩＮＰＵＴ２は全て
「Ｌ」レベルとなっている。これにより、各ラッチ２
２、２４、２６はリセット状態となって出力信号Ｑ０乃
至Ｑ２は「Ｌ」となり、したがってデコーダ２８から出
力される各テストモード信号ＴＭ１乃至ＴＭ７は「Ｌ」
となっている。

【００１５】時点ｔ１においてテスト信号ＴＥＳＴが
「Ｈ」レベルとなると、各ラッチ２２、２４、２６のク
リア状態が解除される。このとき各ラッチ２２、２４、
２６の制御端子Ｇに入力されるリセット信号ＲＥＳＥＴ
は「Ｌ」であるため、各ラッチ２２、２４、２６の出力
端子には入力端子と同じ信号が出力される。続いて時点
ｔ２において入力信号ＩＮＰＵＴ０、ＩＮＰＵＴ２が
「Ｈ」レベルに設定されるが、この時点ｔ２ではリセッ
ト信号ＲＥＳＥＴが「Ｌ」レベルのままであるため、各
ラッチの内部回路はリセット状態のまま動作しておら
ず、入力信号と同じ出力信号が出力されている。時点ｔ
３においてリセット信号ＲＥＳＥＴが「Ｈ」に立ち上が
ると、各ラッチ２２、２４、２６のラッチ動作が行なわ
れ、それぞれラッチ出力Ｑ０が「Ｈ」、Ｑ１が「Ｌ」、
Ｑ２が「Ｈ」と確定する。すなわち、各ラッチの内部回
路のリセットが解除される。したがって、デコーダ２８
は、その３ビットの入力が「１０１」（十進数で５）と
なることでテストモード信号ＴＭ５を「Ｈ」レベルにし
て、すなわちテストモード信号ＴＭ５を生成して前記内
部回路に出力する。この際、他のテストモード信号ＴＭ
１乃至ＴＭ４、ＴＭ６、ＴＭ７は「Ｌ」レベルに維持さ
れている。前記内部回路は、入力されたテストモード信
号ＴＭ５に対応する試験動作を実行する。なお、半導体
装置１を通常の動作状態にする際には、リセット信号Ｒ
ＥＳＥＴを「Ｌ」にするか、テスト信号ＴＥＳＴを
「Ｌ」にすればよい。

【００１６】上述した第１の実施の形態のテストモード
設定回路２によれば、前記テストモード設定回路２によ
れば、前記テスト信号ＴＥＳＴが能動状態（「Ｈ」レベ
ル）に設定された状態で前記リセット信号ＲＥＳＥＴが
非能動状態に遷移された（立ち上げられた）ときに、前
記各入力端子ＩＮＰＵＴ０乃至ＩＮＰＵＴ２に入力され
ている信号レベルの組み合わせに対応したテストモード
信号が前記ラッチ回路２０とデコーダ２８によって構成
された信号生成手段によって生成される。

【００１７】したがって、通常の動作状態からテストモ
ードに移行するために要する時間を短縮することにより
半導体装置の試験に要する試験時間を削減することがで
き測定コストを削減する上で有利である。また、前記信
号生成手段はラッチ回路とデコーダによる簡素な構成で
実現することができるので、回路規模、言いかえればゲ
ート数を削減するとともに半導体装置の製造コストを低
減する上で有利である。また、従来と違ってテストモー
ドを設定するための入力信号を入力する端子として半導
体装置に設けられている通常の入力端子を兼用すること
ができるので、テスト専用端子を設ける場合に比較して
端子数を削減することができる。また、テストモード設
定回路は半導体装置１の種類にかかわらず用いることが
できる。

【００１８】なお、テストモード設定回路２におけるリ
セット信号ＲＥＳＥＴおよびテスト信号ＴＥＳＴを含む
各信号、ラッチ、デコーダの論理を正論理とするか、負
論理とするかは任意である。また、テストモード設定回
路で使用する入力端子の数も任意である。

【００１９】上述した第１の実施の形態のテストモード
設定回路２においては、リセット信号ＲＥＳＥＴを非能
動状態に遷移させることによってテストモードへと移行
されるように構成されている。したがって、テストモー
ド信号ＴＭ１乃至ＴＭｎを出力するに先立って前記リセ
ット信号ＲＥＳＥＴを能動状態（「Ｌ」レベル）に設定
する必要がある。リセット信号ＲＥＳＥＴが能動状態に
設定されると半導体装置１全体（内部回路）が強制的に
リセットされて初期化されてしまう。このため、試験動
作を行なう際の条件が常に初期化直後であるという条件
に限定されることによりテストモードの使い方が制限さ
れてしまう。次に説明する第２の実施の形態のテストモ
ード設定回路ではこのような制限を無くすようにしてい
る。

【００２０】次に第２の実施の形態について説明する。
第２の実施の形態のテストモード設定回路は、リセット
信号が非能動状態に設定された状態でテスト信号が非能
動状態から能動状態に遷移されたときに、各入力端子に
入力されている信号レベルの組み合わせに対応したテス
トモード信号を出力する点が第１の実施の形態と異なっ
ている。図３は、本発明の第２の実施の形態におけるテ
ストモード設定回路を備えた半導体装置の構成を示すブ
ロック図である。なお、図３において、第１の実施の形
態を示す図１と同様の部分には同一の符号を付して説明
する。半導体装置１は、テストモード設定回路２Ａおよ
び不図示の内部回路を備えて構成されている。

【００２１】前記テストモード設定回路２Ａは、前記半
導体装置１が通常の動作を行なうために必用なデータ信
号ＩＮＰＵＴ０、ＩＮＰＵＴ１、ＩＮＰＵＴ２を入力す
るための３つの入力端子１０、１２、１４と、前記半導
体装置１にリセット動作を実行させるリセット信号ＲＥ
ＳＥＴを入力するためのリセット端子１６と、試験動作
を指示するテスト信号ＴＥＳＴを入力するためのテスト
端子１８と、ラッチ回路２０と、デコーダ２８と、テス
ト信号ＴＥＳＴが能動状態から非能動状態に遷移したこ
とを検出して負論理のパルス信号からなる検出信号Ａを
出力するエッジ検出回路３０と、リセット信号ＲＥＳＥ
Ｔと前記検出信号ＡのＡＮＤをとるＡＮＤゲート３２と
を備えている。本例では、前記リセット信号ＲＥＳＥＴ
は負論理信号であり、「Ｌ」レベルで能動状態、「Ｈ」
レベルで非能動状態となる。また、テスト信号ＴＥＳＴ
は正論理信号であり「Ｈ」レベルで能動状態、「Ｌ」レ
ベルで非能動状態となる。

【００２２】前記ラッチ回路２０は、３つのラッチ２
２、２４、２６によって構成されている。各ラッチ２
２、２４、２６は、ラッチデータを入力する入力端子Ｄ
と、該入力端子Ｄに入力されたラッチデータの決定を行
なう制御信号を入力する制御端子Ｇと、出力端子Ｑと、
ラッチデータをクリアするクリア信号を入力するクリア
端子ＣＬとを有して構成されている。前記各ラッチ２
２、２４、２６の入力端子Ｄは、それぞれ前記入力端子
１０、１２、１４に接続されている。

【００２３】前記各ラッチ２２、２４、２６の制御端子
Ｇは、前記ＡＮＤゲート３２の出力端に共通接続されて
いる。前記各ラッチ２２、２４、２６の出力端子Ｑは、
それぞれ前記デコーダ２８の入力端子に接続され、ラッ
チデータＱ０、Ｑ１、Ｑ２を前記デコーダ２８の各入力
端子に入力するように構成されている。前記各ラッチ２
２、２４、２６のクリア端子ＣＬは、前記テスト端子１
８に共通接続されている。したがって、前記ラッチ２
２、２４、２６は、前記各入力端子１０、１２、１４に
入力された入力信号をラッチデータとし、前記制御端子
Ｇに入力される前記ＡＮＤゲート３２の出力信号が
「Ｌ」レベルになったときに入力端子の信号をそのまま
出力し、ＡＮＤゲート３２の出力信号が「Ｈ」レベルに
なったときに値が確定し出力端子Ｑにラッチしたデータ
を出力する、すなわち出力値を固定するように構成され
ている。また、前記ラッチ２２、２４、２６は、クリア
端子ＣＬに入力される前記テスト信号ＴＥＳＴが「Ｌ」
レベルとなったときにリセットされるように構成されて
いる。

【００２４】前記デコーダ２８は、３ビット入力のデコ
ーダであり、前記ラッチ回路２０から入力されるラッチ
データＱ０、Ｑ１、Ｑ２に基づいてテストモード信号Ｔ
Ｍ１乃至ＴＭｎ（本例ではｎ＝７）を前記内部回路へ出
力するように構成されている。なお、ラッチデータＱ
０、Ｑ１、Ｑ２がすべて「Ｌ」レベルであった場合には
テストモード信号の出力がなされないように構成されて
いる。本実施の形態においては、ラッチ回路２０とデコ
ーダ２８とエッジ検出回路３０とＡＮＤゲート３２とに
よって特許請求の範囲の信号生成手段が構成されてい
る。

【００２５】前記内部回路は前記テストモード信号ＴＭ
１乃至ＴＭｎによって指定されるテストモードに対応す
る所定の試験動作を実行するように構成されている。前
記内部回路は、入力端子１０、１２、１４に入力される
データ信号ＩＮＰＵＴ０、ＩＮＰＵＴ１、ＩＮＰＵＴ２
に基づいて所定の動作を行なうとともに、リセット端子
１６に入力されるリセット信号ＲＥＳＥＴに基づいてリ
セット動作を行なうように構成されている。

【００２６】次に、図３および図４のフローチャートを
参照して上述のように構成されたテストモード設定回路
２によって半導体装置１に対してテストモード信号の入
力がなされる際の動作について説明する。図３（Ａ）乃
至（Ｆ）に示すように、初期状態（時点ｔ０）におい
て、リセット信号ＲＥＳＥＴは「Ｈ」、検出信号Ａは
「Ｈ」、テスト信号ＴＥＳＴ、各入力信号ＩＮＰＵＴ０
乃至ＩＮＰＵＴ２は「Ｌ」レベルとなっている。これに
より、各ラッチ２２、２４、２６はリセット状態となっ
て出力信号Ｑ０乃至Ｑ２は「Ｌ」となり、したがってデ
コーダ２８から出力される各テストモード信号ＴＭ１乃
至ＴＭ７は「Ｌ」となっている。時点ｔ１においてテス
ト信号ＴＥＳＴが「Ｈ」レベルに設定されると同時に入
力信号ＩＮＰＵＴ０、ＩＮＰＵＴ２が「Ｈ」レベルに設
定されるが、この時点ｔ１で前記検出信号Ａは「Ｈ」レ
ベル、すなわちＡＮＤゲート３２の出力信号は「Ｌ」レ
ベルのままであるため、各ラッチ２２、２４、２６の出
力端子には入力端子と同じ信号が出力される。

【００２７】時点ｔ２において前記エッジ検出回路３０
から検出信号Ａが出力されることにより、ＡＮＤゲート
３２の出力信号が「Ｈ」に立ち上がると、各ラッチ２
２、２４、２６のラッチ動作が行なわれ、それぞれラッ
チ出力Ｑ０が「Ｈ」、Ｑ１が「Ｌ」、Ｑ２が「Ｈ」と確
定する。すなわち、各ラッチの内部回路のリセットが解
除される。したがって、デコーダ２８は、その３ビット
の入力が「１０１」（十進数で５）となることでテスト
モード信号ＴＭ５を「Ｈ」レベルにして、すなわちテス
トモード信号ＴＭ５を生成して前記内部回路に出力す
る。この際、他のテストモード信号ＴＭ１乃至ＴＭ４、
ＴＭ６、ＴＭ７は「Ｌ」レベルに維持されている。前記
内部回路は、入力されたテストモード信号ＴＭ５に対応
する試験動作を実行する。なお、あるテストモードから
他のテストモードに移行する際には、再度テスト信号Ｔ
ＥＳＴを「Ｌ」レベルに戻してから「Ｈ」レベルに立ち
上げると同時に入力端子１０、１２、１４に入力される
データ信号ＩＮＰＵＴ０、ＩＮＰＵＴ１、ＩＮＰＵＴ２
を入力すればよい。また、半導体装置１を通常の動作状
態にする際には、リセット信号ＲＥＳＥＴを「Ｌ」にす
ればよい。

【００２８】上述した第２の実施の形態のテストモード
設定回路２によれば、前記リセット信号が非能動状態
（「Ｈ」レベル）に設定された状態でテスト信号ＴＥＳ
Ｔが非能動状態から能動状態に遷移されたときに、各入
力端子ＩＮＰＵＴ０乃至ＩＮＰＵＴ２に入力されている
信号レベルの組み合わせに対応したテストモード信号が
前記ラッチ回路２０とデコーダ２８とエッジ検出回路３
０とＡＮＤゲート３２によって構成された信号生成手段
によって生成される。

【００２９】したがって、通常の動作状態からテストモ
ードに移行するために要する時間を短縮することにより
半導体装置の試験に要する試験時間を削減することがで
き測定コストを削減する上で有利である。また、前記信
号生成手段はラッチ回路とデコーダとエッジ検出回路と
ＮＡＮＤゲートによる簡素な構成で実現することができ
るので、回路規模（ゲート数）を削減するとともに半導
体装置の製造コストを低減する上で有利である。また、
従来と違ってテストモードを設定するための入力信号を
入力する端子として半導体装置に設けられている通常の
入力端端子を兼用することができるのでテスト専用端子
を設ける場合に比較して端子数を削減することができ
る。また、テストモード設定回路は半導体装置１の種類
にかかわらず用いることができる。

【００３０】また、第１の実施の形態と異なり、テスト
モード信号ＴＭ１乃至ＴＭｎを出力するに先立って前記
リセット信号ＲＥＳＥＴを能動状態に設定する必要がな
いので、試験動作を行なう際の条件が常に初期化直後で
あるという条件に限定されることがなくテストモードの
動作に制限がない。なお、テストモード設定回路２にお
けるリセット信号ＲＥＳＥＴおよびテスト信号ＴＥＳＴ
を含む各信号、ラッチ、デコーダの論理を正論理とする
か、負論理とするかは任意である。また、テストモード
設定回路で使用する入力端子の数も任意である。

【００３１】

【発明の効果】以上説明したように本発明のテストモー
ド設定回路によれば、半導体装置の試験に要するコスト
を削減することができる。また、半導体装置の試験を行
なう際のテストモードの動作に制限がなく種々の条件で
試験を行なうことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるテストモー
ド設定回路を備えた半導体装置の構成を示すブロック図
である。

【図２】第１の実施の形態のテストモード設定回路の動
作を示すタイミングチャートである。

【図３】本発明の第２の実施の形態におけるテストモー
ド設定回路を備えた半導体装置の構成を示すブロック図
である。

【図４】第２の実施の形態のテストモード設定回路の動
作を示すタイミングチャートである。

【図５】半導体装置に設けられてテストモードを設定す
るテストモード設定回路の第１の従来例を示すブロック
図である。

【図６】図５のテストモード回路の動作を示すタイミン
グチャートである。

【図７】半導体装置に設けられてテストモードを設定す
るテストモード設定回路の第２の従来例を示すブロック
図である。

【図８】図７のテストモード回路の動作を示すタイミン
グチャートである。

【符号の説明】

１……半導体装置、２、２Ａ……テストモード設定回
路、１０、１１、１２……入力端子、１６……リセット
端子、１８……テスト端子、２０……ラッチ回路、２８
……デコーダ、ＴＭ１乃至ＴＭｎ……テストモード信
号、ＲＥＳＥＴ……リセット信号、ＴＥＳＴ……テスト
信号。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 試験動作の種類を指定するテストモード
   信号に対応する試験動作を実行するように構成された半
   導体装置に設けられ、前記テストモード信号を出力する
   テストモード設定回路であって、 前記半導体装置に設けられ該半導体装置にデータ信号を
   入力するための複数の入力端子と、 前記半導体装置に設けられ該半導体装置にリセット信号
   を入力するためのリセット端子と、 試験動作を指示するテスト信号を入力するためのテスト
   端子と、 前記テスト信号が能動状態に設定された状態で前記リセ
   ット信号が能動状態から非能動状態に遷移されたとき
   に、前記各入力端子に入力されている信号レベルの組み
   合わせに対応した前記テストモード信号を出力する信号
   生成手段と、 を備えることを特徴とするテストモード設定回路。
2. 【請求項２】 前記信号生成手段は、前記リセット信号
   とテスト信号とを入力するとともに前記複数の入力端子
   から入力されるデータ信号をラッチするラッチ回路と、
   前記ラッチ回路の出力信号をデコードすることにより前
   記テストモード信号を出力するデコーダとを有し、前記
   信号生成手段によるテストモード設定信号の出力は、前
   記テスト信号が能動状態に設定された状態で前記リセッ
   ト信号が能動状態から非能動状態に遷移されたときに前
   記ラッチ回路がラッチ動作を行なうとともに、前記デコ
   ーダがデコード動作を行なうことよりなされることを特
   徴とする請求項１記載のテストモード設定回路。
3. 【請求項３】 前記ラッチ回路は前記入力端子毎に設け
   られたラッチから構成されていることを特徴とする請求
   項２記載のテストモード設定回路。
4. 【請求項４】 前記複数の入力端子に入力されるデータ
   信号は前記半導体装置が通常の動作を行なうための信号
   であることを特徴とする請求項１記載のテストモード設
   定回路。
5. 【請求項５】 前記リセット端子に入力されるリセット
   信号は前記半導体装置をリセットすることにより該半導
   体装置を初期化するための信号であることを特徴とする
   請求項１記載のテストモード設定回路。
6. 【請求項６】 前記リセット信号の能動状態は「Ｈ」レ
   ベルおよび「Ｌ」レベルの一方であり、前記リセット信
   号の非能動状態は「Ｈ」レベルおよび「Ｌ」レベルの他
   方であることを特徴とする請求項１記載のテストモード
   設定回路。
7. 【請求項７】 前記テスト信号の能動状態は「Ｈ」レベ
   ルおよび「Ｌ」レベルの一方であり、前記テスト信号の
   非能動状態は「Ｈ」レベルおよび「Ｌ」レベルの他方で
   あることを特徴とする請求項１記載のテストモード設定
   回路。
8. 【請求項８】 試験動作の種類を指定するテストモード
   信号に対応する試験動作を実行するように構成された半
   導体装置に設けられ、前記テストモード信号を出力する
   テストモード設定回路であって、 前記半導体装置に設けられ該半導体装置にデータ信号を
   入力するための複数の入力端子と、 前記半導体装置に設けられ該半導体装置にリセット信号
   を入力するためのリセット端子と、 試験動作を指示するテスト信号を入力するためのテスト
   端子と、 前記リセット信号が非能動状態に設定された状態で前記
   テスト信号が非能動状態から能動状態に遷移されたとき
   に、前記各入力端子に入力されている信号レベルの組み
   合わせに対応した前記テストモード信号を出力する信号
   生成手段と、 を備えることを特徴とするテストモード設定回路。
9. 【請求項９】 前記信号生成手段は、前記テスト信号の
   エッジを検出して検出信号を出力するエッジ検出回路
   と、前記検出信号と前記リセット信号を入力するととも
   に前記複数の入力端子から入力されるデータ信号をラッ
   チするラッチ回路と、前記ラッチ回路の出力信号をデコ
   ードすることにより前記テストモード信号を出力するデ
   コーダとを有し、前記信号生成手段によるテストモード
   設定信号の出力は、前記リセット信号が非能動状態に設
   定された状態で前記テスト信号が非能動状態から能動状
   態に遷移されたときに前記検出信号を入力した前記ラッ
   チ回路がラッチ動作を行なうとともに、前記デコーダが
   デコード動作を行なうことよりなされることを特徴とす
   る請求項８記載のテストモード設定回路。
10. 【請求項１０】 前記ラッチ回路は前記入力端子毎に設
    けられたラッチから構成されていることを特徴とする請
    求項９載のテストモード設定回路。
11. 【請求項１１】 前記複数の入力端子に入力されるデー
    タ信号は前記半導体装置が通常の動作を行なうための信
    号であることを特徴とする請求項８記載のテストモード
    設定回路。
12. 【請求項１２】 前記リセット端子に入力されるリセッ
    ト信号は前記半導体装置をリセットすることにより該半
    導体装置を初期化するための信号であることを特徴とす
    る請求項８記載のテストモード設定回路。
13. 【請求項１３】 前記リセット信号の能動状態は「Ｈ」
    レベルおよび「Ｌ」レベルの一方であり、前記リセット
    信号の非能動状態は「Ｈ」レベルおよび「Ｌ」レベルの
    他方であることを特徴とする請求項８載のテストモード
    設定回路。
14. 【請求項１４】 前記テスト信号の能動状態は「Ｈ」レ
    ベルおよび「Ｌ」レベルの一方であり、前記テスト信号
    の非能動状態は「Ｈ」レベルおよび「Ｌ」レベルの他方
    であることを特徴とする請求項８載のテストモード設定
    回路。