JPH1092194A

JPH1092194A - メモリテスト回路

Info

Publication number: JPH1092194A
Application number: JP8245194A
Authority: JP
Inventors: Ichiro Sase; 一郎佐瀬
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-09-17
Filing date: 1996-09-17
Publication date: 1998-04-10
Also published as: WO1998012705A1; KR19990067519A; TW329526B; US6108803A; KR100364830B1

Abstract

(57)【要約】【課題】メモリテスト専用のテスタを用いずにテスト
パターンの容量の縮小が図れるメモリテスト回路の提
供。【解決手段】メモリテスト回路において、メモリ回路
における注目セルのアドレスを順次に指定する第１出力
信号Ｑ₁ を出力する第１カウンタ７２と、１つの注目セ
ルのアドレスが指定される毎に、メモリ回路の各アドレ
スを順次に指定するために用いられる第２出力信号Ｑ₂
を出力する第２カウンタ７４と、制御信号に応じて第２
出力信号Ｑ₂ を第３出力信号Ｑ₃ として出力する出力制
御回路７６と、第１出力信号Ｑ₁ と第３出力信号Ｑ₃ と
に基づいて演算を行って、アドレス信号Ｑ₄ を発生する
演算回路７８とを以って構成されたアドレス信号発生手
段７０を具えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ回路（半
導体記憶素子を内蔵する集積回路）を内蔵したメモリテ
スト回路に関する。

【０００２】

【従来の技術】従来、ＤＲＡＭといったメモリ回路をテ
ストするためのメモリテスト回路においては、メモリの
各ビット（ここではメモリセル）間の相関や、メモリ回
路に内蔵されているデコーダの動きを考慮してメモリテ
ストが行われる。そのため、メモリテストの際には、メ
モリ回路の各メモリセルを特定の順序で次々に指定し
て、各メモリセルをテストする。各メモリセルのアドレ
スを指定するテストパタン（ＴＥＳＴＰＡＴＴＥＲ
Ｎ）には、「チェッカーボード（ＣＨＥＣＫＥＲＢＯＡ
ＲＤ）」、「マーチング（ＭＡＲＣＨＩＮＧ）」および
「ギャロッピング（ＧＡＬＬＯＰＩＮＧ）」をはじめと
する多くの種類がある。

【０００３】

【発明が解決しようとする課題】しかしながら、メモリ
回路が大規模になると、いずれの種類のテストパタンに
おいても、メモリテストに用いられるテストパタンの
数、すなわち、アドレスの指定回数がメモリセルの数の
２乗に比例して増加する。例えば、「ギャロッピング」
におけるテストパタンの場合、メモリセルの数をＮとす
ると、後述する比較例に示すようにテストパタンの数は
３×Ｎ² ×２となる。このため、メモリ回路が大規模に
なると、テストパタンの容量が膨大な量となってしまう
という問題があった。

【０００４】また、テストパタンの容量を縮小するため
には、メモリテストの際に指定するアドレスのデータを
作る演算機能を有するメモリテスト専用のテスタを用い
なければならない。ところが、メモリテスト専用のテス
タを用いるとすると、メモリ回路とロジック回路が１チ
ップ化されたＬＳＩチップをテストする場合に、メモリ
回路をテストするメモリ回路専用のテスタと、ロジック
回路をテストするロジック回路用のテスタとが必要とな
る。このため、メモリ回路とロジック回路とを１チップ
化した場合には、１機種のテスタでは、メモリテストが
できなくなるという問題があった。

【０００５】このため、メモリテスト専用のテスタを用
いずにテストパタンの容量の縮小が図れるメモリテスト
回路の実現が望まれていた。

【０００６】

【課題を解決するための手段】この出願に係る発明のメ
モリテスト回路によれば、アドレス信号、リード信号お
よびライト信号が入力され、このアドレス信号で指定さ
れたメモリセルのデータをリード信号に応じて出力し、
このアドレス信号で指定されたメモリセルにデータをラ
イト信号に応じて入力するメモリ回路を内蔵したメモリ
テスト回路において、第１リセット信号および第１クロ
ック信号が入力され、メモリ回路のメモリセルの中から
注目セルのアドレスを順次に指定する第１出力信号を出
力する第１カウンタと、第２リセット信号および第２ク
ロック信号が入力され、１つの注目セルのアドレスが指
定される毎に、メモリ回路の各メモリセルのアドレスを
順次に指定するために用いられる第２出力信号を出力す
る第２カウンタと、第２出力信号および制御信号が入力
され、この制御信号に応じてこの第２出力信号を第３出
力信号として出力する出力制御回路と、第１出力信号お
よび第３出力信号が入力され、第１出力信号およびこの
出力制御信号に基づいて演算を行って、アドレス信号を
出力する演算回路とを以って構成されたアドレス信号発
生手段を具えてなることを特徴とする。

【０００７】そして、このアドレス発生手段にメモリテ
スト回路の外部から入力される各種の信号はそれぞれ周
期性を有している。このため、アドレス発生手段は、特
定のパターンを繰り返すループ処理によってアドレス信
号を発生させることができる。このようなループ処理を
行わせるための周期性を有する信号は、ロジック用のテ
スタによって発生させることができる。このため、この
発明のメモリテスト回路によれば、メモリテスト専用の
テスタを用いずにテストパタンの容量の縮小を図ること
ができる。

【０００８】また、好ましくは、制御回路は、第２出力
信号を構成する下位側アドレスが入力され、第１ゲート
制御信号に応じて、この下位側アドレスを、第３出力信
号を構成する第１ゲート出力信号として出力する第１ゲ
ート回路と、第２出力信号を構成する上位側アドレスお
よび下位側アドレスが入力され、選択信号に応じて、上
位側アドレスおよび下位側アドレスのうちの一方を選択
出力信号として出力するセレクタと、選択出力信号が入
力され、第２ゲート制御信号に応じて、この選択出力信
号を、第３出力信号を構成する第２ゲート出力信号とし
て出力する第２ゲート回路とを以って構成されていると
良い。

【０００９】ところで、通常のメモリ回路においては、
アドレス信号のうちの下位側アドレスがＸデコーダに入
力され、上位側アドレスがＹデコーダに入力される。こ
れに対して、この制御回路を設ければ、メモリ回路のＸ
デコーダに入力されるデータとＹデコーダに入力される
データとを個別に制御することができる。その結果、テ
ストパタンのメモリセルレイアウト上で対角線方向のメ
モリセルを容易に指定することができる。

【００１０】また、好ましくは、メモリ回路の各メモリ
セルのデータの設定値、および、メモリ回路にエラーが
ない場合のメモリテストの結果、設定値が設定されたメ
モリ回路から出力されるデータである期待値が格納され
たパタン記憶回路と、設定値が設定されたメモリ回路か
らメモリテストの結果、実際に出力される出力データと
期待値とがそれぞれ入力され、比較制御信号に応じて、
この出力データとこの期待値との比較結果を出力する比
較回路とを具えていると良い。

【００１１】このように、設定値と期待値との比較結果
を出力する構成とすれば、比較結果が一致しない場合の
信号のみを検出すれば良いことになる。さらに、メモリ
回路へ入力されるデータとメモリ回路から出力されるデ
ータとが、共通の外部データバスを通らずに、個別の経
路を通るため、セットアップ時間等を低減することがで
きる。その結果、メモリテストの高速化を図ることがで
きる。

【００１２】また、好ましくは、メモリ回路の各メモリ
セルのデータの設定値が入力され、第１レジスタ制御信
号に応じて、この設定値を出力する第１レジスタと、設
定値が入力され、メモリテストの際に、ライト信号がメ
モリ回路の入力されたときに、この設定値をメモリ回路
へ出力するバッファと、メモリ回路にエラーがない場合
にメモリテスト結果、設定値が設定されたメモリ回路か
ら出力されるデータである期待値が入力され、第２レジ
スタ制御信号に応じて、この期待値を出力する第２レジ
スタと、メモリテスト結果設定値が設定されたメモリ回
路から実際に出力される出力データおよび期待値が入力
され、比較制御信号に応じて、この出力データとこの期
待値との比較結果を出力する比較回路とを具えていると
良い。

【００１３】このように、メモリテスト回路の外部から
設定値および期待値を入力することができれば、テスト
パターンが固定されることなく、任意のテストパターン
でメモリテストを行うことができる。

【００１４】

【発明の実施の形態】以下、図面を参照して、この出願
に係る発明のメモリテスト回路の実施の形態について説
明する。尚、参照する図面は、この発明が理解できる程
度の各構成成分の大きさ、形状および配置関係を概略的
に示してあるに過ぎない。従って、この発明は、図示例
にのみ限定されるものではない。

【００１５】（比較例）この発明のメモリテスト回路の
実施例の説明に先立ち、この発明の理解を容易にするた
め、従来のメモリテスト回路の例を比較例として説明す
る。

【００１６】＜構成について＞図８は、比較例のメモリ
テストの説明に供するブロック図である。この比較例の
メモリテスト回路は、メモリ回路１０、内部ロジック制
御回路（内部ロジック回路、ロジック回路とも称する）
１２、第１セレクタ１４、第２セレクタ１６および第３
セレクタ１８を具えている。

【００１７】このメモリ回路１０は、アドレス入力端子
２０、リード信号入力端子２２、ライト信号入力端子２
４およびデータ入出力端子２６を具えている。そして、
このアドレス入力端子２０からは外部のメモリテスト専
用のテスタ（図示せず）よりアドレス信号が入力され
る。また、このリード信号入力端子２２からはメモリ用
リード信号（リード信号）が入力される。また、ライト
信号入力端子２４からはメモリ用ライト信号（ライト信
号）が入力される。

【００１８】そして、このメモリ回路１０は、アドレス
信号で指定されたメモリセルのデータをリード信号に応
じてデータ入出力端子２６から出力する。また、このメ
モリ回路１０は、アドレス信号で指定されたメモリセル
にデータをライト信号に応じてデータ入出力端子２６か
ら入力する。

【００１９】また、内部ロジック回路１２は、通常動作
時にメモリ回路１０を駆動するために設けられている。
また、内部ロジック回路１２は、テスト信号入力端子２
８、アドレス出力端子３０、リード信号出力端子３２、
ライト信号出力端子３４およびデータ端子３６を具えて
いる。

【００２０】この内部ロジック回路１２のアドレス出力
端子３０は、第１のセレクタ１４を介して、メモリ回路
１０のアドレス入力端子２０へ接続される。そして、通
常動作時には、このアドレス出力端子３０から出力され
るアドレス信号によってメモリセルのアドレスが指定さ
れる。

【００２１】また、内部ロジック回路１２のリード信号
出力端子３２は、第２のセレクタ１６を介して、メモリ
回路１０のリード信号入力端子２２に接続される。そし
て、通常動作時には、このリード信号出力端子３２から
リード信号が出力される。

【００２２】また、内部ロジック回路１２のライト信号
出力端子３４は、第３のセレクタ１８を介して、メモリ
回路１０のライト信号出力端子２４に接続される。そし
て、通常動作時には、このライト信号出力端子３４から
ライト信号が出力される。

【００２３】また、内部ロジック回路１２のデータ端子
３６は、外部データバス３８およびメモリ回路１０のデ
ータ入出力端子２６に接続されている。そして、通常動
作時には、このデータ端子３６から出力されたデータ
が、ライト信号ＷＲ１に応じてメモリ回路１０のデータ
入出力端子２６へ入力される。また、通常動作時には、
リード信号ＲＤ１に応じてメモリ回路１０のデータ入出
力端子２６から出力されたデータが、このデータ端子３
６へ入力される。

【００２４】また、内部ロジック回路１２のテスト信号
入力端子２８には、テスト信号ＲＡＭＴＥＳＴが入力さ
れる。このテスト信号ＲＡＭＴＥＳＴのレベルは、通常
動作時にはレベル「０」であり、メモリテスト時にはレ
ベル「１」となる。そして、メモリテストの際には、こ
のテスト信号ＲＡＭＴＥＳＴに応じて、内部ロジック回
路１２のデータ端子３６の出力が、３ステート（１／０
／高インピーダンス状態）のうちの高インピーダンス状
態（Ｈｉ−ｚ状態）となる。その結果、メモリテストの
際には、内部ロジック回路１２は、メモリテスト回路１
０から遮断される。

【００２５】また、第１セレクタ１４は、第１入力端子
４０、第２入力端子４２、切替端子４４および出力端子
４６を具えている。この第１入力端子４０は、内部ロジ
ック制御回路１２のアドレス出力端子３０に接続されて
いる。また、この第２入力端子４２には、メモリテスト
回路の外部からアドレス信号Ａｎが入力される。また、
この切替端子４４には、メモリテスト回路の外部からテ
スト信号ＲＡＭＴＥＳＴが入力される。また、この出力
端子４６は、メモリ回路１０のアドレス入力端子２０に
接続されている。

【００２６】このテスト信号ＲＡＭＴＥＳＴのレベル
は、通常動作時にはレベル「０」であり、メモリテスト
時にはレベル「１」となる。そして、第１セレクタは、
通常動作時には、第１入力端子４０から入力されたアド
レス信号Ａｎを出力端子４６から出力する。また、第１
セレクタは、メモリテスト時には、第２入力端子４２か
ら入力されたアドレス信号Ａｎを出力端子４６から出力
する。

【００２７】また、第２セレクタ１６は、第１入力端子
５０、第２入力端子５２、切替端子５４および出力端子
５６を具えている。そして、この第１入力端子５０は、
内部ロジック制御回路１２のリード信号出力端子３２に
接続されている。また、この第２入力端子５２には、メ
モリテスト回路の外部からメモリ用のリード信号ＲＤ１
が入力される。また、この切替端子５４には、メモリテ
スト回路の外部からテスト信号ＲＡＭＴＥＳＴが入力さ
れる。また、この出力端子５６は、メモリ回路１０のリ
ード信号入力端子２２に接続されている。

【００２８】そして、第２セレクタは、通常動作時（テ
スト信号ＲＡＭＴＥＳＴのレベルが「０」の場合）に
は、第１入力端子５０から入力されたアドレス信号を出
力端子５６から出力する。一方、メモリテスト時（テス
ト信号ＲＡＭＴＥＳＴのレベルが「１」の場合）には、
第２入力端子５２から入力されたアドレス信号を出力端
子５６から出力する。

【００２９】また、第３セレクタ１８は、第１入力端子
６０、第２入力端子６２、切替端子６４および出力端子
６６を具えている。そして、この第１入力端子６０は、
内部ロジック制御回路１２のライト信号出力端子３４に
接続されている。また、この第２入力端子６２には、メ
モリテスト回路の外部からメモリ用のライト信号ＷＲ１
が入力される。また、この切替端子６４には、メモリテ
スト回路の外部からテスト信号ＲＡＭＴＥＳＴが入力さ
れる。また、この出力端子６６は、メモリ回路１０のラ
イト信号入力端子２４に接続されている。

【００３０】そして、第３セレクタ１８は、通常動作時
（テスト信号ＲＡＭＴＥＳＴのレベルが「０」の場合）
には、第１入力端子６０から入力されたアドレス信号を
出力端子６６から出力する。一方、メモリテスト時（テ
スト信号ＲＡＭＴＥＳＴのレベルが「１」の場合）に
は、第２入力端子６２から入力されたアドレス信号を出
力端子６６から出力する。

【００３１】＜動作について＞次に、比較例のメモリテ
スト回路の動作について説明する。ここでは、「ギャロ
ッピング」のテストパタンを用いた場合のメモリテスト
回路の動作について説明する。このメモリ回路１０は、
Ｎ個のメモリセルを具えているものとする。また、ここ
では、メモリセルの数Ｎとワード数Ｎが等しいものとす
る。

【００３２】メモリテストの際には、テスト信号ＲＡＭ
ＴＥＳＴのレベルをレベル「１」にする。その結果、内
部ロジック回路１２のデータ端子３６の出力は、高イン
ピーダンス状態となる。また、第１セレクタ１４は、第
２入力端子４２に入力されたアドレス信号Ａｎを出力端
子４６から出力する。また、第２セレクタ１６は、第２
入力端子５２に入力されたリード信号ＲＤ１を出力端子
５６から出力する。また、第３セレクタ１８は、第２入
力端子６２に入力されたライト信号ＷＲ１を出力端子６
６から出力する。従って、メモリテストの際には、メモ
リ回路は、メモリテスト回路の外部からの信号によって
駆動されることになる。

【００３３】（ａ）先ず、メモリテスト回路の外部から
ライト信号ＷＲ１を入力して、メモリ回路１０のＮ個の
全てのメモリセルに「０」をライトする（書き込む）。

【００３４】（ｂ）次に、外部データバス３８に「１」
の値を入力する。そして、外部からライト信号ＷＲ１を
入力して、メモリセルのうちの注目セルに「１」をライ
トする。この注目セルのアドレスは、アドレス信号Ａｎ
によって外部から指定される。そして、ここではアドレ
スが０番地のメモリセルを最初の注目セルとする。

【００３５】（ｃ）次に、メモリセルのうちの０番地の
注目セルにのみ「１」がライトされた状態で、各メモリ
セルに格納されているデータを順次にリードする。

【００３６】先ず、注目セルのアドレス（０番地）の次
のアドレスである１番地のメモリセルをリードする。１
番地のメモリセルには、上述の（ａ）の動作によって
「０」がライトされている。従って、メモリ回路が正常
ならば１番地のメモリセルからは「０」がリードされる
（読み出される）。

【００３７】次に、１番地の次のアドレスである２番地
のメモリセルをリードする。２番地のメモリセルにも、
上述の（ａ）の動作によって「０」がライトされてい
る。従って、メモリ回路が正常ならば２番地のメモリセ
ルからは「０」がリードされる。

【００３８】次に、０番地の注目セルをリードする、こ
の注目セルには上述の（ｂ）の動作によって「１」がラ
イトされている。従って、メモリ回路が正常ならば注目
セルからは「１」がリードされる。

【００３９】次に、２番地のメモリセルをもう一度リー
ドする。

【００４０】次に、３番地のメモリセルをリードする。
３番地のメモリセルにも、上述した（ａ）の動作によっ
て「０」がライトされている。従って、メモリ回路が正
常ならば３番地のメモリセルからは「０」がリードされ
る。

【００４１】そして、以下同様にして、Ｎ番地のメモリ
セルまで「ギャロッピング」テストパタンに従って順次
にリードする。図９に、この「ギャロッピング」テスト
パタンのフローを示す。図９において、数字は、メモリ
セルのアドレス（番地）を表し、Ｗはライトを表し、Ｒ
はリードを表す。そして、注目セルが０番地である場合
に、図９に示すように、１番地のメモリセルを一端リー
ドした後は、０、１、２、０、２、３、０、３、４、
０、・・・０、Ｎ−１、Ｎの番地のメモリセルを順次に
読み出していく。メモリ回路のメモリセルの数が全部で
Ｎ個の場合、アドレスがループになっているとみなせ
ば、Ｎ番地のメモリセルは、注目セルである０番地のメ
モリセルの１つ手前のアドレスとなる。また、Ｎ＋１番
地は０番地に相当する。

【００４２】（ｄ）次に、注目セルである０番地のメモ
リセルに「０」をライトする。

【００４３】（ｅ）次に、０番地の次の１番地のメモリ
セルに「１」をライトして、１番地のメモリセルを注目
セルとする。

【００４４】ここで、図１０に、注目セルの指定の順序
を示す。メモリセルは、メモリ回路（ＲＡＭブロック）
１０内のＸデコーダおよびＹデコーダによって指定され
る。ここでは、Ｙデコーダの値を固定している間にＸデ
コーダの値を始点から終点まで移動させてから、Ｙデコ
ーダの値を順次に移動させている。

【００４５】（ｆ）次に、１番地が注目セルである場合
に、上述した（ｃ）の動作と同様にして、各メモリセル
を順次にリードする。この場合は、１、２、３、１、
３、４、１、４、５、・・・１、Ｎ、０の番地のメモリ
セルを順次に読み出す。

【００４６】（ｇ）以下、注目セルをＮ番地まで１つず
つ順次に増加させて、その都度、上述した（ｃ）の動作
と同様にして、各メモリセルを順次にリードする。そし
て、注目セルのアドレスがｎ番地である場合は、注目セ
ルのアドレスの１つ前のアドレスであるｎ−１番地のメ
モリセルまで、順次にリードする。

【００４７】そして、注目セルからは「１」がリードさ
れ、かつ、注目セル以外のメモリセルからは「０」がリ
ードされた場合は、メモリ回路が正常であることが確認
される。これに対して、注目セルから「０」がリードさ
れたり、注目セル以外のメモリセルから「１」がリード
された場合は、メモリセルが異常であることが確認され
る。

【００４８】（ｈ）次に、上述した（ａ）〜（ｇ）の動
作において「１」と「０」とを反転させたＣｏｍｐｌｅ
ｍｅｎｔＰａｔｔｅｒｎについても同様の動作を行
う。

【００４９】この場合は、メモリ回路が正常ならば、注
目セルからは「０」がリードされ、かつ注目セル以外の
メモリセルからは「１」がリードされる。

【００５０】このように、「ギャロッピング」のテスト
パタンの場合は、１つの注目セルについて、その注目セ
ルおよび二連のセルからなる３セル一組とした読出しを
全ての二連のセルについて行う。このため、メモリセル
の数をＮとすると、１つの注目セルについて３×Ｎのテ
ストパタンが必要になる。そして、「ギャロッピング」
のテストパタンの場合は、Ｎ個の全てのメモリセルを順
次に注目セルとするので、３×Ｎ² のテストパタンが必
要となる。さらに、「１」と「０」とを反転させてメモ
リテストを行うので、「ギャロッピング」のテストパタ
ンのテストパタンの数は３×Ｎ² ×２となる。（第１の実施の形態）次に、図１を参照して、この発明
のメモリテスト回路の第１の実施の形態について説明す
る。図１は、第１の実施の形態のメモリテスト回路の説
明に供するブロック図である。尚、図１においては、上
述した比較例のメモリテスト回路と同一の構成成分につ
いては、同一の符号を付して、その詳細な説明を省略す
る。

【００５１】＜構成について＞第１の実施の形態のメモ
リテスト回路は、メモリ回路１０、内部ロジック制御回
路１２、第１セレクタ１４、第２セレクタ１６および第
３セレクタ１８を具えている。そして、このメモリテス
ト回路においては、アドレス信号が入力される第１セレ
クタ１４の第２入力端子４２に、アドレス信号発生手段
７０を接続している。

【００５２】このアドレス信号発生手段７０は、メモリ
回路における注目セルのアドレスを順次に指定する第１
出力信号Ｑ₁ を出力する第１カウンタ７２と、１つの注
目セルのアドレスが指定される毎にメモリ回路の各メモ
リセルのアドレスを順次に指定するために用いられる第
２出力信号Ｑ₂ を出力する第２カウンタ７４と、この第
２出力信号Ｑ₂ および制御信号ＩＮＨが入力され、この
制御信号ＩＮＨに応じてこの第２出力信号Ｑ₂ を第３出
力信号Ｑ₃ として出力する出力制御回路（ゲート回路）
７６と、第１出力信号Ｑ₁ および第３出力信号Ｑ₃ に基
づいて演算を行って、アドレス信号Ｑ₄ を発生する演算
回路（加算器、ラダー）７８とを以って構成されてい
る。

【００５３】また、この第１カウンタ７２は、第１リセ
ット信号入力端子８０、第１クロック信号入力端子８２
および出力端子８４を具えている。そして、この第１リ
セット信号入力端子８０には、メモリテスト回路の外部
のロジック回路用のテスタ（図示せず）から第１リセッ
ト信号Ｒ₁ が入力される。また、この第１クロック信号
入力端子８２には、メモリテスト回路の外部のロジック
回路用のテスタから第１クロック信号ＣＫ₁ が入力され
る。また、この出力端子８４は、演算回路７８に接続さ
れている。

【００５４】そして、第１カウンタ７２は、メモリ回路
における注目セルのアドレスを順次に指定する第１出力
信号Ｑ₁ を出力端子８４から出力する。

【００５５】また、第２カウンタ７４は、第２リセット
信号入力端子８６、第２クロック信号入力端子８８およ
び出力端子９０を具えている。そして、この第２リセッ
ト信号入力端子８６には、メモリテスト回路の外部のロ
ジック回路用のテスタから第２リセット信号Ｒ₂ が入力
される。また、この第２クロック信号入力端子８８に
は、メモリテスト回路の外部のロジック回路用のテスタ
から第２クロック信号ＣＫ₂ が入力される。また、この
出力端子９０は、出力制御回路７６に接続されている。

【００５６】そして、第２カウンタ７４は、１つの注目
セルのアドレスが指定される毎にメモリ回路の各アドレ
スを順次に指定するために用いられる第２出力信号Ｑ₂
を出力端子９０から出力する。

【００５７】また、出力制御回路７６は、入力端子９
２、制御端子９４および出力端子９６を具えている。そ
して、この入力端子９２は、第２カウンタ７４の出力端
子９０に接続されている。また、この制御端子９４に
は、メモリテスト回路の外部のロジック回路用のテスタ
から制御信号ＩＮＨが入力される。また、この出力端子
９６は、演算回路７８に接続されている。

【００５８】そして、出力制御回路７６は、この制御端
子９４に入力された制御信号ＩＮＨに応じて、入力端子
９２から入力された第２出力信号Ｑ₂ を第３出力信号Ｑ
₃ として、出力端子９６から出力する。

【００５９】また、演算回路７８は、第１入力端子９
８、第２入力端子１００および出力端子１０２を具えて
いる。そして、この第１入力端子９８は、第１カウンタ
７２の出力端子８４に接続されている。また、この第２
入力端子１００は、出力制御回路７６の出力端子９６に
接続されている。また、この出力端子１０２は、第１セ
レクタ１４の第２入力端子４２に接続されている。

【００６０】そして、演算回路７８は、第１出力信号Ｑ
₁ と第３出力信号Ｑ₃ とに基づいた演算によって発生し
たアドレス信号Ｑ₄ を出力端子１０２から出力する。

【００６１】＜動作について＞次に、図２のタイムチャ
ートを参照して、第１の実施の形態のメモリテスト回路
の「ギャロッピング」テストパターンにおける動作につ
いて説明する。尚、以下の（ｂ）〜（ｒ）の見出しのア
ルファベットは、図２中のタイミングを示すｂ〜ｒのア
ルファベットにそれぞれ対応している。

【００６２】（ａ）先ず、メモリテストの際には、テス
ト信号ＲＡＭＴＥＳＴのレベルをレベル「１」にする。
その結果、内部ロジック回路１２のデータ端子３６の出
力は、高インピーダンス状態（Ｈｉ−ｚ状態）となる。
この結果、メモリ回路１０の入出力端子２６へは、外部
データバス３８からデータが入力される。

【００６３】また、第１セレクタ１４は、第２入力端子
４２に入力されたアドレス信号Ｑ₄を出力端子４６から
出力する。また、第２セレクタ１６は、第２入力端子５
２に入力されたリード信号ＲＤを出力端子５６から出力
する。また、第３セレクタ１８は、第２入力端子６２に
入力されたライト信号ＷＲを出力端子６６から出力す
る。従って、メモリテストの際には、メモリ回路は、メ
モリテスト回路の外部のロジック回路用のテスタからの
信号によって駆動されることになる。

【００６４】メモリテスト回路の外部のテスタからの信
号、すなわち、第１リセット信号Ｒ₁ 、第１クロック信
号ＣＫ₁ 、第２リセット信号Ｒ₂ 、第２クロック信号Ｃ
Ｋ₂および制御信号ＩＮＨは、それぞれ、外部のＬＳＩ
テスタにおいてプログラムで指定されたタイミングで入
力される。

【００６５】先ず、レベルが「１」の第１リセット信号
Ｒ₁ および第２リセット信号Ｒ₂ を第１カウンタ７２の
第１リセット信号入力端子８０および第２カウンタの第
２リセット信号入力端子８６にそれぞれ入力する。その
結果、第１カウンタ７２および第２カウンタ７４がリセ
ットされる。この状態では、０番地のアドレスが指定さ
れている。

【００６６】そして、メモリ回路１０の全てのメモリセ
ルにデータ「０」を書き込む。このデータ「０」書き込
みにあたっては、先ず、外部データバス３８のレベルを
「０」にしたまま、レベル「１」のライト信号ＷＲを、
第３セレクタ１８を介して、メモリ回路１０のライト信
号入力端子２４へ入力する。その結果、この時点でアド
レスが指定されているメモリ回路１０の０番地の「０」
が書き込まれる。

【００６７】次に、第１カウンタ７２の第１クロック信
号入力端子８６に、レベル「１」の第１クロック信号Ｃ
Ｋ₁ を１パルス入力して、第１カウンタ７２の第１出力
信号Ｑ₁ を１だけカウントアップする。その結果、指定
されるメモリセルのアドレスは１番地となる。

【００６８】次に、外部データバス３８のレベルを
「０」にしたまま、レベル「１」のライト信号ＷＲを入
力して、１番地のメモリセルに「０」を書き込む。以
下、レベル「１」の第１クロック信号ＣＫ₁ とレベル
「１」のライト信号ＷＲとを交互に入力して、全てのメ
モリセルに「０」を書き込む。

【００６９】（ｂ）次に、レベルが「１」の第１リセッ
ト信号Ｒ₁ を再び第１カウンタ７２の第１リセット信号
入力端子８０に入力する。その結果、第１カウンタ７２
から出力される、注目セルのアドレスを表す第１出力信
号Ｑ₁ は０番地に初期化される。そして、この０番地を
示す第１出力信号Ｑ₁ は、演算回路７８の第１入力端子
９８に入力される。

【００７０】また、レベルが「１」の第２リセット信号
Ｒ₂ を第２カウンタ７４の第２リセット信号入力端子８
６に入力する。その結果、第２カウンタ７４の第２出力
信号Ｑ₂ も０番地に初期化される。そして、この第２出
力信号Ｑ₂ は、出力制御回路７６の入力端子９２に入力
される。

【００７１】また、出力制御回路７６の制御端子９４に
は、レベル「０」の制御信号ＩＮＨが入力されている。
このため、入力端子９２に入力された第２出力信号Ｑ₂
は、出力制御回路７６の出力端子９６から第３出力信号
Ｑ₃ として出力される。そして、この第３出力信号Ｑ₃
は、演算回路７８の第２入力端子１００に入力される。

【００７２】従って、演算回路７８には、第１入力端子
９８から０番地を示す第１出力信号Ｑ₁ が入力され、か
つ、第２入力端子１００から０番地を示す第３出力信号
Ｑ₃が入力される。そして、この演算回路７８は、０番
地と０番地とを加算した０番地をアドレス信号Ｑ₄ とし
て出力端子１０２から出力する。このアドレス信号Ｑ₄
は、第１セレクタ１４を介してメモリ回路１０のアドレ
ス入力端子２０へ入力される。その結果、メモリ回路１
０の０番地のアドレスのメモリセルが注目セルとして指
定される。

【００７３】（ｃ）次に、外部データバス３８のレベル
を「１」にして、レベル「１」のライト信号ＷＲを、第
３セレクタ１８を介して、メモリ回路１０のライト信号
入力端子２４へ入力する。その結果、この時点でアドレ
スが指定されているメモリ回路１０の０番地の注目セル
に「１」が書き込まれる。

【００７４】（ｄ）次に、０番地を注目セルとした場合
の、この注目セルに対する各メモリセルの読み出し動作
をテストする。そのために先ず、第２カウンタ７４の第
２クロック信号入力端子８８に、レベルが「１」の第２
クロック信号ＣＫ₂ を１パルス入力する。その結果、第
２出力信号Ｑ₂ の第２出力信号Ｑ₂ は１だけカウントア
ップされて１番地となる。そして、この１番地を示す第
２出力信号Ｑ₂ は、出力制御回路７６の入力端子９２に
入力される。出力制御回路７６の制御端子９６には、レ
ベル「０」の制御信号ＩＮＨが入力されている。このた
め、１番地の第２出力信号Ｑ₂ は、第３出力信号Ｑ₃ と
して、出力制御回路７６の出力端子９６から演算回路７
８の第２入力端子１００に入力される。

【００７５】演算回路７８は、第１入力端子９８から入
力されている０番地を示す第１出力信号Ｑ₁ と、第２入
力端子１００から入力された１番地を示す第３出力信号
Ｑ₃を加算して、１番地のアドレス信号Ｑ₄ を出力端子
１０２から出力する。このアドレス信号Ｑ₄ は、第１セ
レクタを介してメモリ回路１０のアドレス入力端子２０
に入力される。その結果、メモリ回路１０の１番地のア
ドレスのメモリセルが指定される。

【００７６】（ｅ）次に、１番地のメモリセルが指定さ
れているときに、第２セレクタ１６を介して、メモリ回
路１０のリード信号入力端子２２に、レベル「１」のリ
ード信号ＲＤを入力する。その結果、メモリ回路１０が
正常ならば、この時点でアドレスが指定されている１番
地のメモリセルのデータ「０」が、データ入出力端子２
６から外部データバス３８へ読み出される。

【００７７】（ｆ）次に、出力制御回路７６の制御端子
９４に、レベル「１」の制御信号ＩＮＨを入力する。そ
の結果、出力制御回路７６は、出力が禁止状態となる。

【００７８】従って、演算回路７８には、第１入力端子
９８からの０番地のアドレスのみが入力される。このた
め、演算回路７８は、出力端子１０２から０番地のアド
レスをアドレス信号Ｑ₄ として出力する。その結果、メ
モリ回路１０の０番地の注目セルが再び指定される。

【００７９】（ｇ）次に、０番地の注目セルが指定され
ているときに、メモリ回路１０のリード信号入力端子２
２に、レベル「１」のリード信号ＲＤを入力する。その
結果、メモリ回路１０が正常ならば、この時点でアドレ
スが指定されている０番地のメモリセルのデータ「１」
が読み出される。

【００８０】（ｈ）次に、出力制御回路７６の制御端子
９４に、レベル「１」の制御信号ＩＮＨを入力する。そ
の結果、出力制御回路７６は、入力端子９２から入力さ
れた１番地のアドレスを出力端子９６から出力する。

【００８１】従って、演算回路７８は、第１入力端子９
８からの０番地のアドレスと第２入力端子１００からの
１番地のアドレスとを加算して、出力端子１０２から１
番地のアドレスをアドレス信号Ｑ₄ として再び出力す
る。その結果、メモリ回路１０の１番地のメモリセルが
再び指定される。

【００８２】（ｉ）次に、１番地のメモリセルが指定さ
れている時に、メモリ回路１０のリード信号入力端子２
２にレベル「１」のリード信号ＲＤを入力する。その結
果、メモリ回路１０が正常ならば、この時点でアドレス
が指定されている１番地のメモリセルのデータ「０」が
読み出される。

【００８３】（ｊ）次に、第２カウンタ７４の第２クロ
ック信号入力端子８８に、レベル「１」の第２クロック
信号ＣＫ₂ を１パルス入力する。その結果、第２カウン
タ７４の第２出力信号Ｑ₂ は１だけカウントアップされ
て２番地となる。この２番地のアドレスは、第２カウン
タ７４の出力端子９０から出力制御回路７６の入力端子
９２に入力される。出力制御回路７６の制御端子９６に
は、レベル「０」の制御信号ＩＮＨが入力されている。
このため、２番地のアドレスは、出力制御回路７６の出
力端子９６から演算回路７８の第２入力端子１００に入
力される。

【００８４】演算回路７８は、第１入力端子９８から入
力されている０番地のアドレスと、第２入力端子１００
から入力された２番地のアドレスとを加算して、２番地
のアドレス信号Ｑ₄ を出力端子１０２から出力する。こ
のアドレス信号Ｑ₄ は、第１セレクタ１４を介してメモ
リ回路１０のアドレス入力端子２０に入力される。その
結果、メモリ回路１０の２番地のメモリセルが指定され
る。

【００８５】（ｋ）次に、２番地のメモリセルが指定さ
れているときに、メモリ回路１０のリード信号入力端子
２２に、レベル「１」のリード信号ＲＤを入力する。そ
の結果、メモリ回路１０が正常ならば、この時点でアド
レスが指定されている２番地のメモリセルのデータ
「０」が、データ入出力端子２６から外部データバス３
８へ読み出される。

【００８６】（ｌ）次に、出力制御回路７６の制御端子
９４に、レベル「１」の制御信号ＩＮＨを入力する。そ
の結果、出力制御回路７６は、出力が禁止状態となる。

【００８７】従って、演算回路７８には、第１入力端子
９８からの０番地のアドレスのみが入力される。このた
め、演算回路７８は、出力端子１０２から０番地のアド
レスをアドレス信号として出力する。その結果、メモリ
回路１０の０番地の注目セルが再び指定される。

【００８８】（ｍ）次に、０番地の注目セルが指定され
ているときに、メモリ回路１０のリード信号入力端子２
２に、レベル「１」のリード信号ＲＤを入力する。その
結果、メモリ回路１０が正常ならば、この時点でアドレ
スが指定されている０番地のメモリセルのデータ「１」
が読み出される。

【００８９】（ｎ）次に、出力制御回路７６の制御端子
９４に、レベル「０」の制御信号ＩＮＨを入力する。そ
の結果、出力制御回路７６は、入力端子９２から入力さ
れた２番地のアドレスを出力端子９６から出力する。

【００９０】従って、演算回路７８は、第１入力端子９
８からの０番地のアドレスと第２入力端子１００からの
２番地のアドレスとを加算して、出力端子１０２から２
番地のアドレスをアドレス信号Ｑ₄ として出力する。そ
の結果、メモリ回路１０の２番地のメモリセルが指定さ
れる。

【００９１】（ｏ）次に、２番地のメモリセルが指定さ
れている時に、メモリ回路１０のリード信号入力端子２
２にレベル「１」のリード信号ＲＤを入力する。その結
果、メモリ回路１０が正常ならば、この時点でアドレス
が指定されている２番地のメモリセルのデータ「０」が
読み出される。

【００９２】以下同様にして、Ｎ番地のメモリセルまで
「ギャロッピング」テストパターンに従って、上述した
比較例の場合と同様に順次に指定して読み出して行く。
そして、注目セルが０番地である場合に、１番地のメモ
リセルを一端リードした後は、０、１、２、０、２、
３、０、３、４、０、・・・０、Ｎ−１、Ｎの番地のメ
モリセルを順次に読み出していく。メモリ回路のメモリ
セルの数が全部でＮ個の場合、アドレスがループになっ
ているとみなせば、Ｎ番地のメモリセルは、注目セルで
ある０番地のメモリセルの１つ手前のアドレスとなる。
また、Ｎ＋１番地は０番地に相当する。

【００９３】（ｐ）次に、「１」のデータが入力されて
いる０番地の注目セルに「０」のデータを入力する。こ
の時点で、全てのメモリセルのデータが「０」となる。

【００９４】（ｑ）次に、第１カウンタ７２の第１クロ
ック信号入力端子８２に、レベル「１」の第１クロック
信号ＣＫ₁ を１パルス入力する。その結果、第１カウン
タ７２の第１出力信号Ｑ₁ が１だけカウントアップされ
て１番地となる。

【００９５】また、第２カウンタ７４の第２リセット信
号入力端子８６に、レベル「１」の第２リセット信号Ｒ
₂ を１パルス入力する。その結果、第２カウンタ７４の
第２出力信号Ｑ₂ が初期化されて０番地となる。

【００９６】（ｒ）次に、外部データバス３８のレベル
を「１」にして、レベル「１」のライト信号ＷＲを、メ
モリ回路１０のライト信号入力端子２４へ入力する。そ
の結果、この時点でアドレスが指定されているメモリ回
路１０の１番地の注目セルに「１」が書き込まれる。

【００９７】そして、上述した（ｄ）〜（ｐ）と同様の
動作を行って、１番地を注目セルとした場合の、この注
目セルに対する各メモリセルの読み出し動作をテストす
る。このように、第１の実施の形態のメモリテスト回路
によれば、メモリ回路１０に入力されるアドレス信号を
アドレス信号発生手段７０によって得ている。アドレス
信号を発生するために、アドレス信号発生手段７０に外
部のロジック回路用のテスタから入力される信号、例え
ば、第１リセット信号Ｒ₁ 、第２リセット信号Ｒ₂ 、第
１クロック信号ＣＫ₁ 、第２クロック信号ＣＫ₂ および
制御信号ＩＮＨは、いずれも周期性を有する信号であ
る。このように、周期的な信号に基づいてアドレス信号
を発生させるため、メモリテスト専用のテスタに複雑な
アドレスの計算を行わせる必要がない。このため、これ
らの周期的な信号を入力するために用いるＬＳＩテスタ
には、ロジック回路用のテスタを用いることができる。
したがって、このメモリテスト回路によれば、メモリテ
スト専用のテスタを用いずにテストパターンの容量の縮
小を図ることができる。

【００９８】（第２の実施の形態）次に、図３および図
４を参照して、この発明のメモリテスト回路の第２の実
施の形態について説明する。図３は、第２の実施の形態
のメモリテスト回路の説明に供するブロック図である。
また、図４は、第２の実施の形態のメモリテスト回路の
出力制御回路の説明に供するブロック図である。尚、第
２の実施の形態のメモリテスト回路においては、出力制
御回路１０４の構成が、第１の実施の形態における出力
制御回路７６の構成と異なる点を除いては、同一の構成
である。このため、第２の実施の形態においては、第１
の実施の形態と同一の構成成分については、同一の符号
を付して、その詳細な説明を省略する。

【００９９】＜構成について＞第２の実施の形態のメモ
リテスト回路における出力制御回路１０４は、入力端子
１０６および出力端子１０８を具えている。また、この
入力端子１０６には、第２カウンタ７４の出力端子９０
から第２出力信号Ｑ₂ が入力される。また、この出力端
子１０８からは、演算回路７８の第２入力端１００へ第
３出力信号Ｑ₃が出力される。

【０１００】また、図４に示すように、この出力制御回
路１０４は、第１ゲート回路１１０、セレクタ１１２お
よび第２ゲート回路１１４を具えている。

【０１０１】そして、この第１ゲート回路１１０は、入
力端子１１６、制御端子１１８および出力端子１２０を
具えている。また、この入力端子１１６は、出力制御回
路１０４の入力端子１０６に接続されている。そして、
この第１ゲート回路１１０の入力端子１１６には、第２
出力信号Ｑ₂ を構成する下位側アドレス（ｍビット）が
入力される。また、この制御端子１１８には、メモリテ
スト回路の外部のテスタから、第１ゲート制御信号ＩＮ
ＨＸが入力される。また、この出力端子１２０は、出力
制御回路１０４の出力端子１０８に接続されている。

【０１０２】そして、この第１ゲート回路１１０の出力
端子１２０からは、第１ゲート制御信号ＩＮＨＸに応じ
て、下位側アドレス（ｍビット）が第３出力信号Ｑ₃ を
構成する第１ゲート出力信号Ｇ₁ として出力される。

【０１０３】また、セレクタ１１２は、第１入力端子１
２２、第２入力端子１２４、選択端子１２６および出力
端子１２８を具えている。また、この第１入力端子１２
２は、出力制御回路１０４の入力端子１０６に接続され
ている。そして、この第１入力端子１２２には、第２出
力信号Ｑ₂ を構成する上位側アドレス（ｑビット）が入
力される。また、この第２入力端子１２４は、出力制御
回路１０４の入力端子１０６に接続されている。そし
て、この第２入力端子１２４には、第２出力信号Ｑ₂ を
構成する下位側アドレス（ｍビット）が入力される。
尚、ｍ＞ｑの場合は、セレクタ１１２の第２入力端子１
２４に入力されるｑビットの下側アドレスは、ｍビット
の下側アドレスの下側からｑビットと同値とする。ま
た、この選択端子１２６には、メモリテスト回路の外部
のテスタから選択信号ＤＩＡが入力される。また、セレ
クタの出力端子１２８は、第２ゲート回路１１４に接続
されている。尚、第２出力信号Ｑ₂ がｎビットである場
合、上位側アドレスのビット数ｑは、ｑ＝ｎ−ｍで与え
られる。

【０１０４】そして、セレクタ１１２は、選択信号ＤＩ
Ａに応じて、第１入力端子１２２から入力された上位側
アドレスまたは第２入力端子１２４から入力された下位
側アドレスを出力端子１２８から出力する。

【０１０５】また、この第２ゲート回路１１４は、入力
端子１３０、制御端子１３２および出力端子１３４を具
えている。また、この入力端子１３０は、セレクタ１１
２の出力端子１２８に接続されている。そして、この第
２ゲート回路１１４の入力端子１３０には、セレクタ１
１２から選択信号ＤＩＡに応じて出力された上位側アド
レスまたは下位側アドレスが入力される。また、この制
御端子１３２には、メモリテスト回路の外部のテスタか
ら、第２ゲート制御信号ＩＮＨＹが入力される。また、
この出力端子１３４は、出力制御回路１０４の出力端子
１０８に接続されている。

【０１０６】そして、この第２ゲート回路１１４の出力
端子１３４からは、セレクタ１１２から入力された上位
側アドレスまたは下位側アドレスが、第２ゲート制御信
号ＩＮＨＹに応じて、第３出力信号Ｑ₃ を構成する第２
ゲート出力信号Ｇ₂ として出力される。

【０１０７】＜動作について＞次に、第２の実施の形態
のメモリテスト回路の出力制御回路１０４の動作につい
て説明する。

【０１０８】（ｉ）先ず、出力制御回路１０４に入力さ
れた第２出力信号Ｑ₂ が、そのまま第３出力信号Ｑ₃ と
して出力される場合について説明する。

【０１０９】この場合は、先ず、第１ゲート制御信号Ｉ
ＮＨＸのレベルを「１」とする。その結果、第１ゲート
回路１１０の出力端子１２０から、下位側アドレス（ｍ
ビット）が、第１ゲート出力信号Ｇ₁ として出力され
る。また、選択信号ＤＩＡのレベルを「０」とする。そ
の結果、セレクタ１１２の第１入力端子１２２から入力
された上位側アドレス（ｑビット）が出力端子１２８か
ら出力される。また、第２ゲート制御信号ＩＮＹのレベ
ルを「１」とする。その結果、セレクタ１１２の出力端
子１２８から入力された下位側アドレス（ｍビット）
が、第２ゲート回路１１４の出力端子１３４から、第２
ゲート出力信号Ｇ₂ として出力される。

【０１１０】従って、この場合は、出力制御回路１０４
に入力された第２出力信号Ｑ₂ の上位側アドレスおよび
下位側アドレスが、それぞれそのまま、第３出力信号Ｑ
₃ の上位側アドレスおよび下位側アドレスとして出力さ
れる。そして、アドレス信号のうちの上位側アドレス
は、Ｘデコーダに入力され、一方、下位側アドレスは、
Ｙデコーダに入力される。そして、このＸデコーダおよ
びＹデコーダによって、アドレス信号で指定されたメモ
リセルのレイアウト上での位置が指定される。

【０１１１】その結果、この場合のメモリテスト回路の
動作は、上述した第１の実施の形態の場合の動作と同一
となる。

【０１１２】（ii）次に、メモリ回路１０のＸデコーダ
およびＹデコーダに互いに同一量の変化量を与えるアド
レス信号を発生させる場合について説明する。

【０１１３】この場合は、第１ゲート制御信号ＩＮＨＸ
および第２ゲート制御信号ＩＮＹのレベルをそれぞれ
「１」にしたままで、選択信号ＤＩＡのレベルを「１」
とする。その結果、セレクタ１１２の第２入力端子１２
４から入力された下位側アドレス（ｑビット）が出力端
子１２８から出力される。

【０１１４】従って、この場合は、第１ゲート出力信号
Ｑ₁ と同じ、下側アドレス（ｑビット）が、第２ゲート
出力信号Ｇ₂ として出力される。その結果、Ｘデコーダ
およびＹデコーダには、互いに同じデータが入力され
る。尚、Ｘデコーダに入力されるｍビットの上位側残り
の（ｍ−ｑ）ビットがカウントアップされている間は、
Ｙ側デコーダの入力は０〜２^q −１の間を繰返す。

【０１１５】ここで、図５に、その場合のメモリセルの
指定位置の移動の様子を示す。図５は、メモリ回路１０
のメモリセルのレイアウトである。ここでは、模式的に
４×４のメモリセルのレイアウトを示している。そし
て、レイアウトの縦方向の位置は、Ｘデコーダによって
指定される。また、レイアウトの横方向の位置はＹデコ
ーダによって指定される。そして、ここでは、Ｘデコー
ダおよびＹデコーダには、互いに同じデータが入力され
る。その結果、矢印Ｉに示すように、注目セルからレイ
アウトの右下に向って対角線方向に指定位置を移動する
ことができる。

【０１１６】また、選択信号ＤＩＡのレベルを「１」と
して、第１ゲート制御信号のレベルを「０」とすれば、
第３出力信号Ｑ₃ として、Ｙデコーダに入力される上位
側アドレスのみを出力することができる。その結果、Ｘ
デコーダを固定して、Ｙデコーダ方向のテストを容易に
行うことができる。

【０１１７】（第３の実施の形態）次に、図６を参照し
て、この発明のメモリテスト回路の第３の実施の形態に
ついて説明する。尚、第３の実施の形態のメモリテスト
回路においては、パタン記憶回路（メモリテストパター
ン記憶回路）１３６および比較回路（コンパレータ）１
３８を具えている点を除いては、上述した第１の実施の
形態と同一の構成である。このため、第３の実施の形態
においては、第１の実施の形態と同一の構成成分につい
ては、同一の符号を付して、その詳細な説明を省略す
る。

【０１１８】＜構成について＞第３の実施の形態のメモ
リテスト回路によれば、メモリ回路の各メモリセルのデ
ータの設定値、および、メモリテスト結果メモリ回路が
正常である場合に、設定値が設定されたメモリ回路から
出力されるデータである期待値が論理回路化されて格納
されたパタン記憶回路１３６と、設定値が設定されたメ
モリ回路からメモリテストの結果実際に出力される出力
データと期待値とがそれぞれ入力され、比較制御信号に
応じて、この出力データとこの期待値との比較結果を出
力する比較回路１３８とを具えている。

【０１１９】そして、このパタン記憶回路１３６は、切
替端子１４０、第１制御端子１４２、第２制御端子１４
４、第１出力端子１４６および第２出力端子１４８を具
えている。また、この切替端子１４０には、メモリテス
ト回路の外部のテスタ（ＩＣテスタ）（図示せず）か
ら、テストパタンの指定を切り替えるためのテストパタ
ン切替信号ＰＴが入力される。

【０１２０】また、この第１制御端子１４２には、テス
ト信号（ＲＡＭＴＥＳＴ信号）が入力される。また、こ
の第２制御端子１４４は、第３セレクタ１８の出力端子
６６に接続されている。そして、第２制御端子１４４に
は、ライト信号ＷＲが入力される。

【０１２１】また、この第１出力端子１４６は、データ
バス１５０を介して、メモリ回路１０のデータ入出力端
子２６、内部ロジック回路１２のデータ端子３６および
比較回路１３８に接続されている。そして、この第１出
力端子１４６は、テストパタン切替信号ＰＴによって指
定されたテストパタンを、テスト信号およびライト信号
ＷＲに応じて出力する。

【０１２２】また、この第２出力端子１４８は、データ
バス１５２を介して、比較回路１３８に接続されてい
る。そして、テストパタン切替信号ＰＴによって指定さ
れたテストパタンの期待値が、この第２出力端子１４８
から常時出力されている。

【０１２３】また、この比較回路１３８は、第１入力端
子１５４、第２入力端子１５６、制御端子１５８および
出力端子１６０を具えている。この第１入力端子１５４
は、データバス１５２を介して、パタン記憶回路１３６
の第２出力端子１４８に接続されている。

【０１２４】また、この第２入力端子１５６は、データ
バス１５０を介して、メモリ回路１０のデータ入出力端
子２６に接続されている。そして、この第２入力端子１
５６には、テストパタンの設定値が設定されたメモリ回
路１０の出力データが、入力される。

【０１２５】また、この制御端子１５８は、第２セレク
タ１６の出力端子５６に接続されている。そして、この
制御端子１５８には、リード信号ＲＤが入力される。

【０１２６】また、この出力端子１６０は、メモリテス
ト回路の外部のテスタに接続されている。そして、この
出力端子１６０は、第１入力端子１５４から入力された
出力データと第２入力端子１５６から入力された期待値
との比較結果ＣＭＰを出力する。

【０１２７】＜動作について＞次に、第３の実施の形態
のメモリテスト回路の動作について説明する。

【０１２８】先ず、テストパタン切替信号ＰＴによって
テストパタンの設定値を指定する。この設定値の期待値
は、パタン記憶回路１３６の第２出力端子１４８から、
比較回路１３８の第１入力端子１５４へ常時入力され
る。

【０１２９】また、第１制御端子１４２にレベル「１」
のテスト信号を入力し、第２制御端子１４４にレベル
「１」のライト信号ＷＲを入力すると、テストパタン切
替信号ＰＴによって指定された設定値が、パタン記憶回
路１２６の第１出力端子１４６から出力される。そし
て、第１出力端子１４６から出力された設定値は、デー
タバス１５０を介して、メモリ回路１０のデータ入出力
端子２６へ入力されて、メモリ回路に書き込まれる。
尚、第１出力端子１４６からは、テスト信号およびライ
ト信号ＷＲのレベルが共に「１」の場合にのみ、設定値
が出力される。

【０１３０】次に、第２制御端子１４４にレベル「０」
のライト信号ＷＲを入力する。その結果、パタン記憶回
路１３６の第１出力端子１４６からの設定値の出力が停
止する。次に、メモリ回路１０のリード信号入力端子２
２に、レベルが「１」のリード信号ＲＤを入力する。そ
の結果、テストパタン切替信号ＰＴによって指定された
設定値の出力データがメモリ回路１０のデータ入出力端
子２６から出力されて読み出される。この出力データ
は、データバス１５０を介して、比較回路１３８の第２
入力端子１５６に入力される。

【０１３１】次に、比較回路１３８において、第１入力
端子１５４から入力された期待値と第２入力端子１５６
から入力されたテストパタンの設定値とを比較する。そ
して、比較結果ＣＭＰを比較回路１３８の出力端子１６
０から出力する。ここでは、出力データと期待値とが一
致した場合に、レベル「０」の信号を出力し、一致しな
い場合に、レベル「１」の信号を出力する。

【０１３２】従って、第３の実施の形態のメモリテスト
回路によれば、比較結果ＣＭＰがレベル「１」になる場
合のみをチェックすることによりメモリテストを行うこ
とができる。

【０１３３】ところで、上述の第１の実施の形態におい
ては、メモリ回路１０のデータ入出力端子２６でのデー
タの入力および出力をいずれも外部データバスを介して
行っていた。この場合、メモリテスト回路の外部からの
設定値の入力のためのセットアップ時間およびホールド
時間をとる必要があった。また、データの出力もレベル
「０」とレベル「１」とが何回も入れ替わるため、メモ
リ回路１０から外部への出力の安定時間をとる必要があ
った。

【０１３４】この点、第３の実施の形態においては、設
定値をパタン記憶回路１３６からメモリ回路１０へ入力
し、出力データをメモリ回路１０から比較回路１３８へ
入力する。このため、第３の実施の形態においては、セ
ットアップ時間およびホールド時間として取る時間を低
減することができる。また、比較回路１３８から出力さ
れる出力結果は、比較結果が一致しない場合の信号のみ
（例えば、レベル「１」の信号のみ）を検出するだけで
良い。従って、比較結果の出力信号のレベルの変化のみ
を検出するだけで良い。このため、データの出力の安定
時間として取る時間を低減することができる。このよう
に、第３の実施の形態のメモリテスト回路によれば、セ
ットアップ時間等を低減できるため、メモリテストの高
速化を図ることができる。すなわち、メモリ回路の最大
動作速度により近い速度でメモリテストを行うことがで
きる。

【０１３５】（第４の実施の形態）次に、図７を参照し
て、この発明のメモリテスト回路の第４の実施の形態に
ついて説明する。尚、第４の実施の形態のメモリテスト
回路においては、パタン記憶回路（メモリテストパター
ン記憶回路）１３６の代わりに、第１レジスタ１６２、
バッファ１６４、第２レジスタ１６６およびＡＮＤゲー
ト１８２を具えている点を除いては、上述した第３の実
施の形態と同一の構成である。このため、第４の実施の
形態においては、第３の実施の形態と同一の構成成分に
ついては、同一の符号を付して、その詳細な説明を省略
する。

【０１３６】＜構成について＞第４の実施の形態のメモ
リテスト回路によれば、第１レジスタ１６２、バッファ
１６４、第２レジスタ１６６および比較回路１３８を具
えている。

【０１３７】そして、この第１レジスタ１６２は、入力
端子１６８、クロック端子１７０および出力端子１７２
を具えている。この入力端子１６８には、メモリテスト
回路の外部のテスタからデータバス１７４を介してメモ
リ回路１０の各メモリセルのデータであるテストパタン
の設定値が入力される。また、クロック端子１７０に
は、第１レジスタ制御信号ＤＷ₁ が入力される。また、
出力端子１７２は、バッファ１６４に接続されている。

【０１３８】そして、この第１レジスタは、第１レジス
タ制御信号ＤＷ₁ に応じて、入力端子１６８から設定値
を入力する。

【０１３９】また、バッファ１６４は、入力端子１７
６、制御端子１７８および出力端子１８０を具えてい
る。この入力端子１７６には、第１レジスタ１６２の出
力端子１７２から設定値が入力される。また、この制御
端子１７８には、ＡＮＤゲート１８２の出力信号が入力
される。このＡＮＤゲート１８２には、テスト信号およ
びライト信号ＷＲが入力される。従って、それぞれの信
号のレベルが「１」の場合、即ち、メモリテストの際に
レベル「１」のライト信号ＷＲが入力された場合に、制
御端子１７８にレベル「１」の出力信号が入力される。
また、この出力端子１８０は、メモリ回路１０のデータ
入出力端子２６に接続されている。

【０１４０】そして、このバッファ１６４は、入力端子
１７６から入力された設定値を、制御信号に応じて、出
力端子１８０から出力する。

【０１４１】また、第２レジスタ１６６は、入力端子１
８４、クロック端子１８６および出力端子１８８を具え
ている。この入力端子１８４には、データバス１７４を
介して、メモリテスト結果メモリ回路が正常である場合
に、設定値が設定されたメモリ回路から出力されるデー
タである期待値が入力される。

【０１４２】また、このクロック端子１８６には、第２
制御信号ＤＷ₂ が入力される。また、この出力端子１８
８は、比較回路１３８の第１入力端子１５４に接続され
ている。

【０１４３】そして、この第２レジスタ１６６は、第２
制御信号ＤＷ₂ に応じて、入力端子１８４から期待値を
入力する。

【０１４４】また、この比較回路１３８は、第１入力端
子１５４、第２入力端子１５６、制御端子１５８および
出力端子１６０を具えている。この第１入力端子１５４
は、データバス１５２を介して、第２レジスタ１６６の
出力端子１８８に接続されている。また、この第２入力
端子１５６は、データバス１５０を介して、メモリ回路
１０のデータ入出力端子２６に接続されている。そし
て、この第２入力端子１５６には、テストパタンの設定
値が設定されたメモリ回路１０の出力データが、入力さ
れる。また、この制御端子１５８は、第２セレクタ１６
の出力端子５６に接続されている。そして、この制御端
子１５８には、リード信号ＲＤが入力される。また、こ
の出力端子１６０は、メモリテスト回路の外部のテスタ
に接続されている。

【０１４５】そして、比較回路１３８は、第１入力端子
１５４から入力された出力データと第２入力端子１５６
から入力された期待値との比較結果ＣＭＰを、出力端子
１６０から出力する。

【０１４６】＜動作について＞次に、第４の実施の形態
のメモリテスト回路の動作について説明する。

【０１４７】第４の実施の形態では、設定値およびこの
設定値に対する期待値を、メモリテスト回路の外部から
設定する。

【０１４８】先ず、メモリテストに先立ち、第１レジス
タ１６２のクロック端子１７０にレベル「１」の第１制
御信号ＤＷ₁ を入力して、第１レジスタ１６２の入力端
子１６８にデータバス１７４から設定値を入力する。こ
の設定値は、第１レジスタ１６２の出力端子１７２から
バッファ１６４の入力端子１７８に入力される。

【０１４９】また、メモリテストに先立ち、第２レジス
タ１６６のクロック端子１８６にレベル「１」の第２制
御信号ＤＷ₂ を入力して、第２レジスタ１６６の入力端
子１８４にデータバス１７４から期待値を入力する。こ
の期待値は、第２レジスタ１６６の出力端子１８８から
比較回路１３８の第１入力１５４に入力される。

【０１５０】次に、レベル「１」のテスト信号およびレ
ベル「１」のライト信号ＷＲをそれぞれＡＮＤゲート１
８２に入力する。その結果、ＡＮＤゲート１８２からバ
ッファ１７８の制御端子１７８にレベル「１」の出力信
号が入力される。レベル「１」の出力信号が入力された
バッファ１７８は、設定値を出力端子１８０から出力す
る。出力端子１８０から出力された設定値は、メモリ回
路１０のデータ入出力端子２６に入力されて、メモリ回
路に書き込まれる。

【０１５１】次に、メモリ回路１０のリード信号入力端
子２２に、レベルが「１」のリード信号ＲＤを入力す
る。その結果、設定値の出力データがメモリ回路１０の
データ入出力端子２６から出力されて読み出される。こ
の出力データは、データバス１５０を介して、比較回路
１３８の第２入力端子１５６に入力される。

【０１５２】次に、比較回路１３８において、第１入力
端子１５４から入力された期待値と第２入力端子１５６
から入力されたテストパタンの設定値とを比較する。そ
して、比較結果ＣＭＰを比較回路１３８の出力端子１６
０から出力する。ここでは、出力データと期待値とが一
致した場合に、レベル「０」の信号を出力し、一致しな
い場合に、レベル「１」の信号を出力する。

【０１５３】従って、第４の実施の形態のメモリテスト
回路によれば、比較結果ＣＭＰがレベル「１」になる場
合のみをチェックすることによりメモリテストを行うこ
とができる。

【０１５４】このように、第４の実施の形態によれば、
第１レジスタ１６２および第２レジスタ１６６を用い
て、設計者が状況に応じて任意のテストパタンを設定す
ることができる。その結果、任意のテストパターンでメ
モリテストを行うことができる。

【０１５５】上述した各実施の形態では、これらの発明
を特定の材料を用い、特定の条件で構成した例について
のみ説明したが、これらの発明は多くの変更および変形
を行うことができる。例えば、上述した実施の形態で
は、「ギャロッピング（ＧＡＬＬＯＰＩＮＧ）」のテス
トパターンの場合について説明したが、この発明では、
「チェッカーボード（ＣＨＥＣＫＥＲＢＯＡＲＤ）」お
よび「マーチング（ＭＡＲＣＨＩＮＧ）」をはじめとす
る種々のテストパターンを用いることができる。また、
この発明においては、信号のレベル「０」とレベル
「１」とを入れ替えて動作するようにしても良い。

【０１５６】

【発明の効果】この発明のメモリテスト回路によれば、
メモリテスト回路の内部にアドレス発生手段を設けてい
る。このアドレス発生手段は、メモリテスト回路の外部
から種々の周期性を有する信号が入力されて、特定のパ
ターンを繰り返すループ処理によってアドレス信号を発
生させる。このようなループ処理を行わせる周期性を有
する信号は、ロジック回路用のテスタで発生させること
ができる。このため、このメモリテスト回路によれば、
メモリテスト専用のテスタを用いずにテストパターンの
容量の縮小を図ることができる。

【０１５７】また、アドレス発生手段を構成する出力制
御回路で、メモリ回路のＸデコーダに入力されるデータ
と、Ｙデコーダに入力されるデータとを個別に制御すれ
ば、テストパターンのメモリセルレイアウト上で対角線
方向のメモリセルを容易に指定することができる。

【０１５８】また、設定値とメモリ回路が正常な場合の
この設定値に対する出力データである期待値とが格納さ
れたパタン記憶回路、および、この出力データおよび期
待値とを比較する比較回路を設ければ、設定値が入力さ
れたメモリ回路からの出力データと期待値比較結果が一
致しない場合の信号のみを検出するだけで済む。また、
セットアップ時間等を低減できるため、メモリテストの
高速化を図ることができる。

【０１５９】また、第１レジスタ、バッファおよび第２
レジスタを設けて、設定値およびこの設定値に対する期
待値をメモリテスト回路の外部から設定すれば、任意の
テストパターンでメモリテストを行うことができる。

【図面の簡単な説明】

【図１】この発明のメモリテスト回路の第１の実施の形
態の説明に供するブロック図である。

【図２】この発明のメモリテスト回路の第１の実施の形
態の説明に供するタイムチャートである。

【図３】この発明のメモリテスト回路の第２の実施の形
態の説明に供するブロック図である。

【図４】第２の実施の形態のメモリテスト回路の出力制
御回路の説明に供するブロック図である。

【図５】第２の実施の形態におけるメモリセルのレイア
ウトである。

【図６】この発明のメモリテスト回路の第３の実施の形
態の説明に供するブロック図である。

【図７】この発明のメモリテスト回路の第４の実施の形
態の説明に供するブロック図である。

【図８】比較例のメモリテスト回路の説明に供するブロ
ック図である。

【図９】ＧＡＬＬＯＰＩＮＧテストパターンのフローの
説明に供する図である。

【図１０】注目セルの指定の順序の説明に供する図であ
る。

【符号の説明】

１０：メモリ回路１２：内部ロジック回路（内部ロジック制御回路、ロジ
ック回路）１４：第１セレクタ１６：第２セレクタ１８：第３セレクタ２０：アドレス入力端子２２：リード信号入力端子２４：ライト信号入力端
子２６：データ入出力端子２８：テスト信号入力端
子３０：アドレス出力端子３２：リード信号出力端
子３４：ライト信号出力端子３６：データ端子３８：外部データバス４０：第１入力端子４２：第２入力端子４４：切替端子４６：出力端子５０：第１入力端子５２：第２入力端子５４：切替端子５６：出力端子６０：第１入力端子６２：第２入力端子６４：切替端子６６：出力端子７０：アドレス信号発生
手段７２：第１カウンタ７４：第２カウンタ７６：出力制御回路（ゲート回路）７８：演算回路（加算器、ラダー）８０：第１リセット信号入力端子８２：第１クロック信号入力端子８４：出力端子８６：第２リセット信号入力端子８８：第２クロック信号入力端子９０：出力端子９２：入力端子９４：制御端子９６：出力端子９８：第１入力端子１００：第２入力端子１０２：出力端子１０４：出力制御回路１０６：入力端子１０８：出力端子１１０：第１ゲート回路１１２：セレクタ１１４：第２ゲート回路１１６：入力端子１１８：制御端子１２０：出力端子１２２：第１入力端子１２４：第２入力端子１２６：選択端子１２８：出力端子１３０：入力端子１３２：制御端子１３４：出力端子１３６：パタン記憶回路１３８：パタン比較回路１４０：切替端子１４２：第１制御端子１４４：第２制御端子１４６：第１出力端子１４８：第２出力端子１５０：データバス１５２：データバス１５４：第１入力端子１５６：第２入力端子１５８：制御端子１６０：出力端子１６２：第１レジスタ１６４：バッファ１６６：第２レジスタ１６８：入力端子１７０：クロック端子１７２：出力端子１７４：データバス１７６：入力端子１７８：制御端子１８０：出力端子１８２：ＡＮＤゲート１８４：入力端子１８６：クロック端子１８８：出力端子

Claims

【特許請求の範囲】

【請求項１】アドレス信号、リード信号およびライト
信号が入力され、該アドレス信号で指定されたメモリセ
ルのデータを前記リード信号に応じて出力し、該アドレ
ス信号で指定されたメモリセルにデータを前記ライト信
号に応じて入力するメモリ回路を内蔵したメモリテスト
回路において、第１リセット信号および第１クロック信号が入力され、
前記メモリ回路のメモリセルの中から注目セルのアドレ
スを順次に指定する第１出力信号を出力する第１カウン
タと、第２リセット信号および第２クロック信号が入力され、
１つの前記注目セルのアドレスが指定される毎に、前記
メモリ回路の各メモリセルのアドレスを順次に指定する
ために用いられる第２出力信号を出力する第２カウンタ
と、前記第２出力信号および制御信号が入力され、該制御信
号に応じて該第２出力信号を第３出力信号として出力す
る出力制御回路と、前記第１出力信号および前記第３出力信号が入力され、
前記第１出力信号および該第３出力信号に基づいて演算
を行って、前記アドレス信号を出力する演算回路とを以
って構成されたアドレス信号発生手段を具えてなること
を特徴とするメモリテスト回路。
【請求項２】請求項１に記載のメモリテスト回路にお
いて、前記制御回路は、前記第２出力信号を構成する下位側アドレスが入力さ
れ、第１ゲート制御信号に応じて、該下位側アドレス
を、前記第３出力信号を構成する第１ゲート出力信号と
して出力する第１ゲート回路と、前記第２出力信号を構成する上位側アドレスおよび前記
下位側アドレスが入力され、選択信号に応じて、前記上
位側アドレスおよび下位側アドレスのうちの一方を選択
出力信号として出力するセレクタと、前記選択出力信号が入力され、第２ゲート制御信号に応
じて、該選択出力信号を、前記第３出力信号を構成する
第２ゲート出力信号として出力する第２ゲート回路とを
以って構成されてなることを特徴とするメモリテスト回
路。
【請求項３】請求項１に記載のメモリテスト回路にお
いて、前記メモリ回路の各メモリセルのデータの設定値、およ
び、前記メモリ回路にエラーがない場合のメモリテスト
の結果、前記設定値が設定された前記メモリ回路から出
力されるデータである期待値が格納されたパタン記憶回
路と、前記設定値が設定された前記メモリ回路からメモリテス
トの結果、実際に出力される出力データと前記期待値と
がそれぞれ入力され、比較制御信号に応じて、該出力デ
ータと該期待値との比較結果を出力する比較回路とを具
えてなることを特徴とするメモリテスト回路。
【請求項４】請求項１に記載のメモリテスト回路にお
いて、前記メモリ回路の各メモリセルのデータの設定値が入力
され、第１レジスタ制御信号に応じて、該設定値を出力
する第１レジスタと、前記設定値が入力され、メモリテストの際に、前記ライ
ト信号が前記メモリ回路の入力されたときに、該設定値
を前記メモリ回路へ出力するバッファと、前記メモリ回路にエラーがない場合にメモリテスト結
果、前記設定値が設定された前記メモリ回路から出力さ
れるデータである期待値が入力され、第２レジスタ制御
信号に応じて、該期待値を出力する第２レジスタと、メモリテスト結果前記設定値が設定された前記メモリ回
路から実際に出力される出力データおよび前記期待値が
入力され、比較制御信号に応じて、該出力データと該期
待値との比較結果を出力する比較回路とを具えてなるこ
とを特徴とするメモリテスト回路。