JPH0812230B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH0812230B2 JPH0812230B2 JP63221290A JP22129088A JPH0812230B2 JP H0812230 B2 JPH0812230 B2 JP H0812230B2 JP 63221290 A JP63221290 A JP 63221290A JP 22129088 A JP22129088 A JP 22129088A JP H0812230 B2 JPH0812230 B2 JP H0812230B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- pattern
- controller
- control
- instruction
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、IC試験装置に係り、特にLSIの試験におい
ての長大な試験パターンを高速に発生するのに好適なIC
試験装置に関する。
ての長大な試験パターンを高速に発生するのに好適なIC
試験装置に関する。
LSI試験装置は、基本的には、被試験LSIの入力ピンに
与える入力パターンおよび出力ピンの値と比較する期待
パターンとを発生するパターン発生器と、前記入力パタ
ーンを与えるタイミングおよび前記期待パターンとの比
較タイミングとを発生するタイミング発生器と、これら
の発生器からのパターンとタイミングにより実際に試験
に用いるためのデジタル波形を生成する波形フォーマッ
タと、被試験LSIの出力パターンと期待パターンを比較
する比較器とから、構成される。
与える入力パターンおよび出力ピンの値と比較する期待
パターンとを発生するパターン発生器と、前記入力パタ
ーンを与えるタイミングおよび前記期待パターンとの比
較タイミングとを発生するタイミング発生器と、これら
の発生器からのパターンとタイミングにより実際に試験
に用いるためのデジタル波形を生成する波形フォーマッ
タと、被試験LSIの出力パターンと期待パターンを比較
する比較器とから、構成される。
ここで、前記パターン発生器は入力パターンと期待パ
ターンとを予めメモリに格納しておき、試験時にこれを
読み出してパターンの発生を行っている。さらに、同一
パターンの繰り返し発生や、パターンの飛び越し発生を
行うために、メモリの読み出しを制御するアドレス制御
器を備え、メモリにはパターンと共にアドレス制御命令
を格納しておくことにより、複雑なパターン発生を実現
している。
ターンとを予めメモリに格納しておき、試験時にこれを
読み出してパターンの発生を行っている。さらに、同一
パターンの繰り返し発生や、パターンの飛び越し発生を
行うために、メモリの読み出しを制御するアドレス制御
器を備え、メモリにはパターンと共にアドレス制御命令
を格納しておくことにより、複雑なパターン発生を実現
している。
ところで、近年、半導体動作の高速化により、上述し
たようなLSI試験装置、特にパターン発生器の動作の高
速化が強く要望されている。この要望に対しては、特開
昭57−111471号公報「試験パターン発生装置」に開示さ
れた方式が提案されている。
たようなLSI試験装置、特にパターン発生器の動作の高
速化が強く要望されている。この要望に対しては、特開
昭57−111471号公報「試験パターン発生装置」に開示さ
れた方式が提案されている。
これは、試験パターンの格納されたメモリと、そのア
ドレス制御命令の格納されたメモリを分離して、１回の
アドレス制御命令実行により複雑サイクルのパターン読
み出しを行う方式である。すなわち、アドレス制御命令
を格納したメモリとアドレス制御器（プログラムカウン
タ）には1/Nに分周されたクロックを与え、パターンを
格納したメモリは、前記アドレス制御器で発生したアド
レスと、更に下位にＮ進カウンタの出力を合わせたアド
レスとでアクセスし、１つのアドレス制御命令を実行し
ている間に、前記Ｎ進カウンタでＯからＮ−１までの下
位アドレスを発生してパターンを読み出す方式である。
これにより、アドレス制御器の動作速度のＮ倍の速さで
パターンが発生可能となる。
ドレス制御命令の格納されたメモリを分離して、１回の
アドレス制御命令実行により複雑サイクルのパターン読
み出しを行う方式である。すなわち、アドレス制御命令
を格納したメモリとアドレス制御器（プログラムカウン
タ）には1/Nに分周されたクロックを与え、パターンを
格納したメモリは、前記アドレス制御器で発生したアド
レスと、更に下位にＮ進カウンタの出力を合わせたアド
レスとでアクセスし、１つのアドレス制御命令を実行し
ている間に、前記Ｎ進カウンタでＯからＮ−１までの下
位アドレスを発生してパターンを読み出す方式である。
これにより、アドレス制御器の動作速度のＮ倍の速さで
パターンが発生可能となる。
しかしながら、上記従来方式では１つのアドレス制御
命令で読み出されるパターンの数が1:Nと固定的であ
り、従ってパターンの読み出し制御が任意に行えるもの
ではなく、かなりの制約が生じ、従ってパターンの読み
出しの高速化に自ずと限界が生じた。
命令で読み出されるパターンの数が1:Nと固定的であ
り、従ってパターンの読み出し制御が任意に行えるもの
ではなく、かなりの制約が生じ、従ってパターンの読み
出しの高速化に自ずと限界が生じた。
本発明の目的は、上記の問題を解決し、パターンの読
み出し制御に制約を生ぜずに高速動作を実現することに
ある。
み出し制御に制約を生ぜずに高速動作を実現することに
ある。
上記問題は、１回のアドレス制御命令実行に対してＮ
個の試験パターンを連続して読み出すように固定的に定
めたことから発生している。
個の試験パターンを連続して読み出すように固定的に定
めたことから発生している。
実際の試験では連続して読み出されるパターンの数は
雑多であり、パターンを発生する実時間でその都度連続
パターンの個数を制御する必要がある。例えば、アドレ
ス制御命令を実行した後、連続した20パターンを読み出
し、続いて、飛び越したアドレスから連続して４パター
ンを読み出す・・・等の制御をする必要がある。この
時、上記従来方式を用いて、アドレス制御器に与えるク
ロックの分周数とパターンの読み出しに用いる下位のＮ
進カウンタを可変にしても高速化は達成できない。１回
のアドレス制御命令を実行で、少なくともＮ個以上のパ
ターンを読み出すという保証がなく、場合によっては１
回のアドレス制御命令に対して１個のパターンしか読み
出さないことがあるためである。従って最悪の場合、各
々のパターンを読み出すと共にアドレス制御命令を毎サ
イクル実行することになり、上記従来方式の効果である
Ｎ倍の速度での発生は不可能になる。
雑多であり、パターンを発生する実時間でその都度連続
パターンの個数を制御する必要がある。例えば、アドレ
ス制御命令を実行した後、連続した20パターンを読み出
し、続いて、飛び越したアドレスから連続して４パター
ンを読み出す・・・等の制御をする必要がある。この
時、上記従来方式を用いて、アドレス制御器に与えるク
ロックの分周数とパターンの読み出しに用いる下位のＮ
進カウンタを可変にしても高速化は達成できない。１回
のアドレス制御命令を実行で、少なくともＮ個以上のパ
ターンを読み出すという保証がなく、場合によっては１
回のアドレス制御命令に対して１個のパターンしか読み
出さないことがあるためである。従って最悪の場合、各
々のパターンを読み出すと共にアドレス制御命令を毎サ
イクル実行することになり、上記従来方式の効果である
Ｎ倍の速度での発生は不可能になる。
以上のことから本発明では、高速化を達成するため、
アドレス制御命令の実行は固定的に1/Nのクロック（又
は動作クロックＮ）で行い、パターンメモリの読み出し
は実際の動作クロックＮ（又はＮ倍のクロック）で行う
ようにする。さらに、アドレス制御器を、１回のアドレ
ス制御命令実行で連続アドレスの指定情報を発生する部
分と、この情報から実際に連続アドレスを発生する部分
との２つに分割して、これら２つをバッファメモリを介
してつなぐことにより、制約のないパターン読み出しを
可能にする。
アドレス制御命令の実行は固定的に1/Nのクロック（又
は動作クロックＮ）で行い、パターンメモリの読み出し
は実際の動作クロックＮ（又はＮ倍のクロック）で行う
ようにする。さらに、アドレス制御器を、１回のアドレ
ス制御命令実行で連続アドレスの指定情報を発生する部
分と、この情報から実際に連続アドレスを発生する部分
との２つに分割して、これら２つをバッファメモリを介
してつなぐことにより、制約のないパターン読み出しを
可能にする。
LSI試験装置で高速化のネックとなっているパターン
発生器のアドレス制御器は、本発明では常に1/Nのクロ
ック（又は動作クロックＮ）で動作させるため、パター
ンメモリをそのＮ倍の速度で読み出して高速にパターン
を発生することができる。また、アドレス制御器を２つ
に分割し、それらの間にバッファメモリを介したため、
アドレス制御命令と連続読み出しを行うパターンとの対
応が必ずしも1:Nでなくとも動作可能である。第１のア
ドレス制御器で発生した連続アドレス情報はいったんバ
ッファメモリに蓄えられる。他方、実際に連続したアド
レスを発生する第２のアドレス制御器は、前記連続アド
レス情報をバッファメモリから受け取り、前記第１のア
ドレス制御器のＮ倍の速度でパターンメモリにアドレス
を出力する。連続アドレスの発生を終了すると、再びバ
ッファメモリから次の連続アドレス情報を受け取り、上
記の動作を繰り返す。ここで、連続アドレス情報は動作
クロックの1/Nの速度でバッファメモリに書き込まれ
る。一方、これを読み出す周期は固定的ではなく、速く
なったり遅くなったりする。しかし、パターン発生開始
にあたって予めアドレス制御命令を実行してバッファメ
モリを満杯にしておくことにより、アドレス制御命令と
対応する連続アドエスの個数が変わっても、平均して1:
N以上であれば動作することが可能となる。
発生器のアドレス制御器は、本発明では常に1/Nのクロ
ック（又は動作クロックＮ）で動作させるため、パター
ンメモリをそのＮ倍の速度で読み出して高速にパターン
を発生することができる。また、アドレス制御器を２つ
に分割し、それらの間にバッファメモリを介したため、
アドレス制御命令と連続読み出しを行うパターンとの対
応が必ずしも1:Nでなくとも動作可能である。第１のア
ドレス制御器で発生した連続アドレス情報はいったんバ
ッファメモリに蓄えられる。他方、実際に連続したアド
レスを発生する第２のアドレス制御器は、前記連続アド
レス情報をバッファメモリから受け取り、前記第１のア
ドレス制御器のＮ倍の速度でパターンメモリにアドレス
を出力する。連続アドレスの発生を終了すると、再びバ
ッファメモリから次の連続アドレス情報を受け取り、上
記の動作を繰り返す。ここで、連続アドレス情報は動作
クロックの1/Nの速度でバッファメモリに書き込まれ
る。一方、これを読み出す周期は固定的ではなく、速く
なったり遅くなったりする。しかし、パターン発生開始
にあたって予めアドレス制御命令を実行してバッファメ
モリを満杯にしておくことにより、アドレス制御命令と
対応する連続アドエスの個数が変わっても、平均して1:
N以上であれば動作することが可能となる。
以下、本発明の実施例を図面により説明する。
第１図は本発明によるIC試験装置の一実施例を示すブ
ロック図である。IC試験装置３は、基本的には、被試験
IC12（メモリIC,LSIなど）に与える試験信号16を指定す
る試験パターン107と、その試験パターン107が与えられ
た時に期待される出力信号17を指定する期待パターン10
9とを格納する試験パターンメモリ９と、試験波形16の
出力タイミング108および後述出力波形111と前記期待パ
ターン109との比較を行う判定タイミング113を発生する
タイミング発生器４と、試験パターン107に従い出力タ
イミング108で試験波形110を生成する波形生成器10と、
判定タイミング113で期待パターン109と被試験IC12から
の出力波形111とを比較する比較器14と、その比較結果1
12を記憶するフェイルメモリ15とから、構成される。
ロック図である。IC試験装置３は、基本的には、被試験
IC12（メモリIC,LSIなど）に与える試験信号16を指定す
る試験パターン107と、その試験パターン107が与えられ
た時に期待される出力信号17を指定する期待パターン10
9とを格納する試験パターンメモリ９と、試験波形16の
出力タイミング108および後述出力波形111と前記期待パ
ターン109との比較を行う判定タイミング113を発生する
タイミング発生器４と、試験パターン107に従い出力タ
イミング108で試験波形110を生成する波形生成器10と、
判定タイミング113で期待パターン109と被試験IC12から
の出力波形111とを比較する比較器14と、その比較結果1
12を記憶するフェイルメモリ15とから、構成される。
また、第１図に示すドライバ11は、論理レベルで生成
される試験波形110を実際の電圧レベルに変換して被試
験IC12に与える試験信号16を作り出す。レシーバ13は、
被試験IC12から出力される出力信号17を受けて論理レベ
ルの出力波形111に変換する。
される試験波形110を実際の電圧レベルに変換して被試
験IC12に与える試験信号16を作り出す。レシーバ13は、
被試験IC12から出力される出力信号17を受けて論理レベ
ルの出力波形111に変換する。
このIC試験装置３で最も長い動作時間を要するのは、
試験パターン107を読み出す為のパターンアドレス106を
発生する部分である。この部分は、本発明では、例えば
連続したアドレスを一括して指定する情報102を出力す
るアドレスマクロ制御部５と、これに動作クロック100
を1/Nに分周して与える1/N分周器６と、上記情報102を
一時的に蓄えるバッファメモリ７と、蓄えられた情報10
2をバッファメモリ７から受け取り、一括して指定され
た一連のアドレス（パターンアドレス106）を毎サイク
ル展開して発生するアドレスマクロ制御展開部８とから
構成する。
試験パターン107を読み出す為のパターンアドレス106を
発生する部分である。この部分は、本発明では、例えば
連続したアドレスを一括して指定する情報102を出力す
るアドレスマクロ制御部５と、これに動作クロック100
を1/Nに分周して与える1/N分周器６と、上記情報102を
一時的に蓄えるバッファメモリ７と、蓄えられた情報10
2をバッファメモリ７から受け取り、一括して指定され
た一連のアドレス（パターンアドレス106）を毎サイク
ル展開して発生するアドレスマクロ制御展開部８とから
構成する。
以下、これらの動作を説明する。
まず、ホストコンピュータ１から予めバス２を介し
て、一連のアドレス制御命令で構成されたパターン制御
プログラムがアドレスマクロ制御部５に書き込まれる。
また、試験パターンが試験パターンメモリ９に、タイミ
ングデータがタイミング発生器４に、各々書き込まれ
る。実際の試験に先立ち、タイミング発生器４から動作
クロック100を出力させる。1/N分周器６はこれを分周し
て分周クロック101を生成する。これによって、アドレ
スマクロ制御部５は上記のように予め書き込まれたプロ
グラムを実行し、一連のアドレスを指定したアドレスマ
クロ情報102をバッファメモリ７に次々と出力する。バ
ッファメモリ７は、上記情報102で容量が満杯になると
一時停止信号104を出力してアドレスマクロ制御部５の
動作を停止させる。
て、一連のアドレス制御命令で構成されたパターン制御
プログラムがアドレスマクロ制御部５に書き込まれる。
また、試験パターンが試験パターンメモリ９に、タイミ
ングデータがタイミング発生器４に、各々書き込まれ
る。実際の試験に先立ち、タイミング発生器４から動作
クロック100を出力させる。1/N分周器６はこれを分周し
て分周クロック101を生成する。これによって、アドレ
スマクロ制御部５は上記のように予め書き込まれたプロ
グラムを実行し、一連のアドレスを指定したアドレスマ
クロ情報102をバッファメモリ７に次々と出力する。バ
ッファメモリ７は、上記情報102で容量が満杯になると
一時停止信号104を出力してアドレスマクロ制御部５の
動作を停止させる。
この状態から試験を開始する。
アドレスマクロ制御展開部８は動作クロック100に従
い、要求信号105を出力してバッファメモリ７からアド
レスマクロ情報103を受け取り、これを展開してパター
ンアドレス106を出力する。この展開が終わると再び要
求信号105を出力して、次のアドレスマクロ情報103を受
け取り、さらに続いてパターンアドレス106を出力す
る。
い、要求信号105を出力してバッファメモリ７からアド
レスマクロ情報103を受け取り、これを展開してパター
ンアドレス106を出力する。この展開が終わると再び要
求信号105を出力して、次のアドレスマクロ情報103を受
け取り、さらに続いてパターンアドレス106を出力す
る。
試験パターンメモリ９はパターンアドレス106に対応
するデータを読み出し、試験パターン107として出力す
る。試験パターンメモリ９は同時に期待パターン109を
も出力する。波形生成器10は、上記試験パターン107に
従って試験波形110を出力し、ドライバ11はこれを試験
信号16に変換して被試験IC12に与える。これにより、被
試験IC12から出力される信号17はレシーバ13で出力波形
111に変換され、比較器14に与えられる。比較器14は、
上記期待パターン109と出力波形111とを比較し、比較結
果12を得るもので、この比較結果12はフェイルメモリ14
に記憶される。
するデータを読み出し、試験パターン107として出力す
る。試験パターンメモリ９は同時に期待パターン109を
も出力する。波形生成器10は、上記試験パターン107に
従って試験波形110を出力し、ドライバ11はこれを試験
信号16に変換して被試験IC12に与える。これにより、被
試験IC12から出力される信号17はレシーバ13で出力波形
111に変換され、比較器14に与えられる。比較器14は、
上記期待パターン109と出力波形111とを比較し、比較結
果12を得るもので、この比較結果12はフェイルメモリ14
に記憶される。
以上の動作において、アドレスマクロ制御展開部８が
アドレスマクロ情報103を受け取ることにより、最初は
満杯であったバッファメモリ７に空きエリアができてく
る。するとバッファメモリ７は一時停止信号104を出力
するのを止めて、再びアドレスマクロ制御部５を動作可
能にする。
アドレスマクロ情報103を受け取ることにより、最初は
満杯であったバッファメモリ７に空きエリアができてく
る。するとバッファメモリ７は一時停止信号104を出力
するのを止めて、再びアドレスマクロ制御部５を動作可
能にする。
このようにアドレスマクロ制御部５とアドレスマクロ
制御展開部８との動作対応が必ずしも1:Nでなくとも、
バッファメモリ７の空きエリアが増減して矛盾なく動作
を可能にしている。
制御展開部８との動作対応が必ずしも1:Nでなくとも、
バッファメモリ７の空きエリアが増減して矛盾なく動作
を可能にしている。
アドレスマクロ制御展開部８は、途切れることなく次
々とパターンアドレス106を出力する。一つのマクロ展
開を終了すると、次のアドレスマクロ情報を入力する。
バッファメモリ７はアドレスマクロ制御展開部８によっ
て空きとなったエリアを補う為にアドレスマクロ制御部
５を動作させて新しいアドレスマクロ情報102を補給す
る。ここでアドレスマクロ制御５の動作とアドレスマク
ロ制御展開部８の動作の比が、1:N（例えば２）よりも
小さいと、最初にバッファメモリ７に蓄えておいたアド
レスマクロ情報が少なくなってくる。このような状態が
続けばバッファメモリ７は空になってしまう。しかし、
実際の試験では、そのような場合が続くことはなく、Ｎ
を適切に選べば、殆どの場合で比を1:Nよりも大きくす
ることができる。したがって、バッファメモリ７の空エ
リアは試験の最中に増減することはあっても、全てのエ
リアが空とはならない。
々とパターンアドレス106を出力する。一つのマクロ展
開を終了すると、次のアドレスマクロ情報を入力する。
バッファメモリ７はアドレスマクロ制御展開部８によっ
て空きとなったエリアを補う為にアドレスマクロ制御部
５を動作させて新しいアドレスマクロ情報102を補給す
る。ここでアドレスマクロ制御５の動作とアドレスマク
ロ制御展開部８の動作の比が、1:N（例えば２）よりも
小さいと、最初にバッファメモリ７に蓄えておいたアド
レスマクロ情報が少なくなってくる。このような状態が
続けばバッファメモリ７は空になってしまう。しかし、
実際の試験では、そのような場合が続くことはなく、Ｎ
を適切に選べば、殆どの場合で比を1:Nよりも大きくす
ることができる。したがって、バッファメモリ７の空エ
リアは試験の最中に増減することはあっても、全てのエ
リアが空とはならない。
以下、第２図に示す実際の制御プログラムを例に具体
的な動作を説明する。
的な動作を説明する。
第２図（ａ）に、従来の制御プログラム例を示す。こ
こで、NOPは次のアドレスに進むことを指示している。
またJUMPはオペランドで示されたアドレスに分岐するこ
とを指示している。第２図（ａ）のプログラムを実行し
た場合、アドレスは０−１−２−３−４−５−９−10−
11−６−７−８の順に発生される。
こで、NOPは次のアドレスに進むことを指示している。
またJUMPはオペランドで示されたアドレスに分岐するこ
とを指示している。第２図（ａ）のプログラムを実行し
た場合、アドレスは０−１−２−３−４−５−９−10−
11−６−７−８の順に発生される。
このプログラムを本発明装置において実行するには、
まずプログラムの変換を行わなければならない。この変
換後のプログラム例を第２図（ｂ）に示す。ここでの変
換は、連続して発生されるアドレスに圧縮して、一つの
制御命令に対応させることで行う。例えば、第２図
（ａ）のアドレス０から５まではNOP命令により連続し
て発生される。よって、通常の場合は＋１したアドレス
を次々と発生するものとすれば、アドレス０からアドレ
ス５までに対応した命令のうち、意味のあるのはアドレ
ス５に対応した「JUMP to 9」だけである。そこで、こ
れらのアドレスに対応した命令を一つにまとめて、「通
常の場合はアドレスを＋１し、アドレス５に達するとJU
MP to 9を実行する。」という意味の命令に圧縮する。
以下、同様にNOP命令をそれに続くNOP以外の命令にまと
めた結果が第２図（ｂ）である。各々の命令には圧縮前
に対応していたアドレスを対応ロケーションとして付加
してある。この情報によりその命令を何時実行するのか
を指定する。また命令を圧縮した為に，分岐命令等のオ
ペランドは本来のオペランドに加えて、分岐先に対応し
た圧縮アドレスを示す圧縮オペランドを付加してある。
まずプログラムの変換を行わなければならない。この変
換後のプログラム例を第２図（ｂ）に示す。ここでの変
換は、連続して発生されるアドレスに圧縮して、一つの
制御命令に対応させることで行う。例えば、第２図
（ａ）のアドレス０から５まではNOP命令により連続し
て発生される。よって、通常の場合は＋１したアドレス
を次々と発生するものとすれば、アドレス０からアドレ
ス５までに対応した命令のうち、意味のあるのはアドレ
ス５に対応した「JUMP to 9」だけである。そこで、こ
れらのアドレスに対応した命令を一つにまとめて、「通
常の場合はアドレスを＋１し、アドレス５に達するとJU
MP to 9を実行する。」という意味の命令に圧縮する。
以下、同様にNOP命令をそれに続くNOP以外の命令にまと
めた結果が第２図（ｂ）である。各々の命令には圧縮前
に対応していたアドレスを対応ロケーションとして付加
してある。この情報によりその命令を何時実行するのか
を指定する。また命令を圧縮した為に，分岐命令等のオ
ペランドは本来のオペランドに加えて、分岐先に対応し
た圧縮アドレスを示す圧縮オペランドを付加してある。
第２図（ｂ）のプログラムを実行するハードウェアの
具体的構成例を第３図に示す。ここには、アドレスマク
ロ制御部５とアドレスマクロ制御展開部８とバッファメ
モリ７の詳細を示してある。
具体的構成例を第３図に示す。ここには、アドレスマク
ロ制御部５とアドレスマクロ制御展開部８とバッファメ
モリ７の詳細を示してある。
アドレスマクロ制御部５は、制御プログラムを格納す
るプログラムメモリ21と、このメモリ21の読み出しアド
レスを指定するプログラムカウンタ20と、読み出された
制御命令121を解釈して必要な制御信号を出力する制御
器22と、ループ命令等の繰り返し回数を計数するカウン
タ23とから構成される。このような構成において、ま
ず、プログラムカウンタ20から出力されたアドレス120
によりプログラムメモリ21から命令が読み出される。制
御器22はこれを解釈して、もし分岐命令であれば、プロ
グラムカウンタ20に圧縮オペランド122を取り込むよう
に制御信号125で指示する。また、上記命令がループ等
の繰り返し命令であれば、その最初のサイクルでカウン
タ23に対してオペランド124を取り込むように指示し、
以後のサイクルからは、カウントダウンするようにカウ
ンタ23に指示する。この時ループ命令であれば、プログ
ラムカウンタ20に対しては、繰り返し回数の計数中はア
ドレスの取り込み指示し、その後カウンタ23から計算の
終了信号127が出力された時点でプログラムカウンタ20
に対して＋１を指示してループの繰り返しおよび脱出を
実現する。
るプログラムメモリ21と、このメモリ21の読み出しアド
レスを指定するプログラムカウンタ20と、読み出された
制御命令121を解釈して必要な制御信号を出力する制御
器22と、ループ命令等の繰り返し回数を計数するカウン
タ23とから構成される。このような構成において、ま
ず、プログラムカウンタ20から出力されたアドレス120
によりプログラムメモリ21から命令が読み出される。制
御器22はこれを解釈して、もし分岐命令であれば、プロ
グラムカウンタ20に圧縮オペランド122を取り込むよう
に制御信号125で指示する。また、上記命令がループ等
の繰り返し命令であれば、その最初のサイクルでカウン
タ23に対してオペランド124を取り込むように指示し、
以後のサイクルからは、カウントダウンするようにカウ
ンタ23に指示する。この時ループ命令であれば、プログ
ラムカウンタ20に対しては、繰り返し回数の計数中はア
ドレスの取り込み指示し、その後カウンタ23から計算の
終了信号127が出力された時点でプログラムカウンタ20
に対して＋１を指示してループの繰り返しおよび脱出を
実現する。
このアドレスマクロ制御部５からバッファメモリ７に
対して、アドレス展開命令128と、オペランド124と、対
応ロケーション123とを出力し、これを書き込み制御信
号129よりバッファメモリ７に書き込む。バッファメモ
リ７は、満杯（空エリア無）になると一時停止信号104
を出力してアドレスマクロ制御部５を停止させる。
対して、アドレス展開命令128と、オペランド124と、対
応ロケーション123とを出力し、これを書き込み制御信
号129よりバッファメモリ７に書き込む。バッファメモ
リ７は、満杯（空エリア無）になると一時停止信号104
を出力してアドレスマクロ制御部５を停止させる。
一方、アドレスマクロ制御展開部８では、バッファメ
モリ７からアドレス展開命令128′とオペランド124′と
対応ロケーション123′とを受け取り、展開したアドレ
スを生成する。制御器24は、通常、アドレスカウンタ25
に対して＋１を指示している。アドレスカウンタ25の示
すアドレス106と対応アドレス123′が一致して比較器27
から一致信号138が出力されると、制御器24はアドレス
展開命令128′の示す制御内容をアドレスカウンタ25に
制御信号136により指示する。もし上記命令128′が分岐
命令であれば、制御信号136はオペランドの取り込みを
指し示し、アドレスカウンタ25はこれに応じてオペラン
ド124′を取り込み、分岐を行う。これと同時に、制御
器24は次のアドレス展開命令への要求信号105をバッフ
ァメモリに出力して、途切れることなく命令を実行して
いる。
モリ７からアドレス展開命令128′とオペランド124′と
対応ロケーション123′とを受け取り、展開したアドレ
スを生成する。制御器24は、通常、アドレスカウンタ25
に対して＋１を指示している。アドレスカウンタ25の示
すアドレス106と対応アドレス123′が一致して比較器27
から一致信号138が出力されると、制御器24はアドレス
展開命令128′の示す制御内容をアドレスカウンタ25に
制御信号136により指示する。もし上記命令128′が分岐
命令であれば、制御信号136はオペランドの取り込みを
指し示し、アドレスカウンタ25はこれに応じてオペラン
ド124′を取り込み、分岐を行う。これと同時に、制御
器24は次のアドレス展開命令への要求信号105をバッフ
ァメモリに出力して、途切れることなく命令を実行して
いる。
また、アドレス展開命令128′がリピート命令であれ
ば、アドレスカウンタ25と対応アドレス123′とが一致
した時点で、アドレスカウンタ25を凍結させる。この一
致した最初のサイクルで繰り返し回数（オペランド12
4′）をカウンタ26にロードして、続くサイクルからは
カウントダウンを指示する。カウンタ26での計数が終了
するとカウンタ26は終了信号137により制御器24に知ら
せる。制御器24はそれに応じてアドレスカウンタ25の上
記凍結を解除して＋１を指示して、同一アドレスの繰り
返し発生（リピート）を行う。
ば、アドレスカウンタ25と対応アドレス123′とが一致
した時点で、アドレスカウンタ25を凍結させる。この一
致した最初のサイクルで繰り返し回数（オペランド12
4′）をカウンタ26にロードして、続くサイクルからは
カウントダウンを指示する。カウンタ26での計数が終了
するとカウンタ26は終了信号137により制御器24に知ら
せる。制御器24はそれに応じてアドレスカウンタ25の上
記凍結を解除して＋１を指示して、同一アドレスの繰り
返し発生（リピート）を行う。
第４図は第３図のハードウェア構成で第２図（ｂ）に
示したプログラムを実行した時の動作を説明するための
図で、以下、この図を参照して同上プログラムの実行動
作について述べる。第３図のプログラムメモリ21には予
め第２図（ｂ）に示したプログラムを格納しておく。最
初の分周クロック101によりプログラムカウンタ20がア
ドレス０を出力し、これに応じてプログラムメモリ21か
ら命令（121〜124）「JUMP 9（２） at 5」が読み出さ
れる。制御器22は、書き込み信号129を出力してバッフ
ァメモリ７に「JUMP 9 at 5」を蓄えさせる。また、プ
ログラムカウンタ20に対しては圧縮アドレスの「取り込
む」を指示して、次のクロック101でプログラムカウン
タ20の値は２に更新される。今度はアドレス２に対応し
た命令（121〜124）「JUMP 6（１） at 11」が読み出さ
れ、バッファメモリ７は制御器22からの書き込み信号12
9により、圧縮オペランド以外のコードを格納する。プ
ログラムカウンタ20には再び「取り込み」が指示され、
次のクロック101でアドレス１に値を更新する。以後同
様に対応した命令「END at 8」が読み出され、バッファ
メモリ７にこれが格納される。ここで、制御器22はEND
命令（終了信号127）の検出により、動作を停止して以
後のクロック101を無視する。
示したプログラムを実行した時の動作を説明するための
図で、以下、この図を参照して同上プログラムの実行動
作について述べる。第３図のプログラムメモリ21には予
め第２図（ｂ）に示したプログラムを格納しておく。最
初の分周クロック101によりプログラムカウンタ20がア
ドレス０を出力し、これに応じてプログラムメモリ21か
ら命令（121〜124）「JUMP 9（２） at 5」が読み出さ
れる。制御器22は、書き込み信号129を出力してバッフ
ァメモリ７に「JUMP 9 at 5」を蓄えさせる。また、プ
ログラムカウンタ20に対しては圧縮アドレスの「取り込
む」を指示して、次のクロック101でプログラムカウン
タ20の値は２に更新される。今度はアドレス２に対応し
た命令（121〜124）「JUMP 6（１） at 11」が読み出さ
れ、バッファメモリ７は制御器22からの書き込み信号12
9により、圧縮オペランド以外のコードを格納する。プ
ログラムカウンタ20には再び「取り込み」が指示され、
次のクロック101でアドレス１に値を更新する。以後同
様に対応した命令「END at 8」が読み出され、バッファ
メモリ７にこれが格納される。ここで、制御器22はEND
命令（終了信号127）の検出により、動作を停止して以
後のクロック101を無視する。
実際の試験はこの状態から始める。動作の開始に当た
っては、まず要求信号105が出力される。第４図の下方
に示した動作クロック100により、バッファメモリ７に
格納された最初の命令「JUMP 9 at 5」が読み出され
る。ここで、アドレスカウンタ25の初期値が０であると
すると、アドレスカウンタ25の値と対応ロケーション12
3′とが一致しないため、制御器24はアドレスカウンタ2
5に対して制御信号136により＋１を指示する。以後、こ
の指示によりパターンアドレス106は0,1,2,3,4と、次々
に＋１される。次に＋１されて５になると、対応ロケー
ション123′との一致を比較器27が検出して一致信号138
を制御器24に与える。ここで制御器24はアドレスカウン
タ25に対して、オペランド124′の取り込みを指示し、
同時にバッファメモリ７に対して要求信号105を出力す
る。次のクロック100でアドレスカウント５はオペラン
ドを取り込んで値を９にする。これにより、新たな命令
「JUMP 6 at 11」がバッファメモリ７から読み出され
るが、アドレスカウンタ25と対応ロケーション123′が
一致しない為、制御器24はアドレスカウンタ25に対して
＋１を指示する。そこでアドレスカウンタ25はクロック
100が入力される度に＋１して、9,10,11と値を更新す
る。ここで、対応ロケーション123′との一致を比較器2
7が検出して一致信号138を制御器24に与える。制御器24
はアドレスカウンタ25に制御信号136を送り、これにオ
ペランド124′の取り込みを指示すると共に、バッファ
メモリ７に要求信号105を出力する。次のクロック100で
アドレスカウンタ25はオペランド124′を取り込み、値
を６に更新する。これにより、バッファメモリ７からは
次の命令［END at ８］が読み出される。その後、アド
レスカウンタ25は再び＋１され、7,8と値を更新した所
で対応ロケーション123′と一致し、ここで動作を終了
する。
っては、まず要求信号105が出力される。第４図の下方
に示した動作クロック100により、バッファメモリ７に
格納された最初の命令「JUMP 9 at 5」が読み出され
る。ここで、アドレスカウンタ25の初期値が０であると
すると、アドレスカウンタ25の値と対応ロケーション12
3′とが一致しないため、制御器24はアドレスカウンタ2
5に対して制御信号136により＋１を指示する。以後、こ
の指示によりパターンアドレス106は0,1,2,3,4と、次々
に＋１される。次に＋１されて５になると、対応ロケー
ション123′との一致を比較器27が検出して一致信号138
を制御器24に与える。ここで制御器24はアドレスカウン
タ25に対して、オペランド124′の取り込みを指示し、
同時にバッファメモリ７に対して要求信号105を出力す
る。次のクロック100でアドレスカウント５はオペラン
ドを取り込んで値を９にする。これにより、新たな命令
「JUMP 6 at 11」がバッファメモリ７から読み出され
るが、アドレスカウンタ25と対応ロケーション123′が
一致しない為、制御器24はアドレスカウンタ25に対して
＋１を指示する。そこでアドレスカウンタ25はクロック
100が入力される度に＋１して、9,10,11と値を更新す
る。ここで、対応ロケーション123′との一致を比較器2
7が検出して一致信号138を制御器24に与える。制御器24
はアドレスカウンタ25に制御信号136を送り、これにオ
ペランド124′の取り込みを指示すると共に、バッファ
メモリ７に要求信号105を出力する。次のクロック100で
アドレスカウンタ25はオペランド124′を取り込み、値
を６に更新する。これにより、バッファメモリ７からは
次の命令［END at ８］が読み出される。その後、アド
レスカウンタ25は再び＋１され、7,8と値を更新した所
で対応ロケーション123′と一致し、ここで動作を終了
する。
以上の説明では短いプログラムを例にしたが、実行に
長大な時間を要するプログラムではバッファメモリ７が
満杯になることがある。この場合、バッファメモリ７か
ら一時停止信号104が出力されアドレスマクロ制御部５
の動作を停止させる。この間、アドレスマクロ制御展開
部８が動作を進め、バッファメモリ７から命令を読み出
してバッファメモリ７に空きエリアできると、一時停止
信号104が解除されてアドレスマクロ制御部５は、再び
動作を開始する。
長大な時間を要するプログラムではバッファメモリ７が
満杯になることがある。この場合、バッファメモリ７か
ら一時停止信号104が出力されアドレスマクロ制御部５
の動作を停止させる。この間、アドレスマクロ制御展開
部８が動作を進め、バッファメモリ７から命令を読み出
してバッファメモリ７に空きエリアできると、一時停止
信号104が解除されてアドレスマクロ制御部５は、再び
動作を開始する。
また、上述動作例ではループやリピート等の繰り返し
制御命令を取り上げなかったが、これらの実行回数は、
最も内側のループ、またはリピート命令では第３図のカ
ウンタ26で計数され、外側のループではカウンタ23で計
数される。ここで、カウンタ26で計数される一連の繰り
返しアドレスは、一かたまりとして扱われ、アドレスマ
クロ制御部５では１回の制御命令を実行するだけであ
る。
制御命令を取り上げなかったが、これらの実行回数は、
最も内側のループ、またはリピート命令では第３図のカ
ウンタ26で計数され、外側のループではカウンタ23で計
数される。ここで、カウンタ26で計数される一連の繰り
返しアドレスは、一かたまりとして扱われ、アドレスマ
クロ制御部５では１回の制御命令を実行するだけであ
る。
なお、1/N分周器６でＮの値は本実施例では４とした
が、これに限らず、アドレスマクロ制御部５における命
令の実行頻度に応じて、バッファメモリ７が空にならな
い程度に適当に決めれば良い。Ｎの値は設計時に固定と
しても良く、また、Ｎの設定用のレジスタを設け、その
値を命令121で実時間に設定できるようにしても良い。
が、これに限らず、アドレスマクロ制御部５における命
令の実行頻度に応じて、バッファメモリ７が空にならな
い程度に適当に決めれば良い。Ｎの値は設計時に固定と
しても良く、また、Ｎの設定用のレジスタを設け、その
値を命令121で実時間に設定できるようにしても良い。
また、本実施例ではバッファメモリ７としてFIFO（例
えばMMI社製67411Aなど）を用いた場合を想定して説明
したが、これに限らず、複数のメモリプレートを交互に
切り換えて、一方から読み出している時に他方に書き込
みを行うようにしても良い。この場合は、メモリプレー
ンのアドレスを指示する為のアドレスカウンタを設け、
読み出し中のメモリプレーンに対応する上記アドレスカ
ウンタがMAXに達した（アドレス０から書き込む場合）
ことを検出してメモリプレーンの切り換えを行うように
する。また書き込み中のメモリプレーンに対応したアド
レスカウンタがMAXに達した場合は、一時停止信号を出
力して書き込みを停止させるようにする。
えばMMI社製67411Aなど）を用いた場合を想定して説明
したが、これに限らず、複数のメモリプレートを交互に
切り換えて、一方から読み出している時に他方に書き込
みを行うようにしても良い。この場合は、メモリプレー
ンのアドレスを指示する為のアドレスカウンタを設け、
読み出し中のメモリプレーンに対応する上記アドレスカ
ウンタがMAXに達した（アドレス０から書き込む場合）
ことを検出してメモリプレーンの切り換えを行うように
する。また書き込み中のメモリプレーンに対応したアド
レスカウンタがMAXに達した場合は、一時停止信号を出
力して書き込みを停止させるようにする。
さらに本実施例では、試験パターンの発生制御を、パ
ターンメモリの読み出し制御で行う構成としたが、これ
に限らず、演算器と、その制御命令を格納する命令メモ
リの読み出しで制御するように構成してもよい。この場
合は高速で試験パターンが発生可能になる。
ターンメモリの読み出し制御で行う構成としたが、これ
に限らず、演算器と、その制御命令を格納する命令メモ
リの読み出しで制御するように構成してもよい。この場
合は高速で試験パターンが発生可能になる。
以上説明したように、上述実施例によればパターンメ
モリの読み出しを制御するアドレス制御器の動作速度の
数倍の速さで試験パターンが読み出し可能となる。
モリの読み出しを制御するアドレス制御器の動作速度の
数倍の速さで試験パターンが読み出し可能となる。
本発明によれば、LSI等のICの試験パターンを格納し
たパターンメモリの読み出しを、特に制約を設けずに従
来方式より数倍の速度で制御することが可能になるとい
う効果がある。
たパターンメモリの読み出しを、特に制約を設けずに従
来方式より数倍の速度で制御することが可能になるとい
う効果がある。
第１図は本発明装置の一実施例を示すブロック図、第２
図は本発明におけるプログラム変換を説明するための
図、第３図は本発明装置におけるアドレス制御構成部分
の具体例を示すブロック図、第４図は第３図の構成を備
えた本発明装置の動作を説明するための図である。 １……ホストコンピュータ、３……IC試験装置、４……
タイミング発生器、５……アドレスマクロ制御部、６…
…1/N分周器、７……バッファメモリ、８……アドレス
マクロ制御展開部、９……試験パターンメモリ、20……
プログラムカウンタ、21……プログラムメモリ、22,24
……制御器、23,26……カウンタ、25……アドレスカウ
ンタ、27……比較器。
図は本発明におけるプログラム変換を説明するための
図、第３図は本発明装置におけるアドレス制御構成部分
の具体例を示すブロック図、第４図は第３図の構成を備
えた本発明装置の動作を説明するための図である。 １……ホストコンピュータ、３……IC試験装置、４……
タイミング発生器、５……アドレスマクロ制御部、６…
…1/N分周器、７……バッファメモリ、８……アドレス
マクロ制御展開部、９……試験パターンメモリ、20……
プログラムカウンタ、21……プログラムメモリ、22,24
……制御器、23,26……カウンタ、25……アドレスカウ
ンタ、27……比較器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神谷 亮平 東京都千代田区大手町２丁目６番２号 日 立電子エンジニアリング株式会社内 (56)参考文献 特公 昭63−19027（ＪＰ，Ｂ２)
Claims (2)
- 【請求項１】試験パターンを用いてICを試験するIC試験
装置において、試験パターンの制御命令を格納するため
の第１の記憶手段と、該第１の記憶手段にアドレスを指
定する第１のアドレス発生手段と、試験パターンを格納
するための第２の記憶手段と、該第２の記憶手段にアド
レスを指定する第２のアドレス発生手段と、上記第１の
記憶手段から読み出された制御命令を解釈して上記第１
のアドレス発生手段を制御すると共に上記第２のアドレ
ス発生手段の制御情報を出力する第１の制御器と、該第
１の制御器からの制御情報を一時的に蓄える第３の記憶
手段と、該第３の記憶手段から読み出された制御情報に
従い、上記第２のアドレス発生手段を制御する第２の制
御器と、動作クロックを1/Nに分周する分周器とを備
え、上記第１のアドレス発生手段を上記分周器で1/Nに
分周されたクロックで動作させることを特徴とするIC試
験装置。 - 【請求項２】試験パターンを用いてICを試験するIC試験
装置において、試験パターンの制御命令を格納するため
の第１の記憶手段と、該第１の記憶手段にアドレスを指
定する第１のアドレス発生手段と、試験パターンを格納
するための第２の記憶手段と、該第２の記憶手段にアド
レスを指定する第２のアドレス発生手段と、上記第１の
記憶手段から読み出された制御命令を解釈して上記第１
のアドレス発生手段を制御すると共に上記第２のアドレ
ス発生手段の制御情報を出力する第１の制御器と、該第
１の制御器からの制御情報を一時的に蓄える第３の記憶
手段と、該第３の記憶手段から読み出された制御情報に
従い上記第２のアドレス発生手段を制御する第２の制御
器と、動作クロックをＮ倍に逓倍する逓倍器とを備え、
上記第２のアドレス発生手段を上記逓倍器でＮ倍に逓倍
されたクロックで動作させることを特徴とするIC試験装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221290A JPH0812230B2 (ja) | 1988-09-06 | 1988-09-06 | Ｉｃ試験装置 |
| US07/401,228 US5018145A (en) | 1988-09-06 | 1989-08-31 | IC tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221290A JPH0812230B2 (ja) | 1988-09-06 | 1988-09-06 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269685A JPH0269685A (ja) | 1990-03-08 |
| JPH0812230B2 true JPH0812230B2 (ja) | 1996-02-07 |
Family
ID=16764469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221290A Expired - Lifetime JPH0812230B2 (ja) | 1988-09-06 | 1988-09-06 | Ｉｃ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5018145A (ja) |
| JP (1) | JPH0812230B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758320B2 (ja) * | 1990-06-18 | 1995-06-21 | 株式会社東芝 | 情報処理装置の自己診断回路および自己診断方法 |
| US5459738A (en) * | 1994-01-26 | 1995-10-17 | Watari; Hiromichi | Apparatus and method for digital circuit testing |
| JPH07280883A (ja) * | 1994-04-04 | 1995-10-27 | Advantest Corp | 半導体試験装置 |
| DE69523705D1 (de) * | 1994-04-06 | 2001-12-13 | Koninkl Philips Electronics Nv | Rücksetz- und watchdog-system für einen microprozessor und vorrichtung mit einem solchen microprozessor und solchem system |
| JP2962238B2 (ja) | 1996-08-15 | 1999-10-12 | 日本電気株式会社 | 論理回路及びその試験方法 |
| JPH1092194A (ja) * | 1996-09-17 | 1998-04-10 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| US5852730A (en) * | 1996-12-12 | 1998-12-22 | Buss; John Michael | Hybrid instruction set for versatile digital signal processing system |
| JPH10289165A (ja) * | 1997-04-14 | 1998-10-27 | Ando Electric Co Ltd | Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置 |
| US5948115A (en) * | 1998-01-30 | 1999-09-07 | Credence Systems Corporation | Event phase modulator for integrated circuit tester |
| US6161206A (en) * | 1998-04-30 | 2000-12-12 | Credence Systems Corporation | Pattern generator for a semiconductor integrated circuit tester |
| US6009546A (en) * | 1998-07-30 | 1999-12-28 | Credence Systems Corporation | Algorithmic pattern generator |
| JP4532670B2 (ja) * | 1999-06-07 | 2010-08-25 | 株式会社アドバンテスト | 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置 |
| US6694461B1 (en) * | 1999-07-26 | 2004-02-17 | Ati International Srl | System and method for testing integrated memories |
| US6671845B1 (en) * | 1999-10-19 | 2003-12-30 | Schlumberger Technologies, Inc. | Packet-based device test system |
| JP2001153915A (ja) * | 1999-11-29 | 2001-06-08 | Ando Electric Co Ltd | Ｉｃテスタ、及びｉｃ試験方法 |
| JP2002131395A (ja) * | 2000-10-18 | 2002-05-09 | Ando Electric Co Ltd | 半導体試験装置及びその制御方法 |
| DE60324429D1 (de) * | 2003-09-17 | 2008-12-11 | Verigy Pte Ltd Singapore | Kanal mit verschiedenen Taktregionen |
| US7134649B2 (en) * | 2004-05-27 | 2006-11-14 | The Boeing Company | Conformal vacuum cup apparatus and method |
| US20080232538A1 (en) * | 2007-03-20 | 2008-09-25 | Advantest Corporation | Test apparatus and electronic device |
| US7647538B2 (en) * | 2007-03-21 | 2010-01-12 | Advantest Corporation | Test apparatus and electronic device for generating test signal by using repeated interval in a test instruction stream |
| US7603604B2 (en) * | 2007-04-09 | 2009-10-13 | Advantest Corporation | Test apparatus and electronic device |
| US8295182B2 (en) * | 2007-07-03 | 2012-10-23 | Credence Systems Corporation | Routed event test system and method |
| JP6054151B2 (ja) * | 2012-11-26 | 2016-12-27 | ルネサスエレクトロニクス株式会社 | テスト装置 |
| CN114171092A (zh) * | 2020-04-23 | 2022-03-11 | 长江存储科技有限责任公司 | 存储器件及其编程方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111471A (en) * | 1980-12-29 | 1982-07-10 | Advantest Corp | Test-pattern generator |
| JPH0641966B2 (ja) * | 1984-02-15 | 1994-06-01 | 株式会社アドバンテスト | パタ−ン発生装置 |
| US4759021A (en) * | 1985-01-31 | 1988-07-19 | Hitachi, Ltd. | Test pattern generator |
| JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
-
1988
- 1988-09-06 JP JP63221290A patent/JPH0812230B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-31 US US07/401,228 patent/US5018145A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5018145A (en) | 1991-05-21 |
| JPH0269685A (ja) | 1990-03-08 |
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