JPS6234078A - パタ−ン発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＬＳＩ等を試験するための半導体試験装置に
おけるパターン発生器に係り、特に高性能マイクロプロ
セッサ等の試験に使用される長大な数のテストパターン
を高速で発生するのに好適とされたテストパターン発生
器に関するものである。

〔発明の背景〕

一般にマイクロプロセッサ等のロジックＬＳＩの試験に
際しては、予めテストパターンを試験装置におけるメモ
リに格納しておき、これを順次読み出すことによってテ
ストパターンを発生したうえ試験対象に与えるようにな
っている。

ところで、近年のマイクロプロセッサ等のＬＳＩの高機
能化により、その試験には数１００に−といった具合に
、長大な数のテストパターンを必要としているのが実状
である。更に半導体素子の高速化に伴い５０　ＭＨｚ＝
１００ＭＨｚといった具合に非常に高速にテストパター
ンを発生することが要求されるようになっている。した
がって、このような長大な数のテストパターンを高速に
発生するには、大容量のメモリを高速で動作させなけれ
ばならない。

しかしながら、実際には容量の大きいメモリは動作が遅
く、これとは逆に動作の遅いメモリはまた容量が小さい
ため、大容量低速のメモリを用いて見かけ上、高速に読
出動作させる、いわゆるインターリーフ制御方式がしば
しば採用されるようになっている。これは、低速のメモ
リを複数個用い、あるサイクルに１つのメモリの続出を
開始し、次のサイクルでは別のメモリの続出を開始し、
更に次のサイクルでは、更に別のメモリといった具合に
、Ｎ個のメモリを用いることにより１つのメモリの読み
出し速度のＮ倍の速さでデータを読み出す方式である。

ところで、上記の方式による場合、メモリの続出順序が
あるメモリから別のメモリへ、そして更に別のメモリへ
といった具合に順番になっている時に限り効果がある。

１つ１つのメモリは低速であるために、続出を開始した
メモリはＮサイクル後までの間、次の続出を開始し得な
いものである。

よって、例えばあるサイクルで、あるメモリの続出を開
始し、引き続き同一メモリにおける別のアドレスのデー
タを読み出す必要がある場合には、数サイクル分の無効
な時間が発生することになる。

ここで、これまでの試験装置におけるテストパターン発
生器は第９図に示すように構成されるようになっている
。パターンデータを予め格納したパターンメモリ９１と
、このパターンメモリ９１に対して続出アドレス１２０
を指示するアドレス発生器９０とから構成されているも
のである。この場合アドレス発生器９０は更に、アドレ
ス１２０．１８０の発生順序を制御する命令が格納され
た制御メモリ８１と、制御メモリ８１の続出を制御する
プログラムカウンタ８０と、読み出された命令を解釈・
実行することによってパターンメモリ９１へのアドレス
１２０を発生する制御部９５とから構成されたものとな
っている。制御部９５は更に制御メモリ８１からの命令
を解釈する制御器８２と、パターンメモリ９１へのアド
レス１２０を実際に発生するアドレス発生部８３とから
なるものとなっている。制御メモリ８１には情報圧縮さ
れた形で命令が格納されているが、制御器８２は制御メ
モリ８１からの命令１８１の内容にもとづきプログラム
カウンタ８０に対しインクリメント信号やロード（プリ
セット）信号を制御信号１８３として与えるものとなっ
ている。このような事情はアドレス発生部８３に対して
も同様となっている。インクリメント信号によってはプ
ログラムカウンタ８０、アドレス発生部８３でのアドレ
スが＋１更新され、ロード信号によっては制御メモリ８
１より読み出されたオペランド１８２がアドレスとして
プログラムカウンタ８０、アドレス発生部８３にロード
されるものである。なお、情報圧縮された形で命令が制
御メモリ８１に格納される場合は、プログラムカウンタ
８０、アドレス発生部８３各々で発生されるアドレス１
８０．１２０は一般に一致しないものとなっている。

さて、アドレス発生器で実行される命令には同一アドレ
スの繰り返し、分岐、サブルーチン分岐等の豊富な機能
が必要とされ、実際のテストパターン発生時にはこれら
の機能が活用されるものとなっている。しかしながら、
インターリーフ制御方式をテストパターン発生器に採用
する場合は、アドレス分岐等の続出順序を変更する命令
を実行する毎に無効なサイクルが発生し、試験装置とし
て不都合である。そこで、分岐時にも無効サイクルを発
生しないように工夫をし、しかもインターリーフ制御方
式を採用した高速パターン発生器としては、例えば、特
開昭５４−１２８６４６号公報や特開昭５７−１３１０
７６号公報に開示された装置、更には「日経エレクトロ
ニクス誌Ｊ　　（１９８０年３月３１日号）のｐ８８〜
ｐ１０６に解説されている装置が知られている。これら
の技術はインターリーフ動作する低速大容量メモリの出
力を一旦高速小容量メモリに書き込み、この高速メモリ
において各種続出順序を実現しようというものである。

しかしながら、分岐先となるアドレスの範囲は、この高
速メモリ容量によって制限され、一定以上離れたアドレ
スへ分岐する場合には、やはり無効サイクルが発生する
等、機能上での制約は免れ得ないものとなっている。

〔発明の目的〕

本発明の目的は、長大な数のテストパターンを任意の順
序で高速に発生することが可能なパターン発生器を供す
るものである。

〔発明の概要〕

この目的のため本発明は、インターリーフ動作する複数
の低速大容量メモリの他に設けられた高速小容量メモリ
に、分岐後のテストパターンを予め記憶させておき、順
次テストパターンを読み出す場合は低速大容量メモリか
ら読み出す一方、続出順序に分岐が生じた場合には高速
小容量メモリに切り換え、再び低速大容量メモリから続
出可能となるまでの間高速小容量メモリからテストパタ
ーンを読み出すべくなしたものである。特に高速小容量
メモリと低速大容量メモリとの切換制御を行なう構成に
その特徴が存するものとなっている。

〔発明の実施例〕

以下、本発明を第１図から第８図により説明する。

先ず本発明によるパターン発生器について説明すれば、
第１図はその全体の一例での概要構成を示したものであ
る。これによると全体は２つに大別されパターンメモリ
部９１とアドレス発生器９０より構成されるようになっ
ている。図示の如く本例でのパターンメモリ部９１は４
個の低速大容量メモリ１１〜１４からデータを読み出す
べく、低速大容量メモリ１１〜１４をインターリーフ動
作させるインターリーフ制御器２０とそれらメモリ１１
〜１４からの読出データを選択出力する選択器６１とが
、また、続出に分岐が生じた場合に高速小容量メモリ５
０からデータを読み出すべく制御する高速メモリアクセ
ス制御器４０が、更には分岐時に再び低速大容量メモリ
１１〜１４からのデータ続出が可能となるまでの間、デ
ータ続出を低速大容量メモリ１１〜１４側から高速小容
量メモリ５０側に切り換えておく選択器６２がそれぞれ
備えられたものとなっている。また、アドレス発生器９
０はアドレスの発生順序を指示した命令が予め格納され
ている制御メモリ８１と、制御メモリ８１に対して命令
を読み出すぺ（アドレス１８０を与えるプログラムカウ
ンタ８０と、読み出された命令を解釈し、プログラムカ
ウンタ８０とアドレス発生部８３に該当する制御信号１
８３．１８５を与える一方分岐命令の時には分岐信号１
３０を高速メモリアクセス制御器４０に出力する制御器
８２と、制御器８２の指示に従いアドレス１２０を発生
するアドレス発生部８３とから構成されるようになって
いる。

なお、制御器８２はアドレス発生部８３からのアドレス
１８４をも考慮し制御信号１８３を発生するものとなっ
ている。

第２図（ａ）〜（Ｑ）は低速大容量メモリと高速小容量
メモリに格納されるテストパターンの例を制御メモリに
格納されるテストプログラムとともに示したものである
。但し、テストプログラムには各メモリ１１．１２．１
３．１４．５０より読み出されるべきテストパターンも
併せて示されているが、図示のようにテストプログラム
は続出順序を制御するシーケンス命令よりなるものとな
っている。ここで、シーケンス命令のｒＮＯＰＪは次の
アドレスに進むことを指示し、また、ｒＪＵＭＰＪは分
岐を指示している。第２図（ａ）に示す例では制御メモ
リ上でのアドレスは「０」→「１」→「２」→「９」→
ｒ１３Ｊ　−ｒ１４Ｊ→「１５」→・・・・といった順
で更新され各々のシーケンス命令に対応したテストパタ
ーンが読み出され発生されるようになっているものであ
る。

ここで、テストパターンのメモリ１１〜１４．５０への
格納態様について説明すれば、第２図山）に示すように
、低速メモリの場合にはインターリーフ動作が行なわれ
るため、低速大容量メモリ１１．１２゜１３、１４の順
に制御メモリ上のアドレス「０」。

ｒｌＪ、ｒ２Ｊ、ｒ３Ｊに対応したテストパターンが格
納されるものとなっている。また、高速メモリ５０は分
岐時にのみ使用されるので、テストプログラムｒＪＵＭ
ＰＪ命令に対応した分岐先のテストパターン、図示のと
例ではアドレス「９」。

「１３」対応のテストパターンが格納される。更に、高
速メモリ５０からの続出は、分岐実行後に再び低速メモ
リからの続出が可能となるまで続行可能となっている。

即ち、第１図に示す例では、低速メモリの４　ｗａｙイ
ンターリーフ動作が行なわれているため、分岐開始後最
悪の場合でも４サイクル後には低速メモリからの続出が
可能となる。そこで、高速メモリには分岐開始後３サイ
クル分のテストパターンが格納されるようになっている
。具体的には第２図（Ｃ１に示すように、テストプログ
ラム中にはアドレス「９」への分岐とアドレス「１３」
への分岐が存在するため、高速メモリにはアドレス「９
」への分岐に対応してはアドレス「９」。

ｒｌＯＪ、　　ｒｉｌｌ対応のテストパターンが、また
、アドレス「１３」への分岐に対応してはアドレスｒ１
３Ｊ、　　ｒ１４Ｊ、　　ｒ１５Ｊ対応のテストパター
ンが格納されるものである。

以下では本発明によるパターン発生器の動作や構成部分
の一部についての具体的構成について説明するが、その
前に制御メモリに格納されるテストプログラムについて
詳細に説明すれば以下のようである。

即ち、第３図は第２図（ａ）に示すテストプログラムが
制御メモリに如何に圧縮されて格納されるが、その圧縮
されたものとの関係を示したものである。

既述した如く第２図ｆａ）に示すテストプログラムは、
シーケンス命令を実行することによってアドレス発生部
８３から発生されるアドレス１２０を「０」−「１」→
「２」→「９」→「１３」→「１４」　・・・といった
順に発生させることを指示しているが、このプログラム
を実際に制御メモリ８１に格納する場合には第３図に示
す如く圧縮されたものとして格納されるというものであ
る。これは制御メモリ８１の容量を抑えるために他なら
ない。１つの命令はプログラムカウンタ制御命令、アド
レス発生部制御命令および圧縮アドレスの組合せとして
構成されるものである。例えばプログラムアドレス「０
」の命令は、テストプログラムにおけるアドレスｒＯＪ
、ｒｌＪの命令に対応している。プログラムアドレス「
０」では、アドレス発生部制御命令“インクリメント′
を実行することによりアドレス発生部８３でのアドレス
１２０はその内容が＋１更新される。一方プログラムカ
ウンタ制御命令″Ｎ　ＯＰ　ｕｎｔｉｌアドレス＝１″
によってはプログラムカウンタ８０はアドレス発生部８
３からのアドレス１８４、即ち、アドレス１２０の内容
が１と一致するまでそのアドレス１８０はそのままその
値に保持され、アドレス１２０が「１」と一致した後に
初めてプログラムカウンタ８０は＋１更新されプログラ
ムアドレスは「１」となるものである。次にプログラム
アドレス「１」ではＪＵＭＰ３”命令によりプログラム
カウンタ８ｏには「３」　（オペランド１８２の一部）
がロードされる一方、同様にアドレス発生部制御命令“
ロード９”によってはアドレス発生部８３に「９」がロ
ードされ、アドレス１２０はｒ９Ｊにおかれるものであ
る。この時、同時に「０」　（オペランド１８２の一部
）が出力され圧縮アドレス１４０として高速メモリ５ｏ
の続出に供されるわけである。

このように高速メモリ５９をアクセスするためのアドレ
スは、制御メモリ８１内において分岐命令とともに、予
め高速メモリ５０のアドレスに対応するアドレスとして
格納しておき、これを読み出すことによって発生し得る
。別の方法としては、上記のようにアドレスを格納して
お（ことな（、プログラムカウンタ８０のアドレス１８
０をそのまま高速メモリ５０のアドレスとして使用して
もよい。但し、このようにする場合は圧縮アドレス１４
０は連続したものとしては得られなく、また、高速メモ
リ５０は全てのアドレスが有効に利用されなく容量とし
ては２倍程度多く要されることになる。

さて、本発明によるパターン発生器の動作について説明
する。既述した如く連続したアドレスより順次データを
読み出す場合は、インターリーフ動作する低速大容量メ
モリから読み出すようにし、分岐が生じた場合には、再
び低速大容量メモリからデータを読み出せる状態になる
までの間、高速小容量メモリからデータを読み出すが、
この読出動作を第４図により説明すれば以下のようであ
る。

即ち、第２図（ａ）に示すテストプログラムの例に従い
発生されるアドレスｒＯＪ→「１」→「２」は連続した
アドレスであるため、低速メモリ１１゜１２、１３とい
った順で続出が行なわれることになる。

しかしながら、次にはｒＪＵＭＰＪ命令により分岐が生
じていることから、アドレス「９」の低速メモリ１４か
らの続出は不可能となる。これは、アドレス「９」に対
応したデータは低速メモ１月４には格納されていないか
らである。よって、高速メモリ５０側に切り換えて続出
を行なうものである。

ところで、次のアドレス「１３」における命令も分岐命
令であり低速メモリ１４からの読出が不可能なため、引
き続き高速メモリ５０より続出が行なわれることになる
。

更にこの後に読み出すべきテストパターンはアドレス「
１４」対応のものであるが、この時点で続出可能な順番
にあるものは依然として低速メモリ１４である。しかし
、この低速大容量メモリ１４内には第２図（ｂｌに示す
ようにアドレス１４対応のテストパターンは格納されて
いないことから、高速小容量メモリ５０から引き続きア
ドレス「１４」対応のテストパターンの続出が行なわれ
るものである。しかしながら、次に読み出すべきアドレ
ス「１５」対応のテストパターンは低速大容量メモリ１
４内に格納されていることから、このサイクル以後は低
速メモリ側からテストパターンを順次読み出すことが再
び可能となる。そこで、アドレス「１５」〜「１７」　
・・・については低速大容量メモリ１４．１１゜１２・
・・から順に読み出すようにするものである。

ところで、本発明の特徴的部分は低速メモリからの続出
が可能か否かの判断と、その判断にもとづくメモリの切
換制御にあるが、これを第５図により説明する。

第５図は第１図に示す低速メモリ制御側の詳細な構成を
示したものであり、第６図はその動作を示したものであ
る。

４ｎａｙインタ一リーブ動作を行なう低速大容量メモリ
１１〜１４は通常ｌサイクルづつアクセスタイミングが
ずれるので、各メモリ１１〜１４よは各々アドレスを保
持するためのレジスタ２３〜２６が設けられている。ま
た、選択器６１は低速大容量メモリ１１〜１４からの出
力１１１〜１１４を順に選択出力するためのものである
。これらレジスタ２３〜２４および選択器６１に対する
制御は、本例では４ｎａｙインタ一リーブ動作であるた
め、２ビツトのカウンタ２１により行なわれるようにな
っているこのカウンタ２１出力のデコーダ２２によるデ
コード結果がレジスタ２３〜２６ヘロードイネーブル制
御信号１２５〜Ｘ２８として与えられる一方、選択器６
１への選択信号１２９はカウンタ２１出力をディレィレ
ジスタ２７により遅延させたものとなっている。したが
って、カウンタ２１の出力２ビツトは、次に何れのメモ
リが続出可能なのか示していることになる。よって、ア
ドレス発生器９０からのアドレス１２０に対応したテス
トパターンの続出が可能か否かの判断は、カウンタ２１
の出力２ビツトとアドレス１２０の下位２ビツトを比較
器２８で比較することにより行なえる。即ち、一致して
いれば続出可能であり、不一致であれば、低速メモリか
らの続出は不可能と判断されるものである。そこで、比
較器２８の出力１３２により、カウンタ２１のカウント
動作を制御するとともに、その出力１３２はまたディレ
ィレジスタ２９で遅延されるたとによって低速メモリと
高速メモリの切換を行なう選択器６２への選択信号１３
１として用い得るものである。なお、レジスタ２３〜２
６へのアドレス１２０のセントは、クロンク信号１００
の立上りに同期して行なわれ、また、４ｗａｙインター
リーフを行なっているためアドレス１２０のγ位２ビッ
トはレジスタ２３〜２６では不要である。

第７図は第１図に示す高速メモリ制御側の詳細な構成を
、また、第８図はその動作をし示したものである。以下
、第８図を用いその構成の動作を詳細に説明すれば、ア
ドレス発生器９０は分岐（不連続）が生じると、それに
対応した圧縮アドレス１４０と分岐信号１３０を高速メ
モリ５０側に対し出力するものとなっている。第２図（
ａ）に示すテストプログラムの例によりば、アドレス１
２０は「０」＝「１」→「２」→「９」→「１３」・・
・といった順に発生され、アドレス「２」から「９」へ
、アドレス　「９」から「１３」へと分岐が発生するが
、第８図に示すように、先ずアドレス１２０の内容が「
２」である時、圧縮アドレス「０」と分岐信号１３０が
入力される。この分岐信号１３０は第７図において、レ
ジスタ４１のロードイネーブル信号として入力され、次
のクロック１００によりその圧縮アドレスｒＯＪがレジ
スタ４１に取り込まれるようになっている。一方、分岐
信号１３０は、選択出力部７０におけるカウンタ７１の
同期クリア信号として使用され、圧縮アドレス「０」が
レジスタ４１に取り込まれると同時に、カウンタ７１は
クリアされるようになっている。ところで、本例での高
速メモリ５０は同一アドレス空間をもつ３つのメモリ５
１〜５３よりなり、高速メモリ５１は１サイクルタイム
の間にデータの続出が可能なもので、レジスタ４１から
のアドレスｒＯＪ対応のデータガ出力１５１として読み
出されるようになっている。この場合にはカウンタ７１
がクリアされていることから、選択器７２はカウンタ出
力１４２によって高速メモリ５１の出力１５１を選択出
力するところとなるものである。この選択器出力１５４
はディレィレジスタ７３によって本例では４サイクル分
遅延され、ディレィレジスタ７３の出力１５０は試験用
パターンデータとして出力されるものである。

さて、続くサイクルも分岐であ＼ることから、圧縮アド
レス「１」と分岐信号１３０が与えられ、次のクロック
でレジスタ４１には圧縮アドレス「１」が取り込まれる
と同時に、カウンタ７１はクリアされる。上記と同様に
して、圧縮アドレス「１」対応のデータが高速メモリ５
１より読み出されるものである。この後の次のサイクル
では分岐が発生しないため、分岐信号１３０および圧縮
アドレス１４０は人力されない。したがってレジスタ４
１の出力に変化はない。また、カウンタ７１はクリアさ
れないため、クロックにより＋１更新動作が丘なわれる
。

よって選択器７２はこのサイクルでは高速メモリ５２の
出力１５２を選択出力するところとなるものである。更
にこの後のサイクルでも分岐がないため、クロックによ
りカウンタ４２は更に＋１更新されることから選択器７
２は高速メモリ５３の出力１５３を選択出力するところ
となるわけである。

〔発明の効果〕

以上詳細に説明したように本発明によれば、通常はパタ
ーンを格納した低速大容量メモリをＮ　ｗａｙインター
リーフ動作させてパターンを読み出す一方、分岐時には
分岐後のパターンが予め格納されている高速メモリから
必要なパターンを読み出すようにしたので、高速大容量
のパターンバッファを得ることができる。また、分岐が
生じて高速メモリからのパターンの続出があったとき、
低速大容量メモリからのパターンの続出が可能となるま
で、引き続き高速メモリからのパターンの続出を可能と
したので、無効なサイクルを生じることなく、ランダム
なアクセスが可能となる。特にパターン発生器からのア
ドレスの下位側ビットと低速大容量メモリ指定用カウン
タ出力とを比較することによって、低速大容量メモリと
高速メモリとの切換が容易に行なわれるという効果があ
る。

【図面の簡単な説明】

第１図は、本発明によるパターン発生器の一例での概要
構成を示す図、第２図（ａｌ、　（ｂｌ、　（Ｃｌは、
その構成における制御メモリ、低速大容量メモリ、高速
小容量メモリにそれぞれ格納されるテストプログラム、
テストパターンの例を示す図、第３図、　は、第２図（
ａ）に示すテストプログラムの制御メモリへの圧縮格納
態様を示す図、第４図は、本発明によるパターン発生器
の全体的な動作を説明するための図、第５図、第６図は
、第１図におけるインターリーフ制御器とその周辺の詳
細な構成とその動作を示す図、第７図、第８図は、第１
図における高速メモリアクセス制御器とその周辺の詳細
な構成とその動作を示す図、第９図は、これまでのパタ
ーン発生器の構成を示す図である。 １１〜１４・・・低速大容量メモリ、２０・・・インタ
ーリーフ制御器、２１・・・カウンタ、２８・・・比較
器、４０・・・高速メモリアクセス制御器、５０・・・
高速メモリ、６１．６２・・・選択器、９０・・・アド
レス発生器。 代理人　弁理士　　秋　本　正　実 第　１　図 第２面（ａ） 〒ストア０２゛°うへ 第７図 第　９　図

Claims (1)

【特許請求の範囲】
1. 不連続なアドレスを一定周期で連続的に発生するアドレ
   ス発生器と、該発生器からのアドレスにもとづき該アド
   レス対応のテストデータが読み出されるデータメモリと
   からなるパターン発生器であって、データメモリを高速
   小容量メモリとインターリーフ動作するＮ（≠１）個の
   低速大容量メモリとから構成し、アドレス発生器からの
   アドレスの下位側ビットと低速大容量メモリ指定用のＮ
   進カウンタの出力との比較結果が一致する間においては
   、該カウンタの出力を一致の度に更新するとともに、低
   速大容量メモリよりテストデータを読み出す一方、不一
   致の間においては高速小容量メモリよりテストデータを
   読み出す構成を特徴とするパターン発生器。