JPS61201172A - メモリ読出制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＬＳＩ等の半導体試ＭＩＬ装置に係９、特に高
性能マイクロプロセッサ等の試験に使用される長大な数
のテストパターンを高速で発生するに好適なメモリ続出
制御方法に関する。

〔発明の背景〕

一般に、マイクロプロセッサ等のロジックＬＳＩの試験
に際しては、予めテストパターンを試験装置のメモリに
格納しておき、これを高速で読み出丁ことに二ってテス
トパターンを発生している。

近年、マイクロッ′口七ツサの高速化・高機能化に伴い
、その試験には長大な数のテストパターンを非常な高速
で発生させることが必要となってきている。低速で大容
量を持つメモリを用いて高速にテストパターンを読み出
すための最も有ｙｊＪな手段としてインターリーブ動作
が知られている。この手法を採用したテストパターン発
生器として、例えは％開紹５４−１２８６４６号公報に
開示された装置が知られる。通常、ロジックＬＳＩ等の
試験においては、テストパターンの順次読み出しに限ら
ず、同一のテストパターンを繰シ返し読み出す機能や読
み出し順序を分岐させる機能等が必要とされる。先の従
来例では、これらの機能をもたせる為、低速大容量メモ
リをインターリーブ動作させ、この出力を高速小容量メ
モリに格納し、ここで繰り返し読み出しや分岐読み出し
等を行なう構成となっている、しかし、この構成では、
高速メモリの容量を越えての分岐が不可能でおる等、テ
ストパターンを完全に任意の順序で読み出せるものでは
ない。

〔発明の目的〕

本発明の目的扛、長大な数のテストパターンを任意の順
序で高速に読み出し発生することが可能なメモリ読出制
御１床を提供することにある。

〔発明の概要〕

本発明では、インターリーブ動作する低速大容量メモリ
の他に設けた高速小容量メモリに、分岐後のテストパタ
ーンを予め記憶させておき、順次テストパターンを読み
出す時は低速大容量メモリから読み出し、読み出し順序
に分岐が生じた時には高速小容量メモリ（切り換え、再
び低速大容量メモリから読み出し可能となるまで高速小
容量メモリからテストパターンｔ−読み出すようにする
。

〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明する。

第１図はメモリ続出制御装置の全体構成図である。メモ
リ続出制御装置は、本実施例では４伽の低速大容量メモ
！ｊ　１１　、１２　、１３　、１４と高速小容量メモ
リ父とからデータを読み出す為に１低速大容量メモリ１
１　、１２　、１３　、１４をインターリーブ動作させ
るインターリーブ制御！器加及び選択器６１と、読み出
しに分岐が生じた場合に高速小容量メモｙ５Ｂからデー
タを読み出す工うに制御する高速メモリアクセス制御６
切とを備え、更に、分岐時に、再び低速大容量メモリ１
１〜１４からのデータ読み出しが可能となるまでの間デ
ータ読出を低速大容量メモリ側から高速小容量メモＩｊ
　５０側に切シ換え１おく切換制御益田及び選択器６２
を備えている。

第２図に、低速大容量メモリと高速小容量メモリに格納
されるテストパターン例を示す。第２図に示すテストプ
ログラムは、各メモリ１１　、１２　、１３　。

１４　、５０に格納されるテストパターンと、その読み
出し順序を制御するシーケンス命令よシなる。ここで、
シーケンス命令のＮＯＰ　ｉｉ続くアドレスに進む事を
指示し、ＪＵＭＰｔｉ分岐１ｋｒＭ示している。第２図
の例では、アドレスＯ→１→２→９→１３→１４→１５
→・・・の順で各々に対応したテストパターンが読み出
し発生される。このエフなテストパターンを第１図に示
した実施例に格納する場合、第２図に示すようにする。

即ち、低迷メモリの場合はインターリーブ動作を行なう
ため、低速大容量メモＩＪ　１１　、１２　、１３　、
１４のｆｆ１Ｋ、アドレス０，１，２．３に各々対応し
たテストパターンが格納される。

また、高速メモリは分岐時ＫＯみ使用されるので、テス
トプログラムのＪＵＭＰ命令に対応し九分岐先のテスト
パターン、図示の例ではアドレス９゜１３のテストパタ
ーンが格納される。さらに、高速メモリからの読み出し
は、分岐実行後に再び低速メモリからの読み出しが可能
となるまで続くよりにしてある。っｔり、第１図に示し
た実施例では、低速メモリの４ｗ龜ｙインターリーブを
行なっているため、分岐実行後、最悪０場合でも４サイ
クル後には低速メモリからの読み出しが可能でおる。

そこで本実施例では、高速メモリに、分岐後３サイクル
分のテストパターンを格能して２く。第２図に示したよ
うに１テストプログラム中、アドレス９への分岐と、ア
ドレス１３への分岐が存在するため、高速メモリにはア
ドレス９への分岐に対応し、アドレス９　、１０　、１
１のテストパターンを格納し、アドレス１３への分岐に
対応し、アドレス１３゜１４　、１５のテ、・ストパタ
ーンを格納する。

斯かる構成によ）、連続したアトＣスよ）ｌＮ次データ
を読み出す場合は、インターリーブ動作する低速大容量
メモリから読み出し、分岐が生じた場合には、再び低速
大容量メモリからデータを読み出せる状態になるまでの
間、高速小容量メモリからデータを読み出す。この読み
出し動作を第３図により説明する。

第２図に示すテストプログラム例に従い発生されるアド
レス０→１→２は連続したアドレスであるため、各々低
速メモリ１１　、１２　、１３と順にアクセスを行なう
。次のアドレス９は分岐が生じたため、低速メモリは待
ち状態（ＷＡＩＴサイクル）となり、高速メモリ側に切
り換えてアクセスを行なう。次のアドレス１３も分岐で
おるため、引きＶｃき高速メモリ（資）よシアクセスす
る。

次に読み出すべきテストパターンはアドレス１４のもの
でおる。ここで読み出し可能な順番にある低速メモリは
低速大容量メモリ１４でおるが、この低速大容量メモリ
１４内にはアドレス１４に対応したテストパターンは格
納されていない（第２図参照）。

従って、高速小容量メモリ（資）から引き！５！きアド
レス１４のテストパターンの読み出しが行なわれる。

次に読み出すべきアドレス１５に対応したテストパター
ンは低速大容量メモリ１４内に格納されている。従って
、このサイクル以後低速メモリ側からテストパターンを
厘次読み出すことが再び可能となる。そこで、アドレス
１５　、１６　、１？　、・・・は低速大容量メモ！Ｊ
　１４　、１１　、１２　、・・・から順に読み出す。

ここで低速メモリはインターリーブ動作しているためテ
ストパターンの出力は、アクセス開始より数サイクル分
遅れることになる。

このよりに本発明の特徴は低速メモリからの読み出しが
可能か否かの判断と、その切シ換え制御にある。

８４図は第１図に示す低速メモり制御器の詳細構成−で
、第５図はその動作説明図である。

４　ｗａｙのインターソープ動作を行なう低速大容量メ
モリ１１〜１４は通常１サイクルづつアクセスタイミン
グがすれるので、各メモリ１１〜１４には夫々アドレス
を保持するレジスタＺ３−２６を設けである。

そして、選択器６１は低速大容量メモリ１１〜１４から
の出力を順に選択出力する。

レジスタＺ３−２４及び選択器６１の制御は、本実施例
では４　ｗａミツインターリーブ作でおるため、２ビツ
トのカウンタ２１によシ行なう。レジスタｎ−加へのロ
ードイネーブル制御信号１２５〜１２８はカウンタ２１
の出力をデコーダｎでデコードしたものでおる。選択器
６１への選択信号１２９はカウンタ２１の出力をディレ
ィレジスタτによシ遅延させたものである。そして、カ
ウンタ２１へのカウントイネーブル信号１３１を制御す
ることによシ、低速メモリのインターリーブ動作を待ち
状態（Ｗ人ＩＴサイクル）にする。

第６図は第１図に示す高速メモリ制御器及び切換制御器
の詳細構成図で、第７図はその動作説明図である。前述
したよりに、４ｖａフインタ一リーブ動作を行なう本実
施例では、分＠後において、最悪の場合は３サイクルま
で連続して高速メモリからテストパターンのデータが読
み出される。このため、高速メモリ１ｃ３つの高速メモ
ＩＪ　５１　、５２　。

５３で構成し、各高速メモリ５１　、５２　、　ｓ３ｏ
出力を、分岐後サイクルを追う毎に選択器葛により順次
選択するようにしである。これ等の高速メモリ５１゜５
２　、５３はレジスタ４１によってアドレス指定され、
レジスタ４１は分岐が生じるたびＫＪＵＭＰ信号１３〇
−２（本例では、この信号が第１図の信号１３２に対応
する）によって次の圧縮アドレス１４０にその内容が更
新される。圧縮アドレスは各々の分岐命令に対応してい
る。

尚、第６図に示す回路では、上述の工うに高速メモリ５
０ｉ３つの高速メモリ５１　、５２　、５３で構成した
関係上、第１図には示していない高速メモリ出力選択回
路４０’を追加しである。

カウンタ４２は選択器４３への選択指定を行ない、分岐
が生じる度にＪＵＭＰ　１３０−２によってクリヤされ
るものである。ディレィレジスタ４４は高速メモリ５１
〜Ｓ３の出力タイミングを前述の低速メモリの出力タイ
ミングとそろえるためのものである。

ダウンカウンタ！は通常の状態においてｏｔ出力してい
る。また、−１／ＰＡＳＳ回路おはダウンカウンタ翌の
出力１３４が０の時はそのままＯを出力し、それ以外の
時は−１した値を出力する。分岐が生じた場合、もしダ
ウンカウンタ冨の値がＯならば、アダー３１４七の分岐
固有＋１０　ＷＡ　Ｉ　Ｔ数をそのｔまダウンカウンタ
ｎにロードし、ダウンカウンタ３２はそれ以後のサイク
ルで値がＯＫなるまでダウンカウントする。分岐時に、
もしダウンカウンタｎの出力値１３４がＯでなかったな
らば（連続分岐時）、その値から−１した値に分岐固有
のＷＡ　Ｉ　Ｔ数をアダー３１で加えた値をダウンカウ
ンタ翌にロードする。このダウンカウンタ鵠の値が００
時、０検出信号１３５（第１図のカウントイネーブル信
号１３１と同一信号）が出力される。このＯ検出信号１
３５を用いて高速メモリと低速メモリとの切り換えを行
なう。ディレィレジスタ３４はメモリの出力タイミング
と切換タイミングをそろえるためのものでわる・ 第８図は第６図及び第７図で用いた分岐固有のＷ人ＩＴ
数の算出方法を示した説明図でおる。−例として本５！
施例では４　ｖａミツインターリーブ示したので、ここ
ではＮ＝４でおる。また、アドレス２からアドレス９へ
の分岐は、Ｋ−２、Ｌ＝９でＬ−（Ｋ＋１） あるから、分岐に固有のＷ人！Ｔ数はＮ　−（−７−）
？６る。ここで（−）ｍａｄは人をＢで割っりａ余ｔ−
示している。

本実施例では、−１／ＰＡＳＳ回路おとアダー３１を使
用してＷＡＩＴ数を補正することに工ｐ１連続した分岐
を可能としている。連続分岐時の補正したｆｆ１ＩＴ数
は、 「補正ＷＡＩＴ数；残シＷ人ＩＴ数−１＋固有ＷＡ　Ｉ
　Ｔ数」で与えられる。７１ｃ６図及び第７図で説明し
たようＫこの補正ＷＡＩＴ数は爽時間で計真するもので
あシ、これによって、連続分岐もダミーサイクルなしに
夾行可、能でわることが第６図、第７図の説明より明ら
かである。

以上、本実施例ではイノターリーブ数を４　ｙａ７とし
たが、これに限るものではない。インターリーブの制御
方法も本実施例に限定されるものではない。また高速メ
モリとして本実施例では３サイクル分のテストパターン
を読み出すために３つのメモリを並列にアクセスする方
法を示したが、これに＠定されることなく１つの高速メ
モリのアドレスビットによって区別してもよい。

〔発明の効果〕

本発明によれば、パターンを格納した低速大容量メモリ
をＮｖ息ｙインターリーブ動作させ、高速メモリに分岐
後のパターンを予め格納しておいて分岐が生じたときに
高速メモリから必要なパターンを読み出すようにしたの
で、高速大容量のパターンバツファを得ることができる
。また、分岐が生じて高速メモリからのパターンの読み
出しがあったとき、低速大容量メモリからのパターンの
読み出しが可能となるまで、引き続き高速メモリからの
パターンのｖｔみ出しを可能としたので、ランダムなア
クセスを行なってもダミーサイクルを生しることはなく
、シかもバッファの容量がＩＡに減少することもない。

【図面の簡単な説明】

第１図は本発明方法の一冥施例を連用したメモリ読出制
御装置の全体構成図、第２図は第１図に示すメモリ内に
格納した情報の説明図、第３図は第１図に示す装置の動
作！５！明図、第４因は第１図に示す低速メモリ側の詳
ｍ構成図、第５図は第４図に示す回路ＯＳ！細動作説明
図、第６図は第１図に示す装置の高速メモリ側の詳細構
成図、第７図は第６図に示す回路の詳細動作説明図、第
８図はＷＡＩＴ数Ｏ′ｘ出貌明図である。

Claims (1)

【特許請求の範囲】
1. １、複数の低速大容量メモリから情報を順次読み出し、
   読み出し順序に分岐が生じた場合、予め分岐後の情報を
   格納してある高速メモリから情報を読み出し、再び前記
   低速大容量メモリからの情報の読み出しが可能となるま
   で、引き続き前記高速メモリから情報を読み出すことを
   特徴とするメモリ読出制御方法。