JPH0470645B2 - - Google Patents
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- JPH0470645B2 JPH0470645B2 JP62066491A JP6649187A JPH0470645B2 JP H0470645 B2 JPH0470645 B2 JP H0470645B2 JP 62066491 A JP62066491 A JP 62066491A JP 6649187 A JP6649187 A JP 6649187A JP H0470645 B2 JPH0470645 B2 JP H0470645B2
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- 230000015654 memory Effects 0.000 claims description 52
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デジタル波形データをアナログ信号
波形に変換して出力する波形発生装置に関するも
のである。
波形に変換して出力する波形発生装置に関するも
のである。
（従来の技術）
第７図は、従来のこのような波形発生装置の一
例を示すブロツク図である。第７図において、１
は出力すべき波形データが格納されたパターンメ
モリであり、このパターンメモリ１に格納されて
いる波形データはシーケンサ２から加えられるア
ドレスに従つてＤ／Ａ変換器３に読み出されてア
ナログ信号波形に変換される。
例を示すブロツク図である。第７図において、１
は出力すべき波形データが格納されたパターンメ
モリであり、このパターンメモリ１に格納されて
いる波形データはシーケンサ２から加えられるア
ドレスに従つてＤ／Ａ変換器３に読み出されてア
ナログ信号波形に変換される。
ところで、Ｄ／Ａ変換器３としては100MHz〜
500MHzの周波数で波形データをアナログ信号波
形に変換するものは比較的安価に入手できるよう
になつているが、パターンメモリ１として100M
Hz程度の周波数でアクセスできるものはかなり高
価で入手も困難である。また、このような高速メ
モリでメモリ容量の大きなものは得にくい。
500MHzの周波数で波形データをアナログ信号波
形に変換するものは比較的安価に入手できるよう
になつているが、パターンメモリ１として100M
Hz程度の周波数でアクセスできるものはかなり高
価で入手も困難である。また、このような高速メ
モリでメモリ容量の大きなものは得にくい。
そこで、例えば第８図に示すように、波形デー
タをＤ／Ａ変換器７の動作周波数に比べて速度の
低い複数８段のパターンメモリ４1〜４8に分散格
納し、これら各パターンメモリ４1〜４8に格納さ
れている波形データをシーケンサ５から加えられ
るアドレスに従つて読み出して例えばシフトレジ
スタ６に加えることによりシリアル波形データに
変換し、このシリアル波形データをＤ／Ａ変換器
７に加えてアナログ信号波形に変換することも行
われている。
タをＤ／Ａ変換器７の動作周波数に比べて速度の
低い複数８段のパターンメモリ４1〜４8に分散格
納し、これら各パターンメモリ４1〜４8に格納さ
れている波形データをシーケンサ５から加えられ
るアドレスに従つて読み出して例えばシフトレジ
スタ６に加えることによりシリアル波形データに
変換し、このシリアル波形データをＤ／Ａ変換器
７に加えてアナログ信号波形に変換することも行
われている。
このように構成することにより、第７図のパタ
ーンメモリ１に比べてはるかに安価で大容量のパ
ターンメモリを作ることができる。
ーンメモリ１に比べてはるかに安価で大容量のパ
ターンメモリを作ることができる。
（発明が解決しようとする問題点）
しかし、このような第８図の構成によれば、パ
ターンメモリの段数の整数倍のサンプル数でしか
ひとつの波形単位のデータ長を設定できないとい
う欠点がある。
ターンメモリの段数の整数倍のサンプル数でしか
ひとつの波形単位のデータ長を設定できないとい
う欠点がある。
すなわち、第８図の場合には８の倍数をサンプ
ル数とした波形でなくてはならない。この結果、
例えばTV信号を発生させようとすると、サブキ
ヤリア周波数fSCと水平同期周波数fHとの間には、 fSC＝455・fH／２ の関係があることから、1Hの走査線のサンプル
数をfSCの４倍、910とすることが一般に行われて
いるが、910は８の倍数でないので910サンプルで
1H分の波形を作ることはできず、サンプル数が
制限されることになる。
ル数とした波形でなくてはならない。この結果、
例えばTV信号を発生させようとすると、サブキ
ヤリア周波数fSCと水平同期周波数fHとの間には、 fSC＝455・fH／２ の関係があることから、1Hの走査線のサンプル
数をfSCの４倍、910とすることが一般に行われて
いるが、910は８の倍数でないので910サンプルで
1H分の波形を作ることはできず、サンプル数が
制限されることになる。
本発明は、このような点に着目したものであつ
て、その目的は、比較的安価なメモリを用いてい
ながら高速波形が得られ、シーケンスプログラム
の自由度の大きな波形発生装置を提供することに
ある。
て、その目的は、比較的安価なメモリを用いてい
ながら高速波形が得られ、シーケンスプログラム
の自由度の大きな波形発生装置を提供することに
ある。
（問題点を解決するための手段）
本発明の波形発生装置は、
それぞれが複数ｎ段に分割され、所定の波形デ
ータがそれぞれに分散格納された第１、第２のパ
ターンメモリと、 これら各パターンメモリから読み出すべき波形
データのアドレスデータを各パターンメモリに出
力する第１、第２のアドレス発生部と、 前記各パターンメモリからパラレルに読み出さ
れる波形データをシリアル波形データに変換する
第１、第２のデータ変換部と、 これら各データ変換部から出力されるシリアル
波形データを選択的に出力するデータ選択部と、 このデータ選択部から加えられる波形データを
アナログ信号波形に変換するＤ／Ａ変換器と、 前記第１、第２のアドレス発生部およびデータ
選択部を予め設定されたシーケンスプログラムに
従つて制御するシーケンサとで構成され、 前記シーケンサは、基本クロツクを前記各パタ
ーンメモリの分割段数ｎに応じて分周することに
よつて各系統の１サイクルを区切るクロツクを作
成してこの作成したクロツクのタイミングにより
前記第１、第２のアドレス発生部を制御し、前記
データ選択部を基本クロツクのタイミングで制御
することを特徴とする。
ータがそれぞれに分散格納された第１、第２のパ
ターンメモリと、 これら各パターンメモリから読み出すべき波形
データのアドレスデータを各パターンメモリに出
力する第１、第２のアドレス発生部と、 前記各パターンメモリからパラレルに読み出さ
れる波形データをシリアル波形データに変換する
第１、第２のデータ変換部と、 これら各データ変換部から出力されるシリアル
波形データを選択的に出力するデータ選択部と、 このデータ選択部から加えられる波形データを
アナログ信号波形に変換するＤ／Ａ変換器と、 前記第１、第２のアドレス発生部およびデータ
選択部を予め設定されたシーケンスプログラムに
従つて制御するシーケンサとで構成され、 前記シーケンサは、基本クロツクを前記各パタ
ーンメモリの分割段数ｎに応じて分周することに
よつて各系統の１サイクルを区切るクロツクを作
成してこの作成したクロツクのタイミングにより
前記第１、第２のアドレス発生部を制御し、前記
データ選択部を基本クロツクのタイミングで制御
することを特徴とする。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説
明する。
明する。
第１図は、本発明の一実施例を示すブロツク図
である。第１図において、８，９はそれぞれが複
数ｎ段に分割され、所定の波形データがそれぞれ
に分散格納された第１、第２のパターンメモリで
ある。１０，１１は各パターンメモリ８，９から
読み出すべき波形データのアドレスデータを各パ
ターンメモリ８，９に出力する第１、第２のアド
レス発生部である。１２，１３は各パターンメモ
リ８，９からパラレルに読み出される波形データ
をシリアル波形データに変換する第１、第２のデ
ータ変換部である。１４は各データ変換部１２，
１３から出力されるシリアル波形データを選択的
に出力するデータ選択部である。１５はこのデー
タ選択部１４から加えられる波形データをアナロ
グ信号波形に変換するＤ／Ａ変換器である。１６
は第１、第２のアドレス発生部１０，１１および
データ選択部１４を予め設定されたシーケンスプ
ログラムに従つて制御するシーケンサである。こ
こで、シーケンサ１６→アドレス発生部１０→パ
ターンメモリ８→データ変換部１２→データ選択
部１４→Ｄ／Ａ変換器１５により第１の波形発生
系統Ａが形成され、シーケンサ１６→アドレス発
生部１１→パターンメモリ９→データ変換部１３
→データ選択部１４→Ｄ／Ａ変換器１５により第
２の波形発生系統Ｂが形成されている。
である。第１図において、８，９はそれぞれが複
数ｎ段に分割され、所定の波形データがそれぞれ
に分散格納された第１、第２のパターンメモリで
ある。１０，１１は各パターンメモリ８，９から
読み出すべき波形データのアドレスデータを各パ
ターンメモリ８，９に出力する第１、第２のアド
レス発生部である。１２，１３は各パターンメモ
リ８，９からパラレルに読み出される波形データ
をシリアル波形データに変換する第１、第２のデ
ータ変換部である。１４は各データ変換部１２，
１３から出力されるシリアル波形データを選択的
に出力するデータ選択部である。１５はこのデー
タ選択部１４から加えられる波形データをアナロ
グ信号波形に変換するＤ／Ａ変換器である。１６
は第１、第２のアドレス発生部１０，１１および
データ選択部１４を予め設定されたシーケンスプ
ログラムに従つて制御するシーケンサである。こ
こで、シーケンサ１６→アドレス発生部１０→パ
ターンメモリ８→データ変換部１２→データ選択
部１４→Ｄ／Ａ変換器１５により第１の波形発生
系統Ａが形成され、シーケンサ１６→アドレス発
生部１１→パターンメモリ９→データ変換部１３
→データ選択部１４→Ｄ／Ａ変換器１５により第
２の波形発生系統Ｂが形成されている。
第２図は、第１図の具体例を示すブロツク図で
ある。第２図において、パターンメモリ８，９の
深さを128キロワードとし、12ビツトで１ワード
が形成され、分割段数ｎを８とする。データ変換
部１２，１３としてはシフトレジスタを用い、デ
ータ選択部１４としてはマルチプレクサを用いて
いる。φは基本クロツクであり、シーケンサ１
６、アドレス発生部１０，１１、データ変換部１
２，１３およびＤ／Ａ変換器１４に加えられてい
る。
ある。第２図において、パターンメモリ８，９の
深さを128キロワードとし、12ビツトで１ワード
が形成され、分割段数ｎを８とする。データ変換
部１２，１３としてはシフトレジスタを用い、デ
ータ選択部１４としてはマルチプレクサを用いて
いる。φは基本クロツクであり、シーケンサ１
６、アドレス発生部１０，１１、データ変換部１
２，１３およびＤ／Ａ変換器１４に加えられてい
る。
シーケンサ１６は、予め設定されたシーケンス
プログラムに従つて、マルチプレクサ１４を制御
するための制御信号c0、アドレス発生部１０を制
御するための制御信号C1およびアドレス発生部
１１を制御するための制御信号c2を発生出力す
る。パターンメモリ８，９は、それぞれが12ビツ
ト／ワードの幅を有し16キロワードの深さを有す
る８段のパターンメモリ８1〜８8，９1〜９8で構
成されている。アドレス発生部１０は制御信号c1
に従つて各パターンメモリ８1〜８8から読み出す
べき波形データに応じた14ビツト構成のアドレス
データを各パターンメモリ８1〜８8に出力し、ア
ドレス発生部１１は制御信号c2に従つて各パター
ンメモリ９1〜９8から読み出すべき波形データに
応じた14ビツト構成のアドレスデータを各パター
ンメモリ９1〜９8に出力する。パターンメモリ８
１〜８8からアドレスデータに応じた12ビツトの所
定の波形データがシフトレジスタ１２に出力さ
れ、パターンメモリ９1〜９8からアドレスデータ
に応じた12ビツトの所定の波形データがシフトレ
ジスタ１３に出力される。シフトレジスタ１２は
パターンメモリ８1〜８8から加えられる比較的低
速の８組の12ビツトの波形データを順次シフトす
ることにより高速の１組の12ビツトの波形データ
に変換してマルチプレクサ１４に出力し、シフト
レジスタ１３はパターンメモリ９1〜９8から加え
られる比較的低速の８組の12ビツトの波形データ
を順次シフトすることにより高速の１組の12ビツ
トの波形データに変換してマルチプレクサ１４に
出力する。マルチプレクサ１４はシーケンサ１６
から加えられる制御信号C0に従つて、シフトレ
ジスタ１２および１３から加えられる12ビツトの
波形データを選択的にＤ／Ａ変換器１５に出力す
る。
プログラムに従つて、マルチプレクサ１４を制御
するための制御信号c0、アドレス発生部１０を制
御するための制御信号C1およびアドレス発生部
１１を制御するための制御信号c2を発生出力す
る。パターンメモリ８，９は、それぞれが12ビツ
ト／ワードの幅を有し16キロワードの深さを有す
る８段のパターンメモリ８1〜８8，９1〜９8で構
成されている。アドレス発生部１０は制御信号c1
に従つて各パターンメモリ８1〜８8から読み出す
べき波形データに応じた14ビツト構成のアドレス
データを各パターンメモリ８1〜８8に出力し、ア
ドレス発生部１１は制御信号c2に従つて各パター
ンメモリ９1〜９8から読み出すべき波形データに
応じた14ビツト構成のアドレスデータを各パター
ンメモリ９1〜９8に出力する。パターンメモリ８
１〜８8からアドレスデータに応じた12ビツトの所
定の波形データがシフトレジスタ１２に出力さ
れ、パターンメモリ９1〜９8からアドレスデータ
に応じた12ビツトの所定の波形データがシフトレ
ジスタ１３に出力される。シフトレジスタ１２は
パターンメモリ８1〜８8から加えられる比較的低
速の８組の12ビツトの波形データを順次シフトす
ることにより高速の１組の12ビツトの波形データ
に変換してマルチプレクサ１４に出力し、シフト
レジスタ１３はパターンメモリ９1〜９8から加え
られる比較的低速の８組の12ビツトの波形データ
を順次シフトすることにより高速の１組の12ビツ
トの波形データに変換してマルチプレクサ１４に
出力する。マルチプレクサ１４はシーケンサ１６
から加えられる制御信号C0に従つて、シフトレ
ジスタ１２および１３から加えられる12ビツトの
波形データを選択的にＤ／Ａ変換器１５に出力す
る。
第３図は、第２図の装置におけるパターンメモ
リ８，９の説明図である。第３図の例では、シー
ケンサ１６に「パターンメモリ８，９のアドレス
１４Ｈ〜３１Ｈの間に格納されている30ワード
（10進）の波形データを繰り返して読み出す」と
いう内容のプログラムが記述されているものとす
る。パターンメモリ８，９にはａ，ｂに示すよう
に同一の波形データがそれぞれに分散格納されて
いて、第３図ではパターンメモリ８のアドレス
iHに格納されている波形データには対応した符
号を付けて示し、パターンメモリ９のアドレス
iHに格納されている波形データには対応した符
号′を付けて示している。なお、本実施例の場
合は、すべてのｉについて＝′である。ｃは
各パターンメモリ８，９のアドレス空間（OH〜
1FFFFH）を示している。
リ８，９の説明図である。第３図の例では、シー
ケンサ１６に「パターンメモリ８，９のアドレス
１４Ｈ〜３１Ｈの間に格納されている30ワード
（10進）の波形データを繰り返して読み出す」と
いう内容のプログラムが記述されているものとす
る。パターンメモリ８，９にはａ，ｂに示すよう
に同一の波形データがそれぞれに分散格納されて
いて、第３図ではパターンメモリ８のアドレス
iHに格納されている波形データには対応した符
号を付けて示し、パターンメモリ９のアドレス
iHに格納されている波形データには対応した符
号′を付けて示している。なお、本実施例の場
合は、すべてのｉについて＝′である。ｃは
各パターンメモリ８，９のアドレス空間（OH〜
1FFFFH）を示している。
第４図ａはアドレス発生部１０，１１の一部を
構成するアドレスカウンタ１７の構成説明図であ
り、ｂは動作の真理表である。図に示すように、
ロード信号SLがＬレベルのときクロツクCLの立
ち上がりとともに14ビツトのスタートアドレスが
セツトされ、ロード信号SLがＨレベルのときクロ
ツクCLの立ち上がりとともにカウントアツプし
て14ビツトのパターンアドレスが遂次出力され
る。なお、これらロード信号SLおよびクロツク
CLは、シーケンサ１６により、制御信号c1，c2
とともに基本クロツクφに基づいて作成される。
ただし、クロツクCLは、基本クロツクφに各パ
ターンメモリ８，９の段数に応じて分周されてい
る。すなわち、本実施例では、1/8分周されてい
る。このように分周作成されるクロツクCLは各
系の１サイクルを区切る信号であり、基本クロツ
クφの８パルスでクロツクCLの１パルスが作成
されるともいえる。シーケンサ１６によるアドレ
ス発生部１０，１１の制御は、具体的にはこのよ
うなアドレスカウンタ１７の動作制御が中心とな
る。
構成するアドレスカウンタ１７の構成説明図であ
り、ｂは動作の真理表である。図に示すように、
ロード信号SLがＬレベルのときクロツクCLの立
ち上がりとともに14ビツトのスタートアドレスが
セツトされ、ロード信号SLがＨレベルのときクロ
ツクCLの立ち上がりとともにカウントアツプし
て14ビツトのパターンアドレスが遂次出力され
る。なお、これらロード信号SLおよびクロツク
CLは、シーケンサ１６により、制御信号c1，c2
とともに基本クロツクφに基づいて作成される。
ただし、クロツクCLは、基本クロツクφに各パ
ターンメモリ８，９の段数に応じて分周されてい
る。すなわち、本実施例では、1/8分周されてい
る。このように分周作成されるクロツクCLは各
系の１サイクルを区切る信号であり、基本クロツ
クφの８パルスでクロツクCLの１パルスが作成
されるともいえる。シーケンサ１６によるアドレ
ス発生部１０，１１の制御は、具体的にはこのよ
うなアドレスカウンタ１７の動作制御が中心とな
る。
第５図は、第２図の動作を説明するためのタイ
ミングチヤートである。第５図において、ａは基
本クロツクφを示し、ｂは一方の系統Ａのアドレ
スカウンタに加えられるロード信号SL1を示し、
ｃは一方の系統Ａのアドレスカウンタに加えられ
るクロツクCL1を示し、ｄは他方の系統Ｂのアド
レスカウンタに加えられるロード信号SL2を示し、
ｅは他方の系統Ｂのアドレスカウンタに加えられ
るクロツクCL2を示し、ｆはマルチプレクサ１４
に加えられる制御信号c0を示している。なお、こ
のタイミングチヤートでは、回路各部での伝播遅
延などは無視している。また、系統の選択がＡ→
Ｂに変化する時点をT0とし、この時点T0を中心
にして動作を説明する。そして、基本クロツクφ
の各相をT0を中心にして……T-3、T-2、T-1、
T0、T1、T2……と呼ぶものとする。
ミングチヤートである。第５図において、ａは基
本クロツクφを示し、ｂは一方の系統Ａのアドレ
スカウンタに加えられるロード信号SL1を示し、
ｃは一方の系統Ａのアドレスカウンタに加えられ
るクロツクCL1を示し、ｄは他方の系統Ｂのアド
レスカウンタに加えられるロード信号SL2を示し、
ｅは他方の系統Ｂのアドレスカウンタに加えられ
るクロツクCL2を示し、ｆはマルチプレクサ１４
に加えられる制御信号c0を示している。なお、こ
のタイミングチヤートでは、回路各部での伝播遅
延などは無視している。また、系統の選択がＡ→
Ｂに変化する時点をT0とし、この時点T0を中心
にして動作を説明する。そして、基本クロツクφ
の各相をT0を中心にして……T-3、T-2、T-1、
T0、T1、T2……と呼ぶものとする。
本実施例では、一方の系統Ａの最終サイクルは
T-2〜T5の８クロツク分であり、シフトレジスタ
１２から波形データ〓〓〜〓〓が順次出力される。と
ころが、本実施例において必要な波形データは
までであるから、シフトレジスタ１２が波形デー
タを出し終えた時点でT0で制御信号c0により
他方の系統Ｂのシフトレジスタ１３の出力に切り
換える必要がある。また、T0の時点ではシフト
レジスタ１３は波形データ′を出力している必
要があるので系統Ｂの最初のサイクルはT-4の時
点まで遡つてスタートさせなければならない。す
なわち、系統Ｂの最初のサイクルはT-4〜T3の８
クロツク分に相当し、このときシフトレジスタ１
３から順次波形データ′、′、……′が出力
されている。そして、波形データ′が出力され
る瞬間T0に制御信号c0により系統Ｂの出力に切
り換えられる。
T-2〜T5の８クロツク分であり、シフトレジスタ
１２から波形データ〓〓〜〓〓が順次出力される。と
ころが、本実施例において必要な波形データは
までであるから、シフトレジスタ１２が波形デー
タを出し終えた時点でT0で制御信号c0により
他方の系統Ｂのシフトレジスタ１３の出力に切り
換える必要がある。また、T0の時点ではシフト
レジスタ１３は波形データ′を出力している必
要があるので系統Ｂの最初のサイクルはT-4の時
点まで遡つてスタートさせなければならない。す
なわち、系統Ｂの最初のサイクルはT-4〜T3の８
クロツク分に相当し、このときシフトレジスタ１
３から順次波形データ′、′、……′が出力
されている。そして、波形データ′が出力され
る瞬間T0に制御信号c0により系統Ｂの出力に切
り換えられる。
ロード信号SL1は系統Ａの最終サイクルの途中
でＨからＬに変化する。この後は系統Ｂに移るこ
とになるが、その間に系統Ａの次のスタートアド
レスを設定する。そこで、ロード信号ＳL1がＬ
のときにクロツクCL1を立ち上げてアドレスカウ
ンタに再ロードを行う。
でＨからＬに変化する。この後は系統Ｂに移るこ
とになるが、その間に系統Ａの次のスタートアド
レスを設定する。そこで、ロード信号ＳL1がＬ
のときにクロツクCL1を立ち上げてアドレスカウ
ンタに再ロードを行う。
ロード信号SL2は系統Ｂの最初のサイクルがク
ロツクCL2の立ち上がりにより始まる時点よりも
前にＬからＨに変えておく必要がある。
ロツクCL2の立ち上がりにより始まる時点よりも
前にＬからＨに変えておく必要がある。
第６図は、このような制御に従つて出力される
と波形例図である。
と波形例図である。
系統Ａ、Ｂのすべてのサイクルは、それぞれク
ロツクCL1，CL2により制御される。なお、これ
ら各クロツクCL1，CL2は基準クロツクφの８ク
ロツク分に相当する。
ロツクCL1，CL2により制御される。なお、これ
ら各クロツクCL1，CL2は基準クロツクφの８ク
ロツク分に相当する。
また、これらクロツクCL1，CL2の相は一致し
ているとは限らない。本実施例の場合には、一般
に、 8j＋ｌ……系統を切り換える前に選択されてい
る系統で最終データが格納されているパターン
メモリのアドレス（ｊ；自然数、ｌ＝０、１、
……、７） 8k＋ｍ……系統を切り換えた後で選択される
系統で最初のデータが格納されているパターン
メモリのアドレス（ｋ；自然数、ｍ＝０、１、
……、７）とすると、以下とことがいえる。
ているとは限らない。本実施例の場合には、一般
に、 8j＋ｌ……系統を切り換える前に選択されてい
る系統で最終データが格納されているパターン
メモリのアドレス（ｊ；自然数、ｌ＝０、１、
……、７） 8k＋ｍ……系統を切り換えた後で選択される
系統で最初のデータが格納されているパターン
メモリのアドレス（ｋ；自然数、ｍ＝０、１、
……、７）とすると、以下とことがいえる。
T-l-1……系統を切り換える前に選択されてい
る系統の最終サイクルのスタート時点、 T-m……系統を切り換えた後に選択される系
統の最初のサイクルのスタート時点、 T0……系統の切換時点。
る系統の最終サイクルのスタート時点、 T-m……系統を切り換えた後に選択される系
統の最初のサイクルのスタート時点、 T0……系統の切換時点。
実際には、T-l-1は現在選択されているサイク
ルであるから動かす事はできない。従つて、
T-l-1を基準にしてT-mとT0を計算することにな
る。なお、クロツクCL1，CL2の相の差や基準ク
ロツクφのタイミングはこれらにより系統の切換
毎に決定される。また、このような装置における
最小パケツト長は、これらの計算に要する時間、
系統の切り換えに要する時間、系統が切り換わつ
た後次のスタートアドレスをアドレスカウンタに
再ロードさせる時間などによつて決まることにな
る。
ルであるから動かす事はできない。従つて、
T-l-1を基準にしてT-mとT0を計算することにな
る。なお、クロツクCL1，CL2の相の差や基準ク
ロツクφのタイミングはこれらにより系統の切換
毎に決定される。また、このような装置における
最小パケツト長は、これらの計算に要する時間、
系統の切り換えに要する時間、系統が切り換わつ
た後次のスタートアドレスをアドレスカウンタに
再ロードさせる時間などによつて決まることにな
る。
なお、上記実施例では、１つのパケツトを繰り
返して発生させる例について説明したが、パケツ
トの最小語長の制限は受けるものの、同様の回路
構成で任意のアドレスからスタートする任意の語
長のパケツトを自由に選択しながら波形を作るこ
ともできる。
返して発生させる例について説明したが、パケツ
トの最小語長の制限は受けるものの、同様の回路
構成で任意のアドレスからスタートする任意の語
長のパケツトを自由に選択しながら波形を作るこ
ともできる。
例えば、シーケンサ１６に、「パターンメモリ
８，９のアドレス１４Ｈ〜３１Ｈの間に格納され
ている30ワード（10進）の波形データ（パケツト
１とする）を５回繰り返して読み出す」という内
容と、「パターンメモリ８，９のアドレス５５Ｈ
〜AAHの間に格納されている86ワード（10進）
の波形データ（パケツト２とする）を10回繰り返
して読み出す」という内容のプログラムが記述さ
れているものとする。この場合の基本的な制御は
前述の制御と同様であるが、以下の点が異なる。
８，９のアドレス１４Ｈ〜３１Ｈの間に格納され
ている30ワード（10進）の波形データ（パケツト
１とする）を５回繰り返して読み出す」という内
容と、「パターンメモリ８，９のアドレス５５Ｈ
〜AAHの間に格納されている86ワード（10進）
の波形データ（パケツト２とする）を10回繰り返
して読み出す」という内容のプログラムが記述さ
れているものとする。この場合の基本的な制御は
前述の制御と同様であるが、以下の点が異なる。
第１に、先の実施例では系列Ａ、Ｂともアドレ
スカウンタへのスタートアドレスの再設定値はい
つも同一であるが、この実施例の場合にはパケツ
ト１のスタートアドレスを系統Ａのアドレスカウ
ンタに３回、系統Ｂのアドレスカウンタに２回交
互に設定した後、パケツト２のスタートアドレス
を系統Ｂのアドレスカウンタに５回、系統Ａのア
ドレスカウンタに５回交互に設定することにな
る。ここで、パケツト１の繰り返し回数が奇数回
であることにより、パケツト２の設定は系統Ｂが
先になることに注意しなければならない。
スカウンタへのスタートアドレスの再設定値はい
つも同一であるが、この実施例の場合にはパケツ
ト１のスタートアドレスを系統Ａのアドレスカウ
ンタに３回、系統Ｂのアドレスカウンタに２回交
互に設定した後、パケツト２のスタートアドレス
を系統Ｂのアドレスカウンタに５回、系統Ａのア
ドレスカウンタに５回交互に設定することにな
る。ここで、パケツト１の繰り返し回数が奇数回
であることにより、パケツト２の設定は系統Ｂが
先になることに注意しなければならない。
第２に、先の実施例では系統Ａ、Ｂの切換タイ
ミングはいつも同じであるが、この実施例の場合
にはパケツト１からパケツト２に移るときに変化
する。
ミングはいつも同じであるが、この実施例の場合
にはパケツト１からパケツト２に移るときに変化
する。
（発明の効果）
以上説明したように、本発明によれば、比較的
安価なメモリを用いていながら高速波形が得ら
れ、シーケンスプログラムの自由度の大きな波形
発生装置が実現でき、実用上の効果は大きい。
安価なメモリを用いていながら高速波形が得ら
れ、シーケンスプログラムの自由度の大きな波形
発生装置が実現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の具体例を示すブロツク図、第３
図は本発明で用いるパターンメモリの説明図、第
４図は本発明で用いるアドレスカウンタの説明
図、第５図は第２図の動作を説明するためのタイ
ミングチヤート、第６図は本発明装置による出力
波形例図、第７図および第８図はそれぞれ従来の
装置の一例を示すブロツク図である。 ８，９……パターンメモリ、１０，１１……ア
ドレス発生部、１２，１３……データ変換部（シ
フトレジスタ）、１４……データ選択部（マルチ
プレクサ）、１５……Ｄ／Ａ変換器、１６……シ
ーケンサ。
第２図は第１図の具体例を示すブロツク図、第３
図は本発明で用いるパターンメモリの説明図、第
４図は本発明で用いるアドレスカウンタの説明
図、第５図は第２図の動作を説明するためのタイ
ミングチヤート、第６図は本発明装置による出力
波形例図、第７図および第８図はそれぞれ従来の
装置の一例を示すブロツク図である。 ８，９……パターンメモリ、１０，１１……ア
ドレス発生部、１２，１３……データ変換部（シ
フトレジスタ）、１４……データ選択部（マルチ
プレクサ）、１５……Ｄ／Ａ変換器、１６……シ
ーケンサ。
Claims (1)
- 【特許請求の範囲】 １ それぞれが複数ｎ段に分割され、所定の波形
データがそれぞれに分散格納された第１、第２の
パターンメモリと、 これら各パターンメモリから読み出すべき波形
データのアドレスデータを各パターンメモリに出
力する第１、第２のアドレス発生部と、 前記各パターンメモリからパラレルに読み出さ
れる波形データをシルアル波形データに変換する
第１、第２のデータ変換部と、 これら各データ変換部から出力されるシリアル
波形データを選択的に出力するデータ選択部と、 このデータ選択部から加えられる波形データを
アナログ信号波形に変換するＤ／Ａ変換器と、 前記第１、第２のアドレス発生部およびデータ
選択部を予め設定されたシーケンスプログラムに
従つて制御するシーケンサとで構成され、 前記シーケンサは、基本クロツクを前記各パタ
ーンメモリの分割段数ｎに応じて分周することに
よつて各系統の１サイクルを区切るクロツクを作
成してこの作成したクロツクのタイミングにより
前記第１、第２のアドレス発生部を制御し、前記
データ選択部を基本クロツクのタイミングで制御
することを特徴とする波形発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6649187A JPS63231611A (ja) | 1987-03-20 | 1987-03-20 | 波形発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6649187A JPS63231611A (ja) | 1987-03-20 | 1987-03-20 | 波形発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63231611A JPS63231611A (ja) | 1988-09-27 |
| JPH0470645B2 true JPH0470645B2 (ja) | 1992-11-11 |
Family
ID=13317323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6649187A Granted JPS63231611A (ja) | 1987-03-20 | 1987-03-20 | 波形発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63231611A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101818B2 (ja) * | 1988-10-31 | 1995-11-01 | 横河電機株式会社 | 波形発生装置 |
| US5321700A (en) * | 1989-10-11 | 1994-06-14 | Teradyne, Inc. | High speed timing generator |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115149A (en) * | 1979-02-26 | 1980-09-04 | Chiyou Lsi Gijutsu Kenkyu Kumiai | High speed pattern generation unit |
| JPS6111791A (ja) * | 1983-12-30 | 1986-01-20 | テキサス インスツルメンツ インコ−ポレイテツド | メモリデバイス |
| JPS61201172A (ja) * | 1985-03-05 | 1986-09-05 | Hitachi Ltd | メモリ読出制御装置 |
-
1987
- 1987-03-20 JP JP6649187A patent/JPS63231611A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115149A (en) * | 1979-02-26 | 1980-09-04 | Chiyou Lsi Gijutsu Kenkyu Kumiai | High speed pattern generation unit |
| JPS6111791A (ja) * | 1983-12-30 | 1986-01-20 | テキサス インスツルメンツ インコ−ポレイテツド | メモリデバイス |
| JPS61201172A (ja) * | 1985-03-05 | 1986-09-05 | Hitachi Ltd | メモリ読出制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63231611A (ja) | 1988-09-27 |
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