JPH03297213A - ディジタル遅延回路 - Google Patents
ディジタル遅延回路Info
- Publication number
- JPH03297213A JPH03297213A JP10005290A JP10005290A JPH03297213A JP H03297213 A JPH03297213 A JP H03297213A JP 10005290 A JP10005290 A JP 10005290A JP 10005290 A JP10005290 A JP 10005290A JP H03297213 A JPH03297213 A JP H03297213A
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- JP
- Japan
- Prior art keywords
- signal
- clock
- delay time
- digital
- clock cycle
- Prior art date
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- Pending
Links
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- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 235000015115 caffè latte Nutrition 0.000 description 4
- 230000015654 memory Effects 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル映像機器等に利用するディジタル遅
延回路に関する。
延回路に関する。
従来の技術
従来、この種のディジタル遅延装置は、第４図に示すよ
うに第１のデータラノｆ−１、第２のデータラッテ２、
第ｎのデータラノ＋３のようにｎ個の直列に接続された
データラッチと、それらの出力信号と第１のデータラッ
チ１の入力信号が選択出来るマルチプレクサ４と、ディ
ジタルアナログ変換器５によって構成されている。ディ
ジタル映像信号６はデータラッテを通るごとにクロック
周期分遅延される。マルチプレクサ４で任意のクロック
周期分遅延された信号を選択し、ディジタルアナログ変
換器５でアナログ信号に変換することにより、クロック
周期の単位で遅延時間を選択したアナログ出力信号８を
得ることが出来る。
うに第１のデータラノｆ−１、第２のデータラッテ２、
第ｎのデータラノ＋３のようにｎ個の直列に接続された
データラッチと、それらの出力信号と第１のデータラッ
チ１の入力信号が選択出来るマルチプレクサ４と、ディ
ジタルアナログ変換器５によって構成されている。ディ
ジタル映像信号６はデータラッテを通るごとにクロック
周期分遅延される。マルチプレクサ４で任意のクロック
周期分遅延された信号を選択し、ディジタルアナログ変
換器５でアナログ信号に変換することにより、クロック
周期の単位で遅延時間を選択したアナログ出力信号８を
得ることが出来る。
発明が解決しようとする課題
しかしながら、上記従来のディジタル遅延回路では、選
択し得る遅延時間の単位がクロック周期であるため、ク
ロック周期以下の遅延時間の調整が出来ないという問題
点があった。
択し得る遅延時間の単位がクロック周期であるため、ク
ロック周期以下の遅延時間の調整が出来ないという問題
点があった。
本発明はこのような従来の問題を解決するものであり、
クロック周期の１／２の単位で遅延時間を選択し得る優
れたディジタル遅延回路を提供することを目的とするも
のである。
クロック周期の１／２の単位で遅延時間を選択し得る優
れたディジタル遅延回路を提供することを目的とするも
のである。
課題を解決するための手段
本発明は上記目的を達成するために、ディジタルアナロ
グ変換器に入力するクロック発生部に極性切り換え器を
設け、クロック周期の１／２の単位にて遅延時間を選択
出来るようにしたものである。
グ変換器に入力するクロック発生部に極性切り換え器を
設け、クロック周期の１／２の単位にて遅延時間を選択
出来るようにしたものである。
作 用
本発明は上記のような構成によ・り次のような作用を有
する。すなわち、ディジタルアナログ変換器に入力する
クロックの極性を極性切り換え器で切り換えることによ
って、ディジタル映像信号の遅延時間をクロック周期の
１／２の単位にて選択することが出来る。
する。すなわち、ディジタルアナログ変換器に入力する
クロックの極性を極性切り換え器で切り換えることによ
って、ディジタル映像信号の遅延時間をクロック周期の
１／２の単位にて選択することが出来る。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１は第１のデータラッチ、２は第２のデ
ータラッテ、３は第ｎのデータラッテであり、ｎ個のデ
ータラッチが直列に接続されている。マルチプレクサ４
にはこれらのデータラッチの出力信号と、第１のデータ
ラッチ１の入力信号が入力されている。５はディジタル
アナログ変換器であり、マルチプレクサ４の出力信号を
アナログ信号に変換する。１０は遅延時間設定スイッチ
であり、この最下位ビットの信号は極性切り換え器１１
に、それ以外のビットの信号はマルチプレクサ４に入力
される。１１は極性切シ換え器であり、ディジタルアナ
ログ変換器５に入力するクロックを切り換える。
１図において、１は第１のデータラッチ、２は第２のデ
ータラッテ、３は第ｎのデータラッテであり、ｎ個のデ
ータラッチが直列に接続されている。マルチプレクサ４
にはこれらのデータラッチの出力信号と、第１のデータ
ラッチ１の入力信号が入力されている。５はディジタル
アナログ変換器であり、マルチプレクサ４の出力信号を
アナログ信号に変換する。１０は遅延時間設定スイッチ
であり、この最下位ビットの信号は極性切り換え器１１
に、それ以外のビットの信号はマルチプレクサ４に入力
される。１１は極性切シ換え器であり、ディジタルアナ
ログ変換器５に入力するクロックを切り換える。
次に上記実施例の動作について説明する。ディジタル映
像信号６はデータラッテを１つ通るごとにクロック周期
の時間ずつ遅延する。したがって、マルチプレクサ４の
４１端子に入力される信号は、４０端子に入力される信
号よシクロクク周期の時間だけ遅延しておシ、同様に４
２端子に入力される信号はクロック周期の２倍の時間、
４３端子に入力される信号はクロック周期のｎ倍の時間
遅延している。遅延時間設定スイッチ１０の最下位以外
のビットの状態により、マルチプレクサ４はこれらの信
号を選択し、この結果、クロック周期の単位で遅延時間
を設定することが可能となる（ディジタル遅延手段〉。
像信号６はデータラッテを１つ通るごとにクロック周期
の時間ずつ遅延する。したがって、マルチプレクサ４の
４１端子に入力される信号は、４０端子に入力される信
号よシクロクク周期の時間だけ遅延しておシ、同様に４
２端子に入力される信号はクロック周期の２倍の時間、
４３端子に入力される信号はクロック周期のｎ倍の時間
遅延している。遅延時間設定スイッチ１０の最下位以外
のビットの状態により、マルチプレクサ４はこれらの信
号を選択し、この結果、クロック周期の単位で遅延時間
を設定することが可能となる（ディジタル遅延手段〉。
さらに、遅延時間設定スイッチ１０の最下位ビットの状
態により、７の極性切り換え器１１はディジタルアナロ
グ変換器５に入力するクロックの極性を切り換え、クロ
ック周期の１７２の単位の遅延時間を調整する。第３図
にディジタルアナログ変換器５の入出力信号のタイミン
グチャートを示す。
態により、７の極性切り換え器１１はディジタルアナロ
グ変換器５に入力するクロックの極性を切り換え、クロ
ック周期の１７２の単位の遅延時間を調整する。第３図
にディジタルアナログ変換器５の入出力信号のタイミン
グチャートを示す。
このように、上記実施例によれば、遅延時間設定スイッ
チ６を操作することによシ、ディジタル映像信号６の遅
延時間をクロック周期の１／２の単位で選択の上アナロ
グ出力信号８として出力できるという効果を有する。
チ６を操作することによシ、ディジタル映像信号６の遅
延時間をクロック周期の１／２の単位で選択の上アナロ
グ出力信号８として出力できるという効果を有する。
第２図は他の実施例の構成を示すものであり、この実施
例では、クロック周期単位の遅延時間を選択する方法と
して先の実施例におけるデータラッチ１，２．３、マル
チプレクサ４に代わって８のメモリ８、アドレス発生器
１２、アドレス制御器１３を用いている。メモリ８に書
き込まれたディジタル映像信号６を読み出す際に、アド
レス発生器１２、アドレス制御器１３がアドレスをシフ
トすることによって、先の実施例と同等の効果を実現し
ている。なお、この実施例は、遅延時間の選択範囲が広
い場合に先の実施例より回路を小型化できるという効果
を有する。
例では、クロック周期単位の遅延時間を選択する方法と
して先の実施例におけるデータラッチ１，２．３、マル
チプレクサ４に代わって８のメモリ８、アドレス発生器
１２、アドレス制御器１３を用いている。メモリ８に書
き込まれたディジタル映像信号６を読み出す際に、アド
レス発生器１２、アドレス制御器１３がアドレスをシフ
トすることによって、先の実施例と同等の効果を実現し
ている。なお、この実施例は、遅延時間の選択範囲が広
い場合に先の実施例より回路を小型化できるという効果
を有する。
発明の効果
本発明は上記実施例より明らかなように、従来のディジ
タル遅延回路に付加することにより、従来回路では実現
不可能であったクロック周期以下の単位で遅延時間を選
択できるという効果を有する。
タル遅延回路に付加することにより、従来回路では実現
不可能であったクロック周期以下の単位で遅延時間を選
択できるという効果を有する。
第１図は本発明の一実施例におけるディジタル遅延回路
の概略ブロック図、第２図は他の実施例における同回路
の概略ブロック図、第３図はこれら実施例におけるディ
ジタルアナログ変換器の入出力信号のタイミングチャー
ト、第４図は従来のディジタル遅延回路の概略ブロック
図である。 １・・・第１のデータラッテ、２・・・第２のデータラ
ンチ、３・・第ｎのデータラッチ、４・・・マルチプレ
クサ、５ ディジタルアナログ変換器、８・・・メモリ
、１０・・・遅延時間設定スイッチ、１１・・・極性切
り換え器、 ス制御器。 ２ ア ドレス発生器、 １３・・ アドレ 第 図
の概略ブロック図、第２図は他の実施例における同回路
の概略ブロック図、第３図はこれら実施例におけるディ
ジタルアナログ変換器の入出力信号のタイミングチャー
ト、第４図は従来のディジタル遅延回路の概略ブロック
図である。 １・・・第１のデータラッテ、２・・・第２のデータラ
ンチ、３・・第ｎのデータラッチ、４・・・マルチプレ
クサ、５ ディジタルアナログ変換器、８・・・メモリ
、１０・・・遅延時間設定スイッチ、１１・・・極性切
り換え器、 ス制御器。 ２ ア ドレス発生器、 １３・・ アドレ 第 図
Claims (1)
- ディジタル映像信号を入力しクロック周波数の整数倍の
遅延時間遅延させるディジタル遅延手段と、前記ディジ
タル遅延手段の出力を入力しアナログ信号に変換して取
り出すディジタルアナログ変換器と、前記ディジタルア
ナログ変換器に入力するクロックの極性を切替える極性
切り替え手段とを備え、前記遅延時間をクロック周期の
１／２の単位で選択可能にしたディジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005290A JPH03297213A (ja) | 1990-04-16 | 1990-04-16 | ディジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10005290A JPH03297213A (ja) | 1990-04-16 | 1990-04-16 | ディジタル遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03297213A true JPH03297213A (ja) | 1991-12-27 |
Family
ID=14263723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10005290A Pending JPH03297213A (ja) | 1990-04-16 | 1990-04-16 | ディジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03297213A (ja) |
-
1990
- 1990-04-16 JP JP10005290A patent/JPH03297213A/ja active Pending
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