SU1142904A1 - Устройство синхронизации телевизионных сигналов от независимых источников программ - Google Patents

Abstract

1. УСТРОЙСТВО СИНХРОНИЗАЦИИ ТЕЛЕВИЗИОННЫХ СИГНАЛОВ ОТ НЕЗАВИСИМЫХ ИСТОЧНИКОВ ПРОГРАММ, содержащее аналого-цифровой преобразователь, информационный вход которого  вл етс  входом видеосигнала, а выход с оединен с сигнальными входами первого и второго запоминающих блоков, выходы которых подключены к первому и второму информационным входам коммутатора, выход которого подключен ко входу цифроаналогового преобразовател , выход которого  вл етс  выходом устройства ,, адресные входы первого запоминающего блока соединены с первой группой выходов блока управлени  адресацией запоминающих блоков, втора  группа выходов которого подключена к адресным входам второго запоминающего блока, первый, второй и третий входы синхронизации блока управлени  адресацией запоминающих блоков соединены соответственно с выходами тактовых импульсов, строчных синхроимпульсов и кадровых синхроимпульсов первого синхрогенератора , .четвертый, п тый и шестой входы синхронизации блока управлени  адресацией запоминающих блоков соединены соответственно с выходами тактовых импульсов, строчных синхроимпульсов и кадровых синхроимпульсов второго синхрогенератора, вход синхронизации аналого-цифрового преобразовател  соединен с выходом тактовых импульсов первого синхрогенератора , вход синхронизации цифроаналогового преобразовател  соединен с выходом тактовых импульсов второго синхрогенератора, о т- личающее с  тем, .что, с целью повышени  точности синхронизации , в него введены блок управлени - режимом записи и считывани  запоминающих блоков и инвертор, причем первых вход управлени  блока § управлени  режимом записи и считывани  запоминающих блоков соединен с (Л выходом кадровых синхроимпульсов первого синхрогенератора, а второй вход управлени  соединен с выходом строчных синхроимпульсов второго синхрогенератора, выход блока управлени  режимом записи и считывани  запоминающих блоков соединен с входом управлени  коммутатора, с управл ющим входом блока управлени  адресацией запоминающих блоков, с выходом управлени  режимом записи и считывани  второго запоминающего блока и через инвертор с входом управлени  режимом записи и считывани  первого запоминающего блока. 2. Устройство по п. 1, о т л ичающеес  тем, что блок управлени  адресацией запоминающих блоков содержит первый и второй коммутаторы, инвертор и четыре счетчика, причем установочный вход первого счетчика объединен со счетным входом второго счетчика, установочный вход третьего счетчика

Description

MU

соединен со счетным входом четвертого счетчика, выходы разр дов первог и второго счетчиков объединены и соединены с первыми информационными входами первого и второго коммутаторов , выходы разр дов третьего и четвертого счетчиков объединены и соединены с вторьми информационными входами первого и второго коммутаторов , вход управлени  первого коммутатора объединен с входом инвертора и  вл етс  управл ющим входом блока управлени  адресацией запоминающих блоков, выход инвертора подключен к входу управлени  второго коммутатора, группа выходов второго коммутатора и группа выходов первог коммутатора  вл ютс  соответственно первыми и вторыми группами выходов блока управлени  адресацией запо минающих блоков, счетный вход и установочный вход первого счетчика, установочный вход второго счетчика  вл ютс  соответственно первым, вторым и третьим входами блока управлени  адресацией запоминающих

блоков, счетный вход и установочный вход четвертого счетчика, установочный вход третьего счетчика  вл ютс  соответственно четвертьпу, п тым и шестым входами блока управлени  адресацией запоминаюпщх блоков.

3. Устройство по п. 1, о т л ичающеес  тем, что блок управлени  режимом записи и считывани  запоминающих блоков содержит первыйи второй триггеры и элементИ первый вход элемента И, объединенный с первым установочным входом первого триггера, и второй вход элемента И  вл ютс  соответственно первьм и вторым входами управлени  блока управлени  режимом записи и считывани  запоминаюпщх блоков, выход элемента И соединен с вторым установочньП Г входом первого триггера, выход первого триггера соединен с входом второго триггера, выход которого  вл етс  выходом блока управлени  режимом, записи и считывани  запоминающих блоков.

Изобретение относитс  к промышленности средств св зи и может быть использовано при построении устройст синхронизации телевизионных сигналов от независимых источников программ в системе аппаратно-студийного комплекса телевизионного центра.

Известно устройство синхронизации телевизионных сигналов от независимых источников программ, содержащее запоминающий блок, выход которого подключен к одному из входов элемента И,второй вход которого соединен с первым выходом блока управлени , второй выход которого подключен к входу управлени  запоминающего блока, вход запоминающего блока соединен с выходом аналого-цифрового преобразовател , выход элемента И соединен с входом цифроаналогового преобразовател , входы блока управлени  соединены соответственно с выходами первого и второго синхрогенераторов LO.

Недостаток этого устройства низка  точность синхронизации, обусловленна  тем, что в запоминающем блоке происходит задержка сигнала до тех пор, пока на его вход управлени  не поступит с выхода блока управлени  сигнал адреса считывани  определ ющий номер нужной  чейки запоминающего блока. Таким образом, происходит задержка на врем  одного периода к запоминающему |блоку, что приводит к рассогласованию фазы вЗДеосигнала на выходе устройства относительно фазы синхроимпульсов телецентра.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство синхронизации телевизионных сигналов от независимых источников программ, содержащее запоминающие блоки, сигнальные входы которых соединены с выходами аналогоцифрового преобразовател , информа1ДИОННЫЙ вход которого  вл етс  входо видеосигнала, выходы запоминающих блоков подключены к информационным входам коммутатора, выход которого подключен к входу цифроаналогового преобразовател , выход которого  вл етс  выходом устройства, адресны входы запоминающих блоков соединены с соответствуюпщми группами выходов блока управлени  адресацией запоминающих блоков, первый, второй и третий входы синхронизации которого соединены соответственно с выходами тактовых импульсов, строчных синхроимпульсов и кадровых синхроимпульсов первого синхрогенератора, четвертый п тый и шестой.входы синхронизации блока управлени  адресацией запоминающих блоков соединены соответствен но с выходами тактовых импульсов, строчных синхроимпульсов и кадровых синхроимпульсов второго синхрогенератора , вход синхронизации аналогоцифрового преобразовател  соединен с выходом тактовых импульсов первого синхрогенератора, вход синхронизации цифроанзЬюгового преобразовател  соединен с выходом тактовых импульсов второго синхрогенератора ), Недостатком этого устройства  вл етс  низка  точность синхронизации , обусловленна  тем, что в зап минающих блоках происходит повторна перезапись считанного из запоминающи блоков сигнала, его хранение до сле дующего цикла считывани  информации из запоминающих блоков. Таким обра- зом, происходит задержка сигнала, равна  времени передачи одной телевизионной строки (64 мкс). При тако задержке считывани  ввдеосигнапа и запоминающих блоков происходит задержка видеосигнала относительно фазы строчных синхроимпульсов теле1 (ёнтра, а следовательно, рассогласо вание фазы видеосигнала на выходе устройства относительно синхроимпул сов телецентра, что приводит к низ|Шей точности синхронизации на выход ( устройства. Цель изобретени  - повышение точности синхронизации. Поставленна  цель достигаетс  тем, что в устройство синхронизации телевизионных сигналов от независимых источников программ, содержащее аналого-цифровой преобразователь, информационный вход которого  вл етс  входом видеосигнала, а выход соединен с сигнальными входами первого и второго запоминающих блоков, выходы которых подключены к первому и второму информационным входам коммутатора, выход которого подключен к входу цифроаналогового преобразовател , выход которого  вл етс  выходом устройства, адресные входы первого запоминающего блока соединены с первой группой выходов блока управлени  адресацией запоминающих блоков, втора  группа выходов которого подключена к адресным входам второго запоминающего блока, первый, второй и третий входы синхронизации блока управлени  адресацией запоминающих блоков соединены соответственно с выходами тактовых импульсов, строчных синхроимпульсов и кадровых синхроимпульсов первого синхрогене- ратора, четвертый, п тый и шестой входы синхронизации блока управлени  адресацией запоминающих блоков соединены соответственно с выходами тактовых импульсов, строчных синхроимпульсов и кадровых синхроимпульсов второго синхрогенератора,-выход синхронизации аналого-цифрового преобразовател  соединен с выходом тактовых импульсов первого синхрогенератора , вход синхронизации цифроаналогового преобразовател  соединен с выходом тактовых импульсов второго синхрогенератора,. введены блок управлени  режимом записи и считывани  , запоминающих блоков и инвертор, причем вход управлени  блока управлени  режимом записи и считьшани  запоминающих блоков соединен с выходом кадровых синхроимпульсов первого синхрогенератора, а второй вход управлени  соединен с выходом строч-ных с инхроимпульсов второго синхрогенератора , выход блока управлени  режимом записи и считьгоани  запоминающих блоков соединен с входом управлени  коммутатора, с управл ющим входом блока управлени  адресацией запоминающих блоков, с выходом управлени  режимом записи и считывани  второго запоминающего блока и через инвертор с входом управлени  режимом записи и считьшани  первого запоминающего блока. При этом блок управлени  адресацией запоминающих блоков содержит первый и второй коммутаторы, инвертор и четыре счетчика, причем установочный вход первого счетчика объеS . 11 динен со счетным входом второго счет чика, установочный вход третьего счетчика соединен со счетным входом четвертого счетчика, выходы разр дов первого счетчика и второго счетчиков объединены и соединены с первыми информационными входами первого и второго коммутаторов,, выходы разр дов третьего и четвертого счетчиков объединены и соединены с вторыми информационными входами первого и второго коммутаторов, вход управлени первого коммутатора объединен с входом инвертора и  вл етс  управл ющим входом блока управлени  адресацией запоминающих блоков, выход интегратора подключен к входу управлени  второго коммутатора,,группа выходов второго коммутатора и группа выходов первого коммутатора  вл етс  соответ ственно первыми и вторыми гоуппами вы хопов блока управлени  адресацией запоминающих блоков, счетный вход и установочный вход первого счетчика установочный вход второго счетчика  вл ютс  соответственно первым, вторым и третьим входами блока управлени  адресацией запоминающих блоков J счетный вход и установочный вход четвертого счетчика, установочный вход третьего счетчика  вл ютс  соответственно четвертым, п тым и шестым входами блока управлени  адресацией запоминающих блоков. Кроме управлени  рёжи- мом записи и считывани  запоминающи блоков содержит первый и второй три геры и элемент И, первый вход элеме та И, объединенный с первым установочным входом первого триггера, и второй вход элемента И  вл ютс  соответственно первым и вторым входам управлени  блока управлени  режимом записи и считывани  запоминающих блоков, выход элемента И соединен с вторЪм установочным входом первого триггера выход первого триггера соединен, с входом второго триггера, выход которого  вл етс  выходом блока управлени  режимом записи и считывани  запоминающих блоков. На фиг. 1 представлена структурна  электрическа  схема устройства; на фиг. 2 - схема блока управлени  адресацией запоминающих блоков; на фиг. 3 - схема блока управлени  режимом записи и считывани  запоминающих блоков. 4 Устройство синхронизации телевизионных сигналов от независимых источнико.в программ (фиг, 1) содержит аналого-цифровой- преобразователь 1, информационный вход которого  вл етс  входом-видеосигнала, а выход Соединен с сигнальными входами первого 2 и второго 3 запоминающих блоков. Выходы запоминающих блоков 2 и 3 подключены к первому и второму информационным входам коммут.атора 4 выход которого соединен с входом цифроаналогового преобразовател  5, выход которого  вл етс  выходом устройства. Вход управлени  блока 6 управлени  адресацией запоминающих блоков подключен к выходу блока 7 управлени  режимом записи и считывани  запоминающих блоков, первый из входов управлени  которого соединен с выходом кадровых синхроимпульсов первого синхронизатора 8, второй с выходом строчных синхроимпульсов второго синхрогенератора 9 центра. Выход блока 7 управлени  режимом записи и считывани  запоминающих блоков также соединен с входом управлени  режимом записи и считывав ни  второго запоминающего блока 3 и через инвертор 10 - с входом управлени  режимом записи и считывани  первого запоминающего блока 2, адресный вход которого соединен с первой группой выходов блока 6 управл.ни  адресацией запоминающих блоков. втора  группа выходов которого подключена к адресному входу второго запоминающего блока 3. Первый, второй и третий входы синхронизации блока 6 управлени  адресацией запоминающих блоков соединены соответственно с выходами тактовых импульсов, строчных синхроимпульсов и кадровых синхроимпульсов первого синхрогенератора 8. Четвертый , п тый и шестой входы синхронизации блока 6 управлени  адресацией запоминающих блоков соединены соответственно с выходами тактовых импульсов , строчных синхроимпульсов, и кадровьгх синхроимпульсов второго синхрогенератора 9. Вход синхронизации аналого-цифрового преобразовател  1 соединен с выходом тактовых импульсов первого синхрогенератора 8, вход синхронизации цифроаналогового преобразовател  5 соединен с выходом тактовых импульсов второго синхрогенератора 9.

71142

Блок 6 управлени  адресацией запоминающих 6jjoKOB (фиг. 2) содержит первый счетчик 11 и второй счетчик 12, третий счетчик 13 и четверть счетчик 14. Установочный вход первого счетчика 11 соединен со счетным вхо .дом второго счетчика 12. Установочный вкод четвертого счетчика 14 соединен с счетным входом третьего счетчика 13. Выходы разр дов первого и второго счетчиков 11 и 12 подключены к первым информационным входам первого коммутатора 15 и второго коммутатора 16. Выходы разр дов сче.тчиков 13 и 14 подключены к вторы информационным входам первого и второго коммутаторов 15 и 16. Вход уп-. равлени  первого коммутатора 15 соединен с входом инвертора 17 и  вл етс  входом управлени  блока 6 управлени  адресацией запоминающих блоков. Выход инвертора 17 подключен к входу управлени  второго коммутатора 16.

Группа входов второго коммутатора 16 и группа выходов первого коммутатора 15  вл ютс  соответственно первой и второй группами выходов блока 6 управлени  адресацией запоминающих блоков. Счетный вход первого счетчик ill, его установочный вход и установочный вход второго счетчика 12  вл ютс  соответственно первым, вторым и третьим входами синхронизации блока 6 управлени  адресацией запоминающих блоков. Счетный вход четвертого счетчика 14, его установочный вход и установочный вход третьего счетчика 13  вл ютс  соответственно четвертым п тым и шестым входами синхронизации блока б управлени  .адресацией запоминающих блоков . .

Влок 7 управлени  режимом записи и считывани  запоминающих блоков (фиг. 3) содержат элемент И 18, первый вход которого, объединенный с первым установочным входом первого триггера 19, и второй вход  вл ютс  соответственно первым и вторым вхо дами управлени  блока 7 управлени  режимом записи и считывани  запоминающих блоков. Выход элемента И 18 соединен с вторь1м установочным входом первого триггера 19, выход первого триггера 19 соединен с входом второго триггера 20, выход которого  вл етс  выходом блока 7 управлени 

В

режимом записи и Считывани  запоминающих блоков. .

Устройство синхронизации телевизионных сигналов от независимых источников программ работает следующим образом.

На вход аналого-цифрового преобразовател  1 поступает видеосигнал, преобразуетс  в нем в двоичный параллельный код и поступает на сигнальные входы запоминающих блоков 2 и 3. Когда в первый запоминающий блок 2 производитс  запись, из второго запоминающего блока 3 производитс  считывание видеосигнала. Считываема  из запоминающих блоков 2 и 3 информаци  .поступает на коммутатор 4, который подключает к цифроаналоговому преобразователю 5 выход того запоминающего блока, который находитс  в режиме считывани . Работой коммутатора 4 управл ет блок 7 управлени  режимом записи и считывани  запоминающих блоков, которьй формирует „управл ющий сигнал при совпадении фазы строчного синхроимпульса второго синхрогенератора 9 с фазой кадрового синхроимпульса первого синхрогенератора 8. Управл ющий сигнал с выхода блока 7 управлени  режимом записи и считывани  второго запоминающего блока 3 и через инвертор 10 - на вход управлени  режимом записи и считывани  первого запоминающего блока 2. Управл ющий сигнал блока 7 управлени  регкимой записи и считывани  запоминающих блоков поступает также на управг л ющий вход блока 6 управлени  адресацией запоминающих блоков , в котором производитс  управле , ние коммутатором 15 и через инвертор 17 - коммутатором 16. Коммутатор 15 и 16 производ т подключение на адресные входы запоминающих блоков 2 и 3 адресов записи, формируемых счетчиками 11 и 12, и адресов считывни , формируемых счетчиками 13 и 14. На счетный вход счетчика 11 поступают тактовые импульсы, а на его установочный вход - строчные синхроимпульсы от первого синхрогенератора 8. На счетный зход счетчика 12 поступают строчные синхроимпульсы, а на его установочный вход - кадровые синхроимпульсы от первого синхрогенератора 8. На счетный вход счетчика 1 поступают тактовые импульсы, а на ег

Claims (3)

1. УСТРОЙСТВО СИНХРОНИЗАЦИИ ТЕЛЕВИЗИОННЫХ СИГНАЛОВ ОТ НЕЗАВИСИМЫХ ИСТОЧНИКОВ ПРОГРАММ, содержащее аналого-цифровой преобразователь, информационный вход которого является входом видеосигнала, а выход соединен с сигнальными входами первого и второго запоминающих блоков, выходы которых подключены к первому и второму информационным входам коммутатора, выход которого подключен ко входу цифроаналогового преобразователя, выход которого является выходом устройства, адресные входы первого запоминающего блока соединены с первой группой выходов блока управления адресацией запоминающих блоков, вторая группа выходов которого подключена к адресным входам второго запоминающего блока, первый, второй и третий входы синхронизации блока управления адресацией запоминающих блоков соединены соответственно с выходами тактовых импульсов, строченых синхроимпульсов и кадровых синхроимпульсов первого синхрогенератора, четвертый, пятый и шестой входы синхронизации блока управления адресацией запоминающих блоков соединены соответственно с выходами тактовых импульсов, строчных синхроим пульсов и кадровых синхроимпульсов второго синхрогенератора, вход синхронизации аналого-цифрового преобразователя соединен с выходом тактовых импульсов первого синхрогенератора, вход синхронизации цифроаналогового преобразователя соединен с выходом тактовых импульсов второго синхрогенератора, о тличающее си тем, что, с целью повышения точности синхронизации, в него введены блок управления- режимом записи и считывания запоминающих блоков и инвертор, причем первых вход управления блока управления режимом записи и считывания запоминающих блоков соединен с выходом кадровых синхроимпульсов первого синхрогенератора, а второй вход управления соединен с выходом строчных синхроимпульсов второго синхрогенератора, выход блока управ*ления режимом записи и считывания запоминающих блоков соединен с входом управления коммутатора, с управляющим входом блока управления адресацией запоминающих блоков, с выходом управления режимом записи и считывания второго запоминающего блока и через инвертор с входом управления режимом записи и считывания первого запоминающего блока.

2. Устройство по п. 1, о т л ичающееся тем, что блок управления адресацией запоминающих блоков содержит первый и второй коммутаторы, инвертор и четыре счетчика, причем установочный вход первого счетчика объединен со счетным входом второго счетчика, установочный вход третьего счетчика •1142904 соединен со счетным входом четвертого счетчика, выходы разрядов первого и второго счетчиков объединены и соединены с первыми информационными входами первого и второго коммутаторов, выходы разрядов третьего и четвертого счетчиков объединены и соединены с вторыми информационными входами первого и второго коммутаторов, вход управления первого коммутатора объединен с входом инвертора и является управляющим входом блока управления адресацией запоминающих блоков, выход инвертора подключен к входу управления второго коммутатора, группа выходов второго коммутатора и группа выходов первого коммутатора являются соответственно первыми и вторыми группами выходов блока управления адресацией запоминающих блоков, счетный вход и установочный вход первого счетчика, установочный вход второго счетчика являются соответственно первым, вторым и третьим входами блока управления адресацией запоминающих блоков, счетный вход и установочный вход четвертого счетчика, установочный вход третьего счетчика являются соответственно четвертым, пятым и шестым входами блока управления адресацией запоминающих блоков.

3. Устройство по п. ^отличающееся тем, что блок управления режимом записи и считывания запоминающих блоков содержит первый'и второй триггеры и элемент И, первый вход элемента И, объединенный с первым установочным входом первого триггера, и второй вход элемента И являются соответственно первым и вторым входами управления блока управления режимом записи и считывания запоминающих блоков, выход элемента И соединен с вторым установочным входом первого триггера, выход первого триггера соединен с входом второго триггера, выход которого является выходом блока управления режимом, записи и считывания запоминающих блоков.