SU1418927A1 - Преобразователь телевизионного стандарта - Google Patents

Abstract

Изобретение относитс  к телевидению . Цель изобретени  - повышение точности преобразовани . Устр-во содержит АЦП 1, регистры 2, 3, 17 и 18, блоки пам ти (БП) 4 и 19, коммутаторы 5, 16 и 21, счетчики 6, 7 и 8, D-триггеры 9, 11,14, 15 и 22, эл ты И 10 и 13, блок управлени  12 и ЦАП 20, АЦП I преобразует входной аналоговый видеосигнал в 8 Т)й.зр д ный параллельный цифровой код, из которого регистр 2 запоминает 16 эл тов входной развертки, перезаписы- . Бающихс  в регистр 3. Т. обр. осуществл етс  распараллеливание входной информации, поступающей в БП 4 и 19. Подключение цифровых потоков с БП 4 и 19 к ЦАП 20 осуществл етс  синхронно с кадровой частотой выходной раз . вертки. Это позвол ет избежать иска- . жений при преобразовании стандартов движущихс  изображений. Устр-вб по п.2 отличаетс  выполнением блока управлени  12. 1 з.п. ф-лЬ1, 4 ил. с: Ф СО

Description

Изобретение относится к технике телевидения и может быть использовано для преобразования телевизионного стандарта.

Цель изобретения - повышение точности преобразования.

На фиг.1 представлена электрическая структурная схема преобразователя, телевизионного стандарта; на фиг.2 — схема блока управления; на фиг.З и 4 — временные диаграммы, поясняющие их работу.

Преобразователь телевизионного стендарта (фиг.1)содержит аналогоцифровой преобразователь (АЦП) 1, первый регистр 2, второй регистр 3, первый блок 4 памяти, первый коммутатор 5, первый, второй и третий счетчики 6—8, первый D-триггер 9, первый элемент И 10, второй D-триггер 11, блок 12 управления, второй элемент И 13, третий и четвертый D-триггеры 14 и 15, второй коммутатор 16, третий и четвертый регистры 17 и 18, второй блок 19 памяти, цифроаналого-ί вый преобразователь (ЦАП) 20, третий коммутатор 21, пятый D-триггер 22.

Блок 12 управления (фиг.2) содержит дешифратор 23, первый элемент И 24, элемент ИЛИ 25, первый, второй и третий RS-триггеры 26-28, второй элемент И 29.

Преобразователь телевизионного стандарта работает следующим образом.

Аналоговый видеосигнал поступает на вход АЦП 1, где преобразуется в 8—разрядный параллельный цифровой код. С выхода АЦП 1 цифровой код поступает на вход первого регистра 2, запоминающего 16 элементов входной развертки. Синхроимпульсы строк вход· ной развертки поступают на вход установки 15-разрядного второго счетчика 7, генерирующего > адреса записи и на вход сброса третьего счетчика 8. Третий счетчик 8 подсчитывает 16 периодов тактовой частоты (фиг.За) входной развертки и формирует последовательность импульсов с частотой в 16 раз более низкой, чем частота элементов входной развертки. Положительными фронтами этих импульсов осуществляется перезапись 16 элементов из первого регистра 2 во второй регистр 3. Таким образом, осуществляется распараллеливание входной информации, т.е. каждый элемент изображения входной развертки присутствует на инфор мационном входе блока памяти в тече— ' ние времени, равного 16 периодам тактовой частоты входной развертки.

Синхроимпульсы строк, опережающие начало активной части каждой строки на время, равное 16 периодам тактовой частоты выходной развертки, поступают от синхрогенератора выход- . ной развертки на вход установки первого счетчика 6, генерирующего адреса считывания. Синхроимпульсы строк устанавливают первые 10 разрядов первого счетчика 6, а синхроимпульсы кадров выходной развертки устанавливают остальные его 5 разрядов. Первые 4 разряда первого счетчика 6 под ключены к групповому входу блока 12 управления, формирующего сигналы управления работой преобразователя телевизионного стандарта, синхронные с частотой выходной развертки.

По сигналу с распараллеливающего третьего счетчика 8 производится запись 16 элементов во. второй регистр 3 и логической единицы в первый Dтриггер 9 (фиг.З н), сигнал логической единицы с выхода которого поступает на первый вход первого элемента И 10 и разрешает прохождение на выход последовательности импульсов (фиг.З д), поступающих с второго выхода блока 12 управления и определяю— |ЩИХ начало циклов записи. С выхода [первого элемента И 10 эти импульсы поступают на синхровход второго Dтриггера 11 и по фронту первого импульса производится запись логической единицы. Сигнал логической единицы с выхода второго D-триггера 11 поступает на вход блока 12 управления, где разрешает прохождение на выход последовательности импульсов (фиг.З л), определяющих конец цикла записи. Эти импульсы поступают на входы сброса первого и второго Dтриггеров 9 и 11. Таким образом, на выходе второго D-триггера 1 1 форми— руется сигнал, разрешающий прохождение импульса записи, формируемого блоком 12 управления, на третий выход и далее на вход третьего коммутатора 21. Кроме того, этот же сигнал поступает на вход первого коммутатора 5, обеспечивающего подключе— ’ ние к адресным входам первого и второго блоков 4 и,19 памяти адресных кодов записи или считывания и на синхровход второго счетчика 7, генери3

Таким инфор— в памяти информация по— вход последовательно-патретьего и четвертого ре— и 18, сворачивающих парал· рующего адресные коды записи, образом осуществляется запись мации несинхронного источника момент времени, определяемый ближайшим циклом записи к моменту поступления информации на блоки памяти (фиг.З п). Для обеспечения адресации в блоке 12 управления формируется сигнал выборки кристалла (фиг.Зб),эд который поступает на выход блока 12 управления и далее на вход первого и второго блоков 4 и 19 памяти.

На вход пятого D-триггера 22, работающего в счетном режиме, поступают кадровые синхроимпульсы входной развертки. Пятый D-триггер 22 попеременно переключается из состояния логического нуля в состояние логическая единица и наоборот, обеспечивая управление третьим коммутатором 21. Третий коммутатор 21, распределяя импульсы записи, поступающие с блока 12 управления, обеспечивает попеременное переключение первого и второго блоков 4 и 19 памяти в режим записи.

Считанная из первого и второго блоков 4 и ступает на раллельных гистров 17 лельный цифровой поток в последова— тельный. В результате этого частота элементов на выходе этих регистров в 16 раз выше частоты на входе. Импульсы записи информации, поступающей с выходов первого и второго блоков 4 и 19 памяти в третий и четвертый регистры 17 и 18, формируются блоком 12 управления (фиг.З г) и с его выхода поступают на вход записи тре— ¹ тьего и четвертого регистров 17 и 18. На их синхровходы подается тактовая частота элементов выходной развертки. С выходов третьего и четвертого ре— ' гистров 17 и 18 8—разрядные параллель· ные цифровые потоки поступают на первый и второй групповые входы второго коммутатора 16. Сигнал управления вторым коммутатором 16 формируется устройством асинхронного сопряжения по кадровым частотам, состоящего из третьего и четвертого триггеров 14 и 15 и второго элемента И 13. По перед’ нему фронту кадровых синхроимпульсов (фиг.4 а), поступающих на синхровход четвертого D-триггера 14, осуществляется запись логической единицы. Уро— вень логической единицы с выхода третьего D-триггера 14 подается на первый вход второго элемента И 13, разрешая прохождение кадровых синхроимпульсов выходной развертки (фиг.4 б) через другой вход второго элемента И 13 на вход четвертого D-триггера 15 и на вход сброса третьего D-триггера 14, снимая тем самым разрешение прохождения кадровых синхроимпульсов выходной развертки на вход четвертого D-триггера 15. Четвертый D-триггер 15 работает в счетном режиме и попеременно переключается из состояния логического нуля в достояние логической единицы и наоборот (фиг.4 г). Сигнал с выхода четвертого D-триггера 15 поступает на вход управления второго коммутатора 16, который попеременно подключает к ЦАП 20 первый и второй групповые входы. Таким образом, подключение к ЦАП 20 цифровых потоков с первого или второго блоков 4 и 19 памяти осуществляется синхронно с кадровой частотой выходной развертки, Эта реализация позволяет избежать искажений при преобразовании стандартов движущихся изображений.

Блок 12 управления (фиг.2). рабо— тает следующим образом.

На вход блока 12 управления поступает 4-разрядный цифровой код из первого счетчика 6. Этот код пред·? ставляет собой четыре младших двоичных разряда 15-вдзрядного первого / счетчика 6, десять младших разрядов которого сбрасываются в нулевое состояние строчным синхроимпульсом. Три младших разряда кодовых последовательностей поступают на вход дешифратора 23, а четвертый старший разряда (фиг.З м) поступает на вторые входы первого и второго элементов И 24 и 29. Дешифратор 23 представляет собой устройство, которое формирует на одном из шести выходов уровень логического нуля в зависимости от двоичного кода на входе (фиг.З д, е, ж, з, и, к). Эти импульсы формируются на вьгхо—, де дешифратора 23 с длительностью в один и с периодом в восемь тактов частоты элементов в выходной развертке. Импульсы с третьего выхода дешифратора 23 периодически обнуляют третий RS-триггер 28, а импульсы с пятого выхода устанавливают его в единичное состояние. В результате этого, на выходе третьего RS-триггера 28 формируется периодический сигнал (фиг . 3 б), который поступает на выход блока 12 управления и представляет собой сигнал выборки кристалла первого и второго блоков 4 и 19 памяти. Аналогичным образом на выходе второго RS-триггера 27 формируется периодический сигнал (фиг.З в), поступающий на первый вход второго элемента И 29. Этот сигнал предназначен для включения первого и второго блоков 4 и 19 памяти преобразователя телевизионного стандарта в режим записи. На второй вход второго элемента И 29 поступает четвертый разряд (фиг.З м), уровень логического нуля которого соответствует во времени циклу записи, а уровень логической единицы - циклу считывания. На третий вход второго элемента И 29 поступает сигнал с входа блока 12 управления (фиг.З о), который формируется вторым 1>триггером 11, В ре- ’ зультате на выходе второго элемента И 29 формируется импульс записи (фиг;3 п), соответствующий ближайшему циклу записи к моменту поступле- ’ ния информации на вход первого и второго блоков 4 и 19 памяти. По рассмотренному ранее, принципу на выходе первого RS-триггера 26 формируется последовательность имапульсов (фиг.З г), которая поступает на вход первого элемента И 24. На выходе формируется последовательность импульсов,(фиг.З р), которая поступает на выход блока 12 управления и обеспечивает запись информации из них в период цикла считывания в третий и четвертый регистры 17 и 18. На вход эле-1 мента ИЛИ 25 поступает последовательность импульсов (фиг.З к), а на другой его вход - сигнал с второго Dтриггера 11. На выходе элемента ИЛИ 25 формируется последовательность импульсов (фиг.З л), которая поступает на выход блока 12 управления и служит для сброса первого и второго D-триггеров 9 и 11 в нулевое состояние, что приводит к формированию на их выходах сигналов (фиг.З н, о) соответственно.

Claims (2)

1. Формула изобретения

   1.Преобразователь телевизионного стандарта, содержащий последователь' но соединенные аналого-цифровой пре· второй регистр первый коммута· выхосоединены соответственно вторым сигнальными коммутатора, выход входакотороперво—

   1418927 6 образователь, сигнальный вход которого является сигнальным входом пре· образователя телевизионного стандар· та, первый регистр, и первый блок памяти, тор, первый и второй счетчики, ды которых с первым и ми первого го соединен с адресным входом го блока памяти, последовательно соединенные третий счетчик, вход сброса которого объединен с входом сброса второго счетчика и является входом строенных синхроимпульсов входного стандарта преобразователя телевизионЧ ного стандарта, а сигнальный вход объединен с синхровходами аналого— ‘ цифрового преобразователя и первого регистра и является входом тактовых синхроимпульсов входного стандарта преобразователя телевизионного стандарта, последовательно соединенные первый D-триггер, к первому входу которого подключен выход третьего счетчика, первый элемент И, второй D-триггер и блок управлении, второй вход которого соединен с другим выходом первого счетчика, а также цифроаналоговый преобразователь, выход которого является выходом преобразователя телевизионного стандарта, при этом выход второго D-триггера соединен с управляющим входом перво— . го коммутатора и с сигнальным входом второго счетчика, первый выход блока управления соединен с другим входом второго D-триггера, второй выход соединен с другим входом первого элемента И, а третий выход соединен с первым управляющим входом первого блока памяти, первый установочный вход первого счетчика соединен с входами строчных и кадровых синхроимпульсов входного стандарта преобразователя телевизионного стандарта, а синхро- .? вход второго регистра соединен с выходом третьего счетчика, о т л и — чающийся тем, что, с целью повышения точности преобразования, введены последовательно соединенные третий D-триггер, первый вход которого объединен с входом сброса второго счетчика, второй элемент И, другой вход которого объединен с первым установочным входом кадровых синхроимпульсов первого счетчика, и четвер— . тый D-триггер, последовательно соеди— ⁷ 141 ненные третий регистр, сигнальный вход которого соединен с выходом первого блока памяти и второй коммутатор, выход которого соединен с сигнальным входом цифроаналогового преобразователя, последовательно соединенные пятый D-триггер, вход которот го объединен с первым входом третьего D-триггера, и третий коммутатор, управляющий вход которого соединен с четвертым входом блока управления, а первый выход соединен с вторым управляющим входом первого блока памяти, последовательно .соединенные вто-is рой блок памяти, первый управляющий вход которого объединен с первым управляющим входом первого блока памяти, второй управляющий вход соединен с вторым выходом третьего комму— 20 татора, сигнальный вход соединен с выходом второго регистра, а адресный вход объединен с адресным входом первого блока памяти и четвертый ре— , гистр, первый управляющий вход кото- 25 рого объединен с первым управляющим входом третьего регистра, с управляющим входом цифроаналогового преобразователя и с тактовым входом первого счетчика и является входом такто— зо вых синхроимпульсов выходного стандарта преобразователя телевизионного стандарта, второй управляющий вход объединен с вторым управляющим входом третьего регистра и соединен с пятым выходом блока управления, а выход соединен с другим сигнальным входом второго коммутатора, управ— ' ляюЩий вход которого соединен с выходом четвертого D-триггера, при этом ₄₀ первый выход блока управления соеди— !7 8 нен с другим входом первого D-триггера, а к второму входу третьего D-триггера подключен выход второго элемента И.
2. 2.Преобразователь по п.1, о т личающийся тем, что блок , управления выполнен в виде дешифратора, первого, второго и третьего RS-триггеров, элемента ИЛИ и первого и второго элементов И, при этом, первые входы элемента ИЛИ и второго элемента И объединены и являются первым входом блока управления, вход дешифратора и первый вход первого элемента И, объединенные с вторым входом второго элемента И, являются вторым входом блока управления, первый выход дешифратора является вторым выходом блока управления, второй выход дешифратора соединен с R-входом второго RS-триггера, выход которого соединен с третьим входом второе го элемента И, выход которого является четвертым выходом блока управления, третий выход дешифратора соединен с R-входом третьего RS-триггера, выход которого является третьим выходом блока управления, четвертый выход дешифратора соединен с S-входом первого RS-триггера, выход которого соединен с вторым входом первого элемента И, выход которого является пятым выходом блока управления, пятый выход дешифратора соединен с S-входами Г второго и третьего RSтриггеров, а шестой выход соединен с R-входом первого RS-триггера и с вторым входом элемента ИЛИ, выход которого является первым выходом блока “ управления.

   Фиг.2 фиг 4