SU1378059A1

SU1378059A1 - Цифровой регистратор однократных импульсов

Info

Publication number: SU1378059A1
Application number: SU864101180A
Authority: SU
Inventors: Андрис Жанович Виксна
Priority date: 1986-06-06
Filing date: 1986-06-06
Publication date: 1988-02-28

Abstract

Изобретение относитс к информационно-измерительной технике, в частности к устройствам дл регистрации в цифровом виде однократных импульсных сигналов, и может быть использовано при регистрации однократных импульсов с быстронарастающим передним фронтом. Изобретение позвол ет повысить точность регистрации переднего фронта импульса за счет использовани отличи времени преобразовани аналого-цифрового преобразовател и времени апертурной неопределенности Од. Это достигаетс тем, что в устройство , содержащее генератор 11 тактовых импульсов, аналого-цифровой преобразователь 2, блок 4 управлени , блок 8- оперативной пам ти, регистр 6, введены масштабирлпощий усилитель 1, блок 3 сдвинутых опорных уровней, дешифратор 5, элемент 7 задержки, мультиплексор 9,коммутатор 10 и п-1 аналого-цифровых преобразователей 2. 1 з.п. ф-лы, 4 ил. « (О

Description

со

00

п

Фуе. /

ел со

AJ

4 Разреш. 3Gm/cu

Изобретение относитс к информационно-измерительной технике, в частности к устройствам дл регистрации в цифровом виде однократнь1Х импульсных сигналов, может найти применение при исследовани х в машиностроении, сейсморазведке, химии, радиотехнике и физике.

Целью изобретени вл етс повышение точности регистрации переднего фронта импульса.

На фиг.1 изображена функциональна схема цифрового регистратора однократных импульсов; на фиг.2 - функциональна схема блока управлени ; на фиг.3 - временные диаграммы работы устройства, по сн ющие перехо регистратора из режима скоростной записи в режим медленной записи; на фиг,4 - эпюры опорных уровней квантовани аналого-цифровых преобразователей .

Цифровой регистратор однократных импульсов содержит масштабирующий усилитель 1, п аналого-цифровых преобразователей 2, блок 3 сдвинутых опорных уровней, блок 4 управлени , дешифратор 5, регистр 6, элемент 7 задержки, блок 8 оперативной пам ти, мультиплексор 9,коммутатор 10, генератор 1 1 тактовых импульсов.

Блок 4 содержит триггер 12, регистр 13 сдвига, триггер 14, генератор 15 адреса, деиифратор 16 и тель 17 частоты. На фиг.З цифрами обозначены напр жени на выходах соответствующих блоко в устройства.

Устройство работает следующим образом.

На вход установки триггера 14 блока 4 поступает управл ющий импульс PaapepjeHHe записи, который приводи его в состо ние О, чем устанавливаетс в нулевое состо ние генератор 15 адреса. При этом регистр 13 устанавливаетс в режим сдвига информации , коэффициент делени делител 17 устанавливаетс минимальным (согласно фиг.З коэффициент делени равен 2),, что обеспечивает требуемую частоту дискретизации быстронарастающег переднего фронта импульса, а триггер 12 переводитс в состо ние О. Вькодной сигнал триггера I2 с частотой тактовых импульсов делител 17 эаписьгоаетс в регистр 13, после чего устройство готово к ре,гистра- ции информации.

10

15

20

5

0

5

0

5

При поступлении на вход масглта- бирующего усилител 1 однократного i импульса с быстронарастающим передним фронтом на вход Пуск блока 4 поступает .синхроимпульс, сопровождающий регистрируемый сигнал, который переводит триггер 12 в состо ние .. Очередной тактовьм импульс делител 17 записьгоает 1, поступающую с в ыхода триггера 12 в первый разр д регистра 13. Этот сигнал (фиг.3,13) стробирует первьй аналого-цифровой преобразователь 2. Следующий тактовый импульс делител 17 частоты сдвигает 1 во второй разр д регистра 13, при этом стробируетс второй аналого- цифровой преобразователь. 2 (фиг.З, 13). После по влени сигнала 1 на последнем п-м разр де регистра

13стробируетс последний аналого- цифровой преобразователь 2. Таким образом, с необходимой частотой стробируютс поочередно все аналого- цифровые преобразователи. По истечении времени преобразовани последнего аналого-цифрового преобразовател 2, равного , которое компенсируетс элементом 7, коды всех аналого-цифровых преобразователей

2 записываютс в регистр 6. Импульс переполнени , формируе Ф.1й на выходе регистра 13 сдвига, переводит триггер

14в единичное состо ние, а это переводит делитель 17 в режим медленной записи (коэффициент делени на фиг.З равен 6), разрешает счет импульсов генератора 15 и переводит регистр 13 сдвига в асинхронньй режим работы, т.е. в режим повторени сигналов, поданных на информационные входы регистра 13. Таким образом, регистр 13 сдвига в асинхронном режиме повтор ет по всем разр дам импульсы делител 17 частоты. Таким образом, регистратор переводитс в режим регистрации медленно измен ющейс части импульса. Элемент 7 осуществл ет компенсацию времени, необходимого дл преобразовани последнему аналого-цифровому преобразователю 2. По сигналу, формируемому элементом 7, осуществл етс запись результатов . преобразовани всех аналого-цифровых преобразователей 2 в регистр 6, где хран тс первые п отсчетов ре - гистрируемого сигнала , получен - ные в режиме скоростной запи - си.

В режиме регистрации медленно измен ющейс части импульса все аналого-цифровые преобразователи 2 стробируютс одновременно, а их опорные уровни сдвинуты блоком 3. На выходе дешифратора 5 формируютс коды, разр дность которых на logjj п больме разр дности аналого- цифровых преобразователей 2, Отсчеты имеющиес на выходе дешифратора 5, записьгоаютс в блок 8, Коды адресов задаютс генератором 15. Процесс записи продолжаетс до перебора всех адресов блока 8, после чего на втором управл ющем выходе дешифратор 16 по вл етс сигнал, перевод щий делитель 17 в режим вывода информации ,

Во врем генерировани первых п адресов генератором 15 на первом . выходе дешифратора 16 имеетс I сигнал управлени коммутатором 10, перевод щий тот в режим вывода информации с регистра 6 посредством муль- типлексора 9, По приходу n+l адреса логический сигнал на первом управл ющем выходе дешифратора 16 мен етс на противоположньй и коммутатор 10 переключаетс в режим вывода информа ции из блока 8. Режим вьгоода информации циклически продолжаетс до прихода сигнала управл ющего импульса Разрешение записи, перевод щего все устройство в исходное состо ние ,.- , .

На фиг,4 приведены эпюры опорных уровней квантовани аналого-цифровых преобразователей дл п 4, На фиг,4а представлена суммарна характеристика опорных уровней квантовани соответствующа режиму медленной записи , когда все аналого-цифровые преобразователи.2 стробируютс одновременно и результаты квантовани всех аналого-цифровых преобразователей суммируютс , на фиг,46 - эпюры каждого в отдельности преобразователей 2, В режиме скоростной записи

погрешность квантовани равиа +(2 ) а в режиме медленной записи

k ) - 2

Использование новых элементов и св зей в цифровом регистраторе позвол ет повысить точность регистрации переднего фронта импу;пьса однократны импульсов. Дл достижени заданной точности регистрации быстронарастаю-

5

0 5 о

0

5

щего переднего фронта импульса в цифровом регистраторе использовано отличие времени преобразовани 3 аналого-цифрового преобразовател и времени апертзфной неопределенности Ид . Посредством набора п сравнительно медленных аналого-цифровых преобразователей , у которых Рпр одного пор дка с временем нарастани однократного импульса, за счет малого времени апертурной неопределенности регистрируетс быстро нарастающий передний фронт импульса, Стробирова- ние аналого-цифровых преобразователей разнесено во времени, что обеспечивает в п раз больше число отсчетов нарастающего фронта импульса по сравнению с прототипом.

После стробировани последнего п-го аналого-цифрового преобразовател требуетс врем ,р , по истечении которого возможно повторное стро- бирование аналого-цифровых преобразователей . По окончании быстро нарастающего переднего фронта импульса отпадает необходимость в большой скорости записи. Устройство обеспечивает автоматический переход на более низкую частоту дискретизации. Все аналого-цифровые преобразователи стробируютс одновременно, что повышает точность регистрации медленно мен ющейс фазы импульса, введенный дешифратор позвол ет более экономно использовать объем пам ти.

Claims

Формула изобретени

1, Цифровой регистратор однократных импуЬьсов, содержащий генератор тактовых импульсов, блок управлени , блок оперативной пам ти, регистр, первьй аналого-цифровой преобразователь , отличающийс тем, что, с целью повышени точности регистрации переднего фронта импуль - са, в него введены масштабирующий усилитель, блок сдвинутых опорных уровней, дешифратор, элемент задержки , мультиплексор, коммутатор и п-1 аналого-цифровых преобразователей, информационные входы п аналого-цифровых преобразователей объединены и соединены с выходом масштабирующего усилител , вход которого вл етс входной шиной, выходы блока сдвинутых Опорных уровней подключены к соответствующим входам опорного напр жени n аналого-цифровых преобразователей , входы стробировани которых подключены соответственно к стробирующим выходам блока управлени 5 выходы n аналого-цифровых преобразователей подключе ны к соответ- СТВУ101ЦИМ входам дегчифратора и регистра , вход стробировани которого через элемент задержки подключен к выходу сигнала переключени скорости записи блока управлени , выход дешифратора соединен с информационным входом блока оперативной пам ти, адресный вход которого объединен с адресным входом мультиплексора и подключен к адресному выходу блока управлени , выход блока оперативной пам ти подключен к первому входу коммутатора, второй вход которого соединен с выходом мультиплексора, входы которого соединены с соответ ствующими выходами регистра, причем вход управлени коммутатора соединен с выходом управлени считыванием блока управлени , выход вл етс выходной миной, а тактовый вход блок управлени соединен с выходом генера тора тактовых импульсов, входы Пуск и Разренение записи блока управлени вл ютс соответственно шинами Пуск и Разрегаение записи.

2„ Регистратор по п.1, о т л и чающийс тем, что блок управ- записи блока управлени .

запаси

лени вьшолнен на двух триггерах, регистре сдвига, генераторе адреса, дешифраторе и делителе частоты, тактовьш вход которого вл етс тактовым входом блока управлени , а выход делител частоты подключен к тактовым входам регистра сдвига и генератора адреса, выход которого подключен к входу дешифратора и вл етс адресньм выходом блока управлени , первый выход дешифратора вл етс вькодом управлени считыванием блока управлени , а второй выход подключен к первому входу управлени делител частоты, второй вход управлени которого объединен с первым входом установки первого триггера, входом установки генератора адреса, входом установки режима работы регистра сдвига, соединен с выходом второго триггера и вл етс 1выходом сигнала переключени скорости записи блока управлени , стробирую- щие выходы которого вл ютс первыми выходами регистра сдвига, второй выход которого соединен с первым входом установки Второго триггера, информационный вход регистра сдвига соединен с выходом первого триггера, второй вход установки которого вл етс входом Пуск блока; управлени , второй вход установки второго -триг- гера вл етс входом Разрешение

фиг, г

1378059

/f 1л плш1дл;ш11гитп

.-JbJlJlJl-n ПП

Фие.З