RU1829117C - Аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Целью изобретени   вл етс  расширение области применени  за счет преобразовани  сигналов нескольких каналов и повышение достоверности преобразуемой информации. Аналого-цифровой преобразователь содержит генератор тактовой частоты, регистр последовательныхприближений , информационные выходы которого соединены с входами цифроаналогового преобразовател , выход которого подключен к первому входу компаратора, второй вход компаратора  вл етс  первой аналоговой входной шиной, N-1 компаратор, коммутатор , реверсивный счетчик с параллельным вводом информации, элемент ИЛИ, дешифратор со стробированием, первый двоичный счетчик, сдвигающий регистр, элемент И, схему сравнени , второй двоичный счетчик, оперативное запоминающее устройство. Зил. Ё

Description

Изобретение относитс  к области автоматики и вычислительной технике.

Цель изобретени  - расширение области применени  за счет преобразовани  сигналов нескольких каналов и повышение достоверности преобразуемой информации .

Известно, что в РЭА основными источг никами помех  вл ютс  импульсные устройства такие, как статические преобразователи вторичных источников питани , формирователи адресных токов, электромагнитные реле и др. (работающие, как правило, от единого генератора опорной частоты). Наводимые ими в момент переключени  помехи имеют импульсный

характер, а уровни зачастую превышают уровни срабатывани  логических и аналоговых пороговых устройств, временные характеристики ограничены обычно длительност ми не более дес тых долей микросекунд.

Кроме того часто необходимо производить преобразование аналоговых сигналов, поступающих по нескольким каналам. Причем информаци  о конкретном канале должна поступать на выход АЦП не зависимо от того,какой канал в данный момент обрабатываетс  в АЦП.

Введение дополнительных элементов с вышеуказанными св з ми позволило при наличии импульсных помех исключить ложоэ ю ю

VJ

ную фиксацию состо ни  компаратора регистром последовательных приближений, проводить преобразование аналоговых сигналов по нескольким каналам, считывать информацию данного канала независимо от того, какой канал обрабатываетс  в ДЦП в данный момент, и исключить запись информации в  чейку в момент чтени  информации из нее, т.е. позволило расширить функциональные возможности АЦП и повысить достоверность преобразовани  информации .

На фиг.1 изображена блок-схема за вл емого устройства; на фиг.2 - временные диаграммы работы устройства в одном такте преобразовани ; на фиг.З - временна  диаграмма работы устройства в конце цикла измерени .

На фиг. 1-3 прин ты следующие обозначени ; 1 - генератор тактовой частоты; 2 - регистр последовательных приближений; 3 - цифроэналоговый преобразователь; 4.1...4.N - компаратора; 5- коммутатор; 6- реверсивный счетчик с параллельным вводом информации; 7 - дешифратор; 8 - элемент ИЛИ; 9 - двоичный счетчик с обнулением; 10- сдвигающий регистр; 11 - элемент И; 12 - схема сравнени ; 13 - двоичный счетчик; 14 - выходное ОЗУ; 15.1...15.N - входы каналов аналого-цифрового преобразовател ; 16 - шина адресов выхода; 17- выходна  шина.

Предлагаемое устройство включает генератор тактовой частоты 1, регистр последовательных приближений 2, цифроаналоговый преобразователь 3, компараторы 4.1..,4.N, коммутатор 5, реверсивный счетчик с параллельной записью информации 6, дешифратор 7, элемент ИЛИ 8, двоичный счетчик с обнулением 9, сдвигающий регистр 10, элемент И 11 .схема срав нени  12, двоичный счетчик 13, выходное ОЗУ 14. Выход генератора тактовой частоты 1 соединен с вторым входом элемента И11, тактовым входом СТ двоичного счетчика с обнулением 9, и входом стробировани  С дешифратора 7.

Информационные выходы регистра последовательных приближений 2 соединены с информационными входами ОЗУ 14, и с информационными входами цифроаналого- вого преобразовател  3. Выход цифроана- логового преобразовател  3 соединен с первыми входами компараторов 4.1...4.N, вторые входы компараторов 4.1..AN  вл ютс  аналоговыми входами каналов устройства 15.1...15.N. Выходы компараторов 4.1...4.N соединены с соответствующими входами коммутатора 5. Выход коммутатора 5 соединен с входом направлени  счета 1

реверсивного счетчика с параллельной записью информации 6.

Вход записи параллельной информации V реверсивного счетчика 6 соединен с выходом первого разр да дешифратора 7. Тактовый вход СТ реверсивного счетчика 6 соединен с выходом элемента ИЛИ 8. Входы параллельной информации с 1-го по К-1 реверсивного счетчика 6 соединены с шиной

общего провода, на к-й вход подана логическа  1. Выходы дешифратора 7 со 2-го по (М-1)-й соединены с входами элемента ИЛИ 8, М-й выход соединен с тактовым входом С регистра последовательных приближений

2. Информационные входы дешифратора 7 соединены с соответствующими выходами двоичного счетчика с обнулением 9. Вход обнулени  R двоичного счетчика 9 соединен с выходом третьего разр да сдвигающего

регистра 10 и входом запуска SR регистра последовательных приближений.

Тактовый вход С сдвигающего регистра 10 соединен с выходом элемента И 11, выход второго разр да регистра 10 соединен с

тактовым входом СТ двоичного счетчика 13. Первый вход элемента И 11 соединен с выходом конца преобразовани  END регистра последовательных приближений 2, а третий вход соединен с выходом равенства А схемы сравнени  12. Входы второго числа схемы сравнени  12 соединены с шиной адресов выхода ОЗУ 14 и шиной адресов выхода 16, Входы второго числа схемы сравнени  12 соединены с информационными

выходами счетчика 13, шиной адресов входа ОЗУ 14 и коммутатора 5.

Информационные выходы ОЗУ 14  вл ютс  выходной шиной 17 устройства.

Коэффициент делени  двоичного счетчика 9 выбираетс  следующим образом. 2-С

М

5

0

5

где Т-период тактовой частоты генератора 1;

т - максимальна  длительность помехи .

Причем М равно числу разр дов дешифратора 7 и св зано с числом разр дов К реверсивного счетчика с параллельной записью информации 6 следующим соотношением М 2 +2.

Устройство работает следующим образом .

Импульсы тактовой частоты от генератора тактовой частоты 1 приложенные к двоичному счетчику 9 образуют на его выходе линейные нарастающий код. Этот код дешифратором 7 преобразуетс  в импульсы, етробированные импульсами тактовой частоты от генератора тактовой частоты 1, по вл ющиес  на выходах дешифратора 7. Импульс с первого выхода дешифратора 7 записывает в старший раз-р д реверсивного счетчика 6 логическую 1. Последующие импульсы с второго по М-1-й через элемент ИЛИ 8 поступает на тактовый вход СТ реверсивного счетчика 6. В зависимости от состо ни  выхода одного из компаратора 4.1...4.N измер емого канала , подключенного через коммутатор 5 ко входу направлени  счета ±1 реверсивного счетчика 6 он работает или в режиме сложени  (при лог. 1 на входе направлени  счета ) или в режиме вычитани  (лог.О на входе направлени  счета). После прихода М-1-го импульса с элемента ИЛИ 8 на выходе реверсивного счетчика устанавливаетс  то состо ние выхода одного из компараторов 4.1...4.N, измер емого канала, которое больше времени присутствовало на его выходе за врем  действи  импульсов со 2-го по (М-1)-й.

М-й импул-ьс с дешифратора 7 поступает на тактовый вход С регистра последова- тельных приближений 2. Регистр последовательных приближений 2, учитыва  значение информационного входа, на который поступает сигнал со старшего разр да реверсивного счетчика б, переходит к следующему такту преобразовани .

Таким образом при наличии помехи на любом такте преобразовани  реверсивный счетчик кратковременно переходит в противоположный режим счета и затем оп ть возвращаетс  в рабочий режим счета, т.к. длительность помехи меньше половины времени счета реверсивного счетчика 6, то она не может измен ть значени  старшего разр да реверсивного счетчика 5 после прохождени  всех (со 2-го по М-1-й) импульсов на его тактовый вход с выхода элемента ИЛИ 8, это означает, что наличие помехи в данном такте преобразовани  не изменило значени  сигнала на информационном входе регистра последовательных приближений 2 в момент анализа входной информации регистром последовательных приближений 2 и не привело к ззЪиси ложной информации.

После окончани  цикла измерени  на выходе конца преобразовани  END регистра последовательных приближений 2 по вл етс  логическа  1. котора  позвол ет прохождение через элемент И 11 на тактовый вход сдвигающего регистра 10 тактовой частоты с выхода генератора 1, если на выходе равенства А схемы сравнени  12 находитс  логическа  1, В этом случае на выходе первого разр да сдвигающего регистра 10 по вл етс  импульс, который поступает на

вход записи VR выходного ОЗУ 14, и информаци  с информационных выходов регистра последовательных приближений 2 записываетс  в ОЗУ 14, После прохождени  этого 5 импульса по вл етс  импульс на выходе второго разр да сдвигающего регистра 10, который поступает на тактовый вход СТ двоичного счетчика 13 и измен ет информацию на его выходах на единицу, в результате

0 чего измен етс  адрес шины адресов входа ОЗУ 14 и коммутатора 5, к выходу коммутатора 5 подключаетс  следующий компаратор и подготавливаетс  дл  записи следующа   чейка выходного ОЗУ 14.

5 После прохождени  импульса на выходе второго разр да сдвигающего регистра 10 по вл етс  импульс на выходе 3-го разр да , который поступает на вход запуска SR регистра последовательных приближений 2

0 и вход обнулени  R двоичного счетчика 9. В результате чего двоичный счетчик 9 обнул етс , сигнал на выходе конца преобразовател  END регистра последовательных приближений 2 мен етс  на логический О,

5 который запрещает прохождение частоты с выхода тактового генератора 1 через элемент И 11 на тактовый вход С сдвигающего регистра 10 и устройство переходит к циклу измерени  следующего канала.

0 ЕСЛИ же по окончании цикла измерени  на выходе равенства А-схемы сравнени  12 находитс  логический О, т.е. коды адреса шины адресов входа ОЗУ 14 и коммутатора 5 и шины адресов выхода 16 равны, то он

5 запрещает прохождение частоты с выхода генератора 1 на тактовый вход С сдвигающего регистра 10. Это необходимо дл  того, чтобы в момент чтени  выходной информации из  чейки выходного ОЗУ 14 не проис0 ходило перезаписи информации в эту  чейку и информаци  в ней оставалась неизменной .

Дл  лучшего понимани  работы устройства и объ снени  временных диаграмм

5 разберем работу устройства на конкретных примерах.

Дл  начала рассмотрим работу устройства в одном такте преобразовани  (см. фиг.2).

0 Предположим, что длительность помехи составл ет не более 2,5 периодов тактовой частоты, тогда коэффициент делени  счетчика 9 выбираем (исход  из приведенных выше соотношений) равным 8.

5 Первым импульсом тактовой частоты в счетчике б записываетс  код 1000(Г-в старшем разр де). Вторым импульсом информаци  в счетчике б увеличиваетс  на 1, т.к. помеха отсутствует, код в счетчике 1001.

Во врем  действи  третьего, четвертого и п того импульсов по вл етс  помеха, котора  переводит счетчик 6 в реверсивный режим, поэтому код в счетчике становитс  равным 0110.

Во врем  действи  шестого, седьмого и восьмого импульсов счетчик 6 оп ть переводитс  в режим сложени , поэтому код в счетчике становитс  равным 1001.

Единица в старшем разр де счетчика 6 к моменту действи  последнего (восьмого) импульса показывает, что в течение такта преобразовани  амплитуда входного сигнала большее врем  была меньше амплитуды с выхода ЦАП (т.е. длительность) помехи бы- ла меньше половины времени счета счетчика 6.

После восьмого импульса устройство переходит к анализу информации в следующем такте преобразовани  регистра после- довательных приближений 2.

Теперь перейдем к рассмотрению работы устройства после окончани  цикла измерени  одного из каналов (см. рис.3). После окончани  измерени  на выходе конца пре- образовани  END регистра последовательныхприближений 2 по вл етс  логическа  1, котора  совместно с логической Г на выходе равенства А схемы сравнени  12 (коды шины адресов входа ОЗУ 14 и шины адресов выхода 16 неравны) разрешает прохождение тактовой частоты на тактовый вход С сдвигающего регистра 10. На информационных выходах сдвигающего регистра 10 последовательно по вл ютс  три им- пульса, первый записывает в выходное ОЗУ 14 выходную информацию регистра последовательных приближений 2, второй измен ет код шины адресов входа ОЗУ 14 и коммутатора 5, третий запускает устройство на измерение следующего канала. .

В том случае, если во врем  существовани  логической 1 на выходе конца преобразовани  END на выходе равенства А схемы сравнени  12 по вл етс  логический О (коды шины адресов входа ОЗУ 14 и шины адресов выхода 16 равны), то он запрещает прохождение тактовой частоты на тактовый вход сдвигающего регистра 10 и регистр 10 останавливаетс .

Таким образом,на врем  равенства кодов шины адресов входа ОЗУ 14 и шины адресов выхода 16 информаци  в ОЗУ 14 остаетс  неизменной, то есть исключаетс  запись информации в  чейку в момент чте- ни  из нее.

Использование изобретени  позволит по сравнению с прототипом повысить достоверность информации аналого-цифрового преобразовани  путем исключени 

ложной фиксации состо ни  компаратора регистром последовательных приближений и исключени  чтени  ложной информации из  чейки ОЗУ. Расширить функциональные возможности путем увеличени  количества измер емых каналов. Позволит производить преобразование при наличии импульсных помех высокого уровн  без потерь точности. Кроме того обеспечиваетс  лучша  совместимость аппаратуры и допускаютс  больша  удаленность абонентов комплекса.

По данному техническому решению изготовлены макетные образцы. Испытани  макетных образцов дали положительные результаты . Так при импульсных помехах с уровнем до ± 10 В и т до 1 мкс. М 8 и тактовой частотой 1 МГц аналого-цифрового преобразование происходит без потерь точности .

В насто щее врем  разрабатываетс  техническа  документаци  на опытную партию устройств с использованием данного технического решени .

Ф о р м у л а и з о б р е т е н и  °

Аналого-цифровой преобразователь, содержащий генератор тактовой частоты, регистр последовательных приближений, информационные выходы которого соединены с соответствующими входами цифроа- налогового преобразовател , выход которого подключен к первому входу компаратора , второй вход компаратора  вл етс  первой аналоговой входной шиной, отличающийс  тем, что, с целью расшире- ни  области применени , за счет преобразовани  сигналов нескольких каналов и повышени  достоверности преобразуемой информации, в него дополнительно введены коммутатор, реверсивный счетчик с параллельным вводом информации, элемент ИЛИ, дешифратор со стробирова- нием, первый двоичный счетчик, сдвигающий регистр, элемент И, схема сравнени , второй двоичный счетчик, оперативное запоминающее устройство, N-1 компараторов , первые входы которых соединены с выходом цифроаналогового преобразовател , вторые входы  вл ютс  соответственно N-1 аналоговыми входными шинами, а выходы всех компараторов соединены с соответствующими информационными входами коммутатора, выход которого соединен с входом направлени  счета реверсивного счетчика, информационные входы которого с первого по (К-1)-й  вл ютс  шиной нулевого потенциала, К-й информационный вход  вл етс  шиной логической единицы, тактовый вход соединен с выходом элемента ИЛИ, выход - с информационным входом регистра последовательных приближений, вход записи - с выходом первого разр да дешифратора, выходы которого с второго по (М-1.)-й разр д соединены с входами элемента ИЛИ, выход М-го разр да соединен с тактовым входом регистра последовательных приближений, информационные входы соединены с соответствующими выходами первого двоично го счетчика, вход стробировани  соединен с выходом тактового генератора и объединен с первым входом элемента И и с тактовым входом первого двоичного счетчика, вход обнулени  которого соединен с входом запуска регистра последовательных приближений и выходом третьего разр да сдвигающего регистра, выход, второго разр да которого соединен с тактовым входом второго двоичного счетчика, а выход первого разр да соединен с входом записи оперативного запоминающего устройства, тактовый вход сдвигающего регистра соединен с выходом элемента И, второй вход которого соединен с выходом конца преобразовани 

регистра последовательных приближений, третий вход соединен с выходом равенства схемы сравнени , первые входы информации которой объединены с первыми адресными входами оперативного

запоминающего устройства и коммутатора и соединены с информационными выходами второго двоичного счетчика, вторые входы схемы сравнени  объединены с вторыми адресными входами оперативного запоминающего устройства и  вл ютс  цифровой входной шиной, информационные входы оперативного запоминающего устройства соединены с информационными выходами регистра последовательных приближений, а

информационные выходы  вл ютс  выходной шиной.

J 3 45 б 7 8