JP2501815Y2 - ビデオ信号発生器 - Google Patents

Description

【考案の詳細な説明】 〈産業上の利用分野〉 この考案は、ビデオ信号を発生するビデオ信号発生器
の改良に関するものである。

〈従来技術〉 第８図にビデオ信号を図示する。ビデオ信号は信号の
レベルを決める第１の波形信号と高周波成分からなる第
２の波形信号から構成される。この第１の波形信号と第
２の波形信号は別々に生成され、合成されて複合カラー
信号のビデオ信号となる。

第９図に従来のビデオ信号発生器の構成を示す。この
図において、クロック発生部１からのクロックはカウン
タ２に入力される。このクロックはビデオサブキャリア
の４倍の周波数が選ばれる。カウンタ２は入力されたク
ロックをカウントしてアドレス信号を発生する。このア
ドレス信号は波形データが格納された記憶部３に出力さ
れ、波形データが読み出される。この読み出された波形
データ（デジタル信号）はDA変換部４でアナログ信号に
変換され、ローパスフィルタ５で高周波ノイズが除去さ
れる。このようにして、１走査周期間の第１の波形信号
が生成される。一方、カウンタ２のカウントアップ信号
はラインカウンタ６でカウントされ、ラインアドレスが
生成される。このラインアドレスはパターン発生部７に
入力される。パターン発生部７にはまたクロック発生部
１の出力クロックが入力され、このクロック及びライン
アドレスに基づいて１走査周期間の第２の波形信号デー
タが出力される。この第２の波形信号データはDA変換部
８でアナログ信号に変換され、ローパスフィルタ９で高
周波成分が除去されて第２の波形信号として出力され
る。これら第１の波形信号と第２の波形信号は合成され
てビデオ信号が生成される。

〈考案が解決すべき課題〉 しかしながら、この様なビデオ信号発生器では記憶部
から読み出される波形データに対し、パターン発生部の
パターン生成の時間が長く、第１の波形信号に対し第２
の波形信号の出力が遅くなるため、走査線の切り替わり
の時点で波形のタイミングがずれ、正確なビデオ信号を
発生させることが出来ないという課題があった。

この様な課題を解決するために、記憶部３の出力側に
遅延量を可変出来るシフトレジスタを用いた遅延回路を
挿入することが考えられるが、１走査期間のパターンの
ワード長が12〜16ビットと大きく、また遅延量がおきく
なると多ビット、多段のシフトレジスタが必要になるた
め、コストが高くなり、かつ回路面積が増大するという
課題があった。

〈考案の目的〉 この考案の目的は、少ない回路量で第１の波形信号と
第２の波形信号の遅延量の調整が出来るビデオ信号発生
器を提供する事にある。

〈課題を解決する為の手段〉 このような目的を達成するために、本考案は、 複数の領域に分割され、各領域に波形データが格納さ
れている記憶部と、 クロック信号が入力され、前記記憶部に格納された波
形データを順次読み出す為のアドレス信号を発生するカ
ウンタと、 この記憶部の出力をアナログ信号に変換して第１の波
形信号を得るDA変換部と、 前記カウンタのカウントアップ出力が入力されるライ
ンカウンタと、 このラインカウンタのカウント値が入力され、１水平
走査期間のビデオ信号を発生するパターン発生部と、 このパターン発生部の出力をアナログ信号に変換して
第２の波形信号を得るDA変換部と、 前記クロック信号に基づいて前記カウントアップパル
スを、前記記憶部から読み出される第１の波形信号より
遅れて前記パターン発生部から読み出される第２の波形
信号データの遅延時間に対応した時間シフトするシフト
レジスタと、 このシフトレジスタの出力で前記ラインカウンタの出
力を保持するレジスタとを有し、 このレジスタの出力で前記記憶部の複数の領域の１つ
を選択すると共に、前記記憶部に前記遅延時間分の位相
差ずらして格納されている波形データを、前記カウンタ
のアドレス信号によって読み出すようにしたことを特徴
としている。

〈作用〉 シフトレジスタの段数及び波形データのずらした位相
量を第１の波形信号と第２の波形信号の遅延量の差に関
連させてこの遅延量の差を吸収するようにして、第１の
波形信号と第２の波形信号を同期して出力出来るように
する。

〈実施例〉 第１図に本考案に係るビデオ信号発生器の一実施例を
示す。なお、第９図と同じ要素には同一符号を付し、説
明を省略する。第１図において、10はコントローラであ
り、その内部にDSP（デジタルシグナルプロセッサ）を
含み、波形データを出力する。11はマルチプレクサであ
り、コントローラ10の出力ｂ、カウンタ２の出力ｈ及び
後述するレジスタ16の出力ｕが入力される。また、その
セレクト端子Ｓにはコントローラ10の出力ｃが入力され
る。12は記憶部であり、後述するように複数の領域に分
割される。この記憶部12のアドレス端子にはマルチプレ
クサ11の出力が入力され、またそのデータ端子には双方
向性バッファ13を介してコントローラ10の出力ａが入力
される。14はレジスタであり、記憶部12の出力をクロッ
ク発生部１の出力クロックｍで保持する。レジスタ14の
出力はDA変換部４に入力されてアナログ信号に変換さ
れ、ローパスフィルタ５で高調波ノイズが除去されて第
１の波形信号として出力される。15はシフトレジスタで
あり、カウンタ２がオーバーフローする時に発生するカ
ウントアップ信号ｏが入力され、またそのクロック端子
にはクロック発生器１の出力クロックｍが入力される。
16はレジスタであり、ラインカウンタ６の出力ｑが入力
される。またシフトレジスタ15の出力ｐがそのクロック
端子に入力される。17はマルチプレクサであり、コント
ローラの出力ｃをインバータ18で反転した信号及びコン
トローラ10の出力ｄが入力され、これらの信号を選択し
て記憶部12のチップセレクト端子CSに入力する。

次に、この実施例の動作を説明する。最初に記憶部12
に波形データを格納する。その為に信号ｃによりマルチ
プレクサ11が信号ｂを選択するようにし、かつ双方向性
バッファ13をイネーブルにする。また、マルチプレクサ
17により記憶部12を書き込み出来るようにする。コント
ローラ10はその内部のDSPにより演算を行って記憶部12
に格納すべき波形データを算出して、そのアドレスを信
号ｂにより指定し、波形データを信号ａとして記憶部12
に入力する。記憶部12は第２図に示すように複数の領域
に分割され、各領域20には１つの走査線の第１の波形信
号の波形データが格納されている。また、この波形デー
タは第１の波形信号を発生する系と第２の波形信号を発
生する系の遅延量の差を補償するように、位相をずらし
て格納する。この格納状態を第３図に基づいて説明す
る。第３図（Ａ）、（Ｂ）は従来例における第１の波形
信号と第２の波形信号の位相関係を示したものである。
第１の波形信号を発生する系と第２の波形信号を発生す
る系はその構成が異なっているので、本来ａ点が一致し
ていなければならないが、図のように位相差δが発生す
る。そこで、この位相差δを補償するように、記憶部12
の各領域20には（Ｃ）のようにδだけ位相を進めた波形
データを格納するようにする。なお、実際の波形データ
はデジタル値であるが、図ではアナログ的に表現してい
る。

波形データの格納が終了すると、マルチプレクサ11を
カウンタ２の出力ｈとレジスタ16の出力ｕを選択するよ
うに設定し、双方向性バッファ13をディスエイブルにす
る。また、記憶部12は読みだしに設定する。記憶部12の
アドレスはカウンタ２の出力ｈとレジスタ16の出力ｕで
規定される。すなわち、第４図に示すように、記憶部12
の分割された領域20はｕで指定され、この領域内のアド
レスはｈで指定される。例えば、カウンタ２が12ビット
長であるとすると、記憶部12に供給されるアドレスは20
48×ｕ＋ｈになる。また、シフトレジスタ15はカウンタ
２のカウントアップ信号を取り込み、これをクロック発
生部１の出力クロックｍでシフトする事により、一定時
間カウントアップ信号を遅延させる。シフトレジスタ15
の段数Ｎは第３図で説明した第１の波形信号と第２の波
形信号の位相差δを補償するように選ばれる。すなわ
ち、クロックｍの周期をt_mとすると、 Ｎ＝δ／t_m となるようにされる。レジスタ16はこの遅延されたカウ
ントウアップ信号ｐでラインカウンタ６の出力を保持す
るので、その出力ｕはラインカウンタ６の出力に比べて
δだけ遅れる。この様子を第５図に基づいて説明する。
第５図（Ａ）はクロック発生部１の出力クロックｍであ
り、この立ち上がりにより（Ｂ）に示すようにカウンタ
２の出力ｈがインクリメントされる。カウンタ２は12ビ
ットのカウンタなので、そのカウント値ｈは０から2047
まで変化する。カウンタ２のカウント値が2047になる
と、（Ｃ）に示すようにカウントアップ信号ｏが出力さ
れ、１クロックの間その出力が低レベルになる。またこ
のカウントアップ信号ｏにより（Ｄ）に示すようにライ
ンカウンタ６の出力ｑがインクリメントされる。（Ｅ）
はシフトレジスタ15の出力ｐであり、カウントアップ信
号ｏに比べてδだけ遅れて低レベルになる。レジスタ16
はこのシフトレジスタ15の出力ｐによりラインカウンタ
６の出力ｑを保持するので、その出力ｕはラインカウン
タ６の出力ｑに比べてδだけ遅れて変化する。前述した
ように、記憶部12の領域はこの出力ｕにより選択され、
かつ各領域にの波形データはδだけ位相を進ませて格納
されているので、第１の波形信号出力系と第２の波系信
号出力系の遅延量の差を補償する事が出来る。この関係
を第６図に示す。（Ａ）の波形データは、分割された領
域のアドレスがＮまでは１つ前の走査線に対応する波形
データが格納され、Ｎ＋１から2047までがその走査線に
対応する波形データが格納される。また、シフトレジス
タ15及びレジスタ16により、レジスタ16の出力ｕはｈが
Ｎになる時間T0でインクリメントされる。（図中
（Ｃ））。一方、第２の波形信号も前述した理由によ
り、T0から開始される。従って、（Ｅ）のようにT0から
走査線１が開始される。第１の波形信号を発生する系と
第２の波形信号を発生する系の遅延量の差に応じてシフ
トレジスタ15の段数及び記憶部12に格納する波形データ
の位相を調整する事により、第１の波形信号と第２の波
形信号の位相のずれを補償する事が出来る。

〈考案の効果〉 以上、実施例に基づいて具体的に説明したように、こ
の考案では第１の波形信号発生系と第２の波形信号発生
系の遅延量の差に応じて記憶部12の分割された領域を選
択するタイミングを調整し、かつ記憶部に格納する波形
データの位相をずらして、遅延量の差を補償するように
した。その為、若干の回路を追加するだけで第１の波形
信号と第２の波形信号を完全に同期させることとが出来
るという効果がある。ビデオ機器を試験する場合、第７
図に示すように画面21を構成する走査線22の一部23にの
みノイズを重畳させたいことがあるが、本考案ではこの
様な事を簡単に行うこと１出来る。

【図面の簡単な説明】

第１図は本考案に係るビデオ信号発生器の一実施例を示
す構成図、第２図及び第４図は記憶部の構成を示す図、
第３図は記憶部に格納する波形データを説明する図、第
５図及び第６図は動作を説明する為の図、第７図は効果
を説明するための図、第８図はビデオ信号の波形図、第
９図は従来のビデオ信号発生器の構成図である。 １……クロック発生部、２……カウンタ、4,8……DA変
換部、６……ラインカウンタ、７……パターン発生部、
10……コントローラ、12……記憶部、15……シフトレジ
スタ、16……レジスタ。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】複数の領域に分割され、各領域に波形デー
   タが格納されている記憶部と、 クロック信号が入力され、前記記憶部に格納された波形
   データを順次読み出す為のアドレス信号を発生するカウ
   ンタと、 この記憶部の出力をアナログ信号に変換して第１の波形
   信号を得るDA変換部と、 前記カウンタのカウントアップ出力が入力されるライン
   カウンタと、 このラインカウンタのカウント値が入力され、１水平走
   査期間のビデオ信号を発生するパターン発生部と、 このパターン発生部の出力をアナログ信号に変換して第
   ２の波形信号を得るDA変換部と、 前記クロック信号に基づいて前記カウントアップパルス
   を、前記記憶部から読み出される第１の波形信号より遅
   れて前記パターン発生部から読み出される第２の波形信
   号データの遅延時間に対応した時間シフトするシフトレ
   ジスタと、 このシフトレジスタの出力で前記ラインカウンタの出力
   を保持するレジスタとを有し、 このレジスタの出力で前記記憶部の複数の領域の１つを
   選択すると共に、前記記憶部に前記遅延時間分の位相差
   ずらして格納されている波形データを、前記カウンタの
   アドレス信号によって読み出すようにしたことを特徴と
   するビデオ信号発生器。