JPH0230278A

JPH0230278A - 信号処理装置

Info

Publication number: JPH0230278A
Application number: JP63179056A
Authority: JP
Inventors: Masataka Sekiya; 関谷　正尊; Hideo Nishijima; 英男西島; Hitoaki Owashi; 仁朗尾鷲; Hiroyasu Otsubo; 宏安大坪; Hiroto Yamauchi; 山内　浩人
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-20
Filing date: 1988-07-20
Publication date: 1990-01-31
Anticipated expiration: 2013-08-13
Also published as: JP2786202B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリを用いた信号処理に係り、特に特殊効果
（例えばズーム・ミラー反転等）を混合可能とするのに
好適な信号処理装置に関する。

【従来の技術〕

従来、画面の左右を反転させる回路が特開昭６２−１５
４９７８号公報に示されている。この回路は１水平期間
でのメモリアドレスの設定を、書き込み時と読み出し時
とで選択的に逆にできるようにして、画像信号の表示画
面の左右を反転するとなっていた。

〔発明が解決しようとする課題〕

映像信号をアナログ−ディジタル変換する場合、サンプ
リング周波数は２倍のｆｓｃ　（３，５８ＭＨｚ）以上
が通例である。しかし現在のダイナミックＲＡＭのアク
セスタイムは２７０ｎｓｅｃ程度であるため、サンプリ
ングされたデータを直並列変換し、メモリへのデータ入
力をアクセスタイム以上とする。ここで動画に対する処
理を考えるとメモリへの書き込み読み出しが同時に行え
る必要があり、−船釣にコンピュータ等に用いられる汎
用ＲＡＭでは直並列変換によりすくなくともアクセスタ
イムの２倍以上を確保しなければならない。

従来技術においては、この動画処理に関する手段につい
て明確にされていなかった。

また、画像に対する特殊な効果は１種のみでなく、さら
にこれらを組み合わせた混合処理も考えられる。しかし
この点に関しても従来においては考慮されていなかった
。

本発明は、動画かつ混合処理可能な信号処理装置を得る
ことにある。

〔課題を解決するための手段〕

上記目的は、書き込み読み出しの同時動作を、ディジタ
ル信号に変換された映像情報１水平走査線分をバッファ
メモリに記憶し、アドレス設定によりランダムに読み出
し可能なメモリに上記記憶データを一割して転送する書
き込み手段により実現し、特殊効果は、各効果それぞれ
が読み出し用アドレス及びメモリ出力データを独立した
回路により操作することで混合を可能とする。

〔作用〕

書き込みは、映像信号１水平走査線分をバッファメモリ
を介して一割して、アドレス設定によりランダムに読み
出し可能なメモリに転送、記憶する。したがって、転送
以外のタイミングにおいてデータの読み出しは可能であ
り、書き込みと読み出しの同時動作を実現できる。

また、読み出しのアドレス回路に対し、動作を１７２′
″（ｍは整数）にする回路、アドレス値を反転する回路
及びＬ　Ｓ　Ｂ　（Ｊｌ　ｎビット（ｎは整数）固定す
る回路を設け、メモリ出力データに対し。

データの反転回路及びＬ　Ｓ　Ｂ（ｌｊｌＰビット固定
する回路を付加し、これらの回路をユーザの指定により
独立に動作させることで特°殊効果の混合を可能とする
ことができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図中、１はクロック発生器、２はクランプ回路、３は同
期分離回路、４，５はアナログ−ディジタル変換器（以
後ＡＤＣ）、６はメモリコントローラ、７は直並列変換
器、８は書き込み行アドレス回路、９，２１はアドレス
固定回路、１０．１４はマルチプレクサ（以後ＭＰＸ）
、１１は記憶回路１２．１７は分周器、１３はアドレス
反転回路、１５は並列直列変換器、１６はＨＤカウンタ
、１８は０Ｒ１１９，２３は設定値回路、２ｏは読み出
し列アドレス回路、２２はＶＤカウンタ、２４は読み出
し行アドレス回路、２５はＹ反転回路、２６はＣ反転回
路、２７はソラリゼージョン回路、２８．２９はディジ
タル−アナログ変換器（以後ＤＡＣ）、４１〜５０は信
号である。

次に動作を説明する。映像信号４３中の輝度信号成分は
クランプ回路２においてクランプされ、ＡＤＣ４におい
てメモリコントローラ６からのクロックによりディジタ
ル信号に変換される。この信号は、記憶回路１１に記憶
するのに最適なスピードに直並列変換器７において変換
される。また映像信号４３中の色信号成分はＡＤＣ５に
おいてメモリコントローラ６のクロックにより直並列変
換器７の出力と同じスピードでディジタル信号に変換さ
れる。記憶回路１１はメモリコントローラ６からの制御
信号及びＭＰＸＩＯからのアドレスに従い、直並列変換
器７及びＡＤＣ５からの出力信号を記憶する。

ここで記憶回路１１の構成を第２図に示す。第２図中６
１はシリアルアクセスメモリ（以後ＳＡＭ）、６２はラ
ンダムアクセスメモリ（以後ＲＡＭ）である、ＳＡＭ６
１とＲＡＭ６２で１つの単位を成し、これが直並列変換
器７とＡＤＣ５の出力数分記憶回路１１に存在する。Ｓ
ＡＭ６１は直並列変換器７あるいはＡＤＣ５の出力信号
を順次記憶し、メモリコントローラ６からの指令により
記憶したデータを一割してＲＡＭ６２に、ＭＰＸＩＯで
指定された行に転送する。ＲＡＭ６２はＳＡＭ６１によ
り転送されたデータを記憶し、メモリコントローラ６か
らの指令によりＭＰＸＩＯで示されたデータをランダム
リードする。

従って記憶回路１１は、データ書き込み時にはＳＡＭ６
１にシリアルライト動作となり、読み出しはＲＡＭ６２
にランダムリード動作となる。また、ライトＳＡＭ６１
に、リードはＲＡＭ６２からとなるため、リードライト
の同時動作が可能である。本記憶回路１１は、一般に知
られているデュアルポートＲＡＭあるいはマルチポート
ＲＡＭ等の名で呼ばれるメモリの一機能であり、より詳
細説明は省く。

以上のようにメモリコントローラ６の指令により記憶回
路１１は、直並列変換７及びＡＤＣ５の出力信号をシリ
アルライトし、一方ではすでに書き込まれたデータをラ
ンダムリードする。

記憶回路１１より読み出されたデータ中輝度信号データ
はＭＰＸＩ４を介して直並列変換器１５において直列デ
ータに変換され、Ｙ反転回路２５゜ソラリゼーション回
路２７を介してＤＡＣ２８に入力し、アナログ映像信号
４８となる。

また、記憶回路１１から読み出されてデータ中の色信号
データはＣ反転回路を介し、ＤＡＣ２９においてアナロ
グ信号４８に変換される。

書き込み行アドレス回路８は同期分離回路３において検
出された垂直同期信号により初期化され、垂直同期信号
をカウントし、ライトアドレスを更新する。

クロック発生器１は、映像信号４３中のサブキャリアを
てい倍したクロックを出力する。

メモリコントローラ６は、クロック発生器１及び同期分
離回路３の出力信号より各ブロックのコントロール信号
を発生する。

ＭＰＸＩ（）はメモリコントローラ６により水平同期信
号が検出される度に、書き込み行アドレス回路８の出力
信号を通過させる。

記憶回路１１はメモリコントローラ６に制御され、直並
列変換器７及びＡＤＣ５の出力データをシリアルライト
する。そして、水平同期信号が同期分離回路３において
検出される度、ＭＰＸｌｏを通過した書き込み行アドレ
ス回路８で指定された行アドレスに、第２図中のＳＡＭ
６１内のデータをＲＡＭ６２に一割して転送する。再び
シリアルライトをくり返すが、データの転送後最初のラ
イトデータは列アドレスＯ番地に書かれるものとする。

以上のようにして、ＲＡＭ６２．１行にっき１水平走査
線分のデータを、水平同期信号を先頭にして書き込む。

また、垂直同期信号にまり初期化される書き込み行アド
レス回路８で指定された行アドレスにＳＡＭ６１のデー
タをＲＡＭ６２に転送することから、垂直同期信号を先
頭にして、行アドレス０番地から書き込まれる。

ＨＤカウンタ１６はクロック発生器１の出力信号をカウ
ントし、水平同期信号の同期で動作する。

ＨＤカウンタ１６より水平走査線同期の２倍の信号を発
生し、ＶＤカウンタ２２はこれをカウントし、垂直同期
信号の周期で動作する。

ＨＤカウンタ１６は、読み出し列アドレス回路２０を動
作周期で初期化する。この初期化により、読み出し列ア
ドレス回路２０は０番地となる。読み出し列アドレス回
路２ｏは、アドレス反転回路１３、アドレス固定回路９
を介し、メモリコントローラ６に制御されるＭＰＸＩＯ
を通過し、記憶回路１１のランダムリード時の列アドレ
スとなる。

従って、ＨＤカウンタ１６のカウント値より、記憶回路
１１からのリードデータが水平同期信号からどの時点の
ものか知ることが可能である。

ＨＤカウンタ１６は水平ブランキング期間を示す信号を
０Ｒ１８に、水平ブランキング期間終了点を示す信号を
読み出しアドレス回路２０に出力する。

ＶＤカウンタ２２は、読み出し行アドレス回路２４を動
作周期で初期化する。この初期化により、読み出し行ア
ドレス回路２４はＯ番地になるものとする。また、初期
化信号は、分周器１７を介して読み出し行アドレス回路
２４内のカウンタのクロックとなる。読み出し行アドレ
ス回路２４の出力は、アドレス固定回路２１を介し、メ
モリコントローラ６に制御されるＭＰＸＩＯを通過し、
記憶回路１１のランダムリード時の行アドレスとなる。

記憶回路１１からのリードデータの垂直ブランキング期
間及び終了点を示す信号を、ＶＤカウンタ２２において
発生する。垂直ブランキング期間を示す信号は、０Ｒ１
８，分周器１７．アドレス固定２１に、垂直ブランキン
グ終了点を示す信号は、読み出し行アドレス回路２４に
出力される。

分周器１２はズーム指令信号４２人力時に、垂直及び水
平ブランキング期間を示す０Ｒ１８の出力信号以外にお
いて、クロック発生器１の出力クロックを分周し、読み
出し列アドレス回路２０に出力する。ここでズームとは
１画面の一部分を拡大表示する機能のことである。

読み出し列アドレス回路２０は、ＨＤカウンタ１６から
の信号により初期化され１分周器１２の出力信号をカウ
ントし、読み出し列アドレスを更新する。ミラー指令信
号４１あるいはズーム指令信号４２がハイレベルのとき
は、ＨＤカウンタ１６からの水平ブランキング期間終了
点において、設定値１９の出力信号を新しいカウント値
としてロードする。このときの設定値回路１９は、ズー
ム指令信号４２によりズーム（拡大）状態のときにはズ
ーム開始点のアドレス値を、画面の左右反転を行うミラ
ー指令信号４１によりミラー状態のときには反転開始点
のアドレス値を、信号４１゜４２によりミラーかつズー
ム状態のときは、ミラーかつズーム開始点を示すアドレ
ス値を指定する。

アドレス反転回路１３は信号４１によりミラー状態にあ
るときには、０Ｒ１８の出力信号で示される水平及び垂
直ブランキング期間外において、読み出し列アドレス回
路２０の出力を反転し、ミラー状態以外においてはその
まま通過させる。従って、読み出しアドレス回路２０の
出力がアップカウントである場合、このアドレス反転回
路１３によりミラー状態においてはダウンカウントへと
変化する。

アドレス固定回路９はモザイク指令が信号４４から入力
されたとき、○Ｒ１８で示される水平及び垂直ブランキ
ング期間以外において、アドレス反転回路１３より出力
される信号のＬＳＢからｎビット目までをハイレベルあ
るいはローレベルに固定する。

アドレス固定回路９の出力信号は、記憶回路１１からデ
ータを読み出すときの列アドレスとして、メモリコント
ローラ６に制御されるＭＰＸｌｏを通過する。

以上のようにしてつくられた列アドレスにより、次に述
べる効果が得られる。

信号４１によりミラー状態となった場合、設定値１９で
指令されたアドレス値から再びカウントを開始する読み
出しアドレス回路２０の出力値をアドレス反転回路１３
により反転し、記憶回路１１に書き込んだ水平走査線の
データを、書き込み時と逆の順番で読み出すことになる
。さらに読み出されたデータ中輝度データ信号を、直並
列変換器７において変換した順番と逆の順番にＭＰＸ１
４において並べかえて並直列変換器１５へと出する。従
って、ＴＶ画面上水平走査線方向のデータの順番が反転
するため、ＴＶ画面を鏡に写して見た場合の様に左右反
転した映像となる。

信号４２によりズーム状態となった場合、設定値回路１
９で指定された値から読み出し列アドレス回路２０は、
分周期１２で分周されたクロックをカウントすることと
なる。例えば２分周されたクロックをカウントする場合
、読み出しアドレス回路２０の出力は通常の１／２のス
ピードで変化し、記憶回路１１から同一のデータが２度
読み出され、水平走査線データが２倍になったようにＴ
Ｖ画面上に映し出されるため２倍ズームの効果が得られ
る。

信号４４によりモザイク状態となった場合、列アドレス
の下位ｎビットを固定するため、列アドレスはｎ＋１ビ
ット目が変化するまで同一となる。

そのため記憶回路１１から読み出されるデータは、列ア
ドレスのｎ＋１ビット目が変化するまで同一データとな
り、飛び飛びのデータをくり返し読み出すこととなる。

ここでｎは、１からアドレスのビット数分までの間の任
意の整数である。

以上のように、記憶回路１１のランダムリード列アドレ
スは設定される。

分周期１７は信号４２によりズーム状態になると、ＨＤ
カウンタ１６からの信号をＶＤカウンタ２２で示される
垂直ブランキング期間以外で分周し、ズーム以外のとき
には分周せずそのまま通過させる。

読み出し行アドレス回路２４は１分周期１７からの信号
をカウントする。また信号４２によりズームが指令され
た場合、読み出し行アドレス回路２４は、ＶＤカウンタ
２２で示される垂直ブランキング終了点において設定値
回路２３の値に設定される。設定値回路２３の値は、ズ
ーム時に拡大したい垂直方向のズーム開始行アドレスと
なる。

アドレス固定回路２１は信号４４によりモザイクモード
を指令されると、読み出し行アドレス回路２４の出力を
ＬＳＢからｍビットをハイレベルあるいはローレベルに
固定する。下位ビットを固定したことにより１列アドレ
スの場合と同様ｍ＋１ビット目が変化するまで同一のデ
ータをくり返すこととなる。ここでｍは、１からアドレ
スのビット数までの任意の整数である。

アドレス固定回路２１の出力は、ＭＰＸＩＯを通過して
リード時の行アドレスとなるズーム指令信号４２により分周期１２．１７゜２０、設
定回路１９，２３、読み出し列アドレス回路２０読み出
し行アドレス回路２４が前記説明のように動作すると、
リード時の行列アドレスが通常に比べゆっくりと変化し
、ＴＶ画面上一部分を拡大（ズーム）したような効果が
得られる。

モザイク指令信号４４によりアドレス固定回路９２１が
動作し、行アドレス、列アドレスそれぞれの下位ビット
アドレスを固定するにれにより同一データが縦横くり返
され、俗に言うモザイク状の映像となる。

並直列変換器１５は、ＭＰＸ１４の出力信号を並列直列
変換する。直列データに変換されたデータは信号４５に
よりＹ反転が指示されたとき、○Ｒ１８で示される垂直
、水平ブランキング期間以外において、Ｙ反転回路２５
で白黒反転を行う。

通常データをそのまま通過させる。

Ｙ反転回路２５の出力信号はソラリゼーション回路にお
いて、ソラリゼーション指令（信号４７）により垂直・
水平ブランキング期間外にて下位データＱビットをハイ
レベルあるいはローレベルに固定される。通常はデータ
をそのまま通過させる。

Ｃ反転回路２６は、Ｃ反転指令信号４６により制御され
、Ｃ反転時には垂直、水平ブランキング期間外において
単純なデータ反転を行い、色相を反転する。

以上説明の構成により、ミラー、ズーム、モザイク、Ｙ
反転、Ｃ反転、ソラリゼーションはそれぞれの機能が独
立したブロックにおいて処理される。そのため、それぞ
れのモードの組み合わせが可能であり、混合モードを実
現できる。

第３図により分周器１２の詳細な説明をする。

第３図中６５はＤフリップフロップ、６６はセレクタ、
６７はＡＮＤ、６８はインバータである。

セレクタ６６のＹ。にはクロック発生器１の出力が、Ｙ
ｌにはクロック発生器１の出力信号をＤフリップフロッ
プ６５において２分周した信号が入力する。Ｙ、、Ｙ工
に入力した信号は、Ｓに入力する信号、すなわちＡＮＤ
６７の出力信号により選択される。ＡＮＤ６７はズーム
指令信号４２と垂直、水平ブランキング期間を示す○Ｒ
１８の反転信号であるインバータ６８の出力信号との論
理積である。ズーム時信号４２はハイレベル、垂直。

水平ブランキング期間中インバータ６８出力もハイレベ
ルとすると、ＡＮＤ６７出力ローベル時にはセレクタ６
６はＹ。を選択し、ハイレベル時にＹ工を選択するよう
に動作する。

以上により分周器１２は、ズームかつ垂直、水平ブラン
キング期間以外においてクロック発生器１の信号を２分
周し、それ以外においては分周しない信号を通過させる
。本実施例では２分周としたが、分周数は任意である。

分周器１２の他の一実施例を第４図に示す。図中７０は
フリップフロップ、７１はＮＡＮＤ、７２はインバータ
である。

クロック発生器１の出力が読み出し列アドレス回路２０
内のカウンタのクロックとして直接入力され、読み出し
列アドレス回路２０は動作するものとする。また、読み
出し列アドレス回路２ｏ内のカウンタのキャリー入力端
子に、ＤフリップフロップのＱ出力が入力するものとす
る。

信号４２と、垂直、水平ブランキング期間中ハイレベル
を出力する０Ｒ１８の反転（インバータ１８にて反転）
信号ＮＡＮＤ７２にてＮＡＮＤＬ、、この出力をＤフリ
ップフロップ７０のリセット端子Ｒに入力する。ＮＡＮ
Ｄ７１の出力は、信号４２がハイレベル（ズーム時）か
つインバータ７２の出力がハイレベルのときローレベル
となり、Ｄフリップフロップ７０のリセットを解除し、
それ以外においてはリセットとなる。

従って、ズーム、かつ垂直・水平ブラシキング期間以外
においてのみＤフリップフロップ７ｏのζ出力はハイレ
ベル、ローレベルをくす返ス。これにより読み出し列ア
ドレス回路２０の内部カウンタは、Ｄフリップフロップ
７ｏのＱ出力ハイレベル固定時に対し、半分のスピード
で動作する。

以上、第３図、第４図において説明した２つの実施例は
分局器１７にもあてはまり、０Ｒ１８の信号がＶＤカウ
ンタ２２からの垂直ブランキング期間を示す信号に入れ
換わったものである。

第５図によりアドレス反転回路１３についての詳細を述
べる。図中７５はＥＸＣＬＵＳ　ＩＶＥ−ＯＲゲート群
（以後ＥＸＯＲゲート群）、７６はＡＮＤ、７７はイン
バータである。

垂直、水平ブランキング期間ハイレベルを出力する０Ｒ
１８をインバータ７７で反転し、信号４１とのＡＮＤを
ＡＮＤ７６にて行う。ＡＮＤ７６出力は、ミラーモード
（信号４１ハイレベル）であり、かつ垂直、水平ブラン
キング期間外においてハイレベルとなる。

ＥＸＯＲゲート群７５内には読み出し列アドレス回路２
０の出力信号数分ＥＸＣＬＵＳ　ＩＶＥ−ＯＲゲートが
用意されており、ＡＮＤ７６がハイレベル時には読み出
し列アドレス回路２０の出力信号の反転回路として、Ａ
ＮＤ７６がローレベル時にはそのまま信号を通過させる
回路として動作する。従って読み出し列アドレス回路２
０の出力がアップカウントで更新される信号である場合
、ＡＮＤ７６がハイレベルのときにはダウンカウント信
号としてアドレス反転器１３より出力される。

以上によりミラー時には読み出し列アドレス回路２ｏの
出力信号を反転させ、通常時のアドレス更新を逆方向に
（通常アップカウントであればダウンカウント、あるい
はその逆）する。このため、読み出し列アドレス回路２
０が水平ブランキング期間終了点で設定値回路１９によ
り設定する値は、反転したアドレスがミラー開始したい
値となるよう設定する。

以上第５図で示したアドレス反転回路１３は、Ｃ反転回
路２６に用い、記憶回路１１からのカラ信号の反転回路
とすることも可能である。

第６図によりＭＰＸ１４の詳細を説明する。図中７８は
スイッチ群、７９はＡＮＤ、８０はインバータ、８１〜
８４は信号である。

本実施例において直並列変換器７で並列変換し、記憶回
路１１に１１度のアクセスで記憶するデータ数は、ＡＤ
Ｃ４の出力データ１ビットにつき４とする。従って読み
出し時に１度のアクセスで記憶回路１１より出力される
１ビットに相等するデータ数は４となる。ＭＰＸ１４に
おいては、この４つのデータをＡＤＣ−４でおこなった
量子化数分だけ処理することとなる。いまここで、１ビ
ット分のデータ処理についてのみに着眼し１ＭＰＸ１４
について説明する。

スイッチ群７８はＡＮＤ７９出力がローレベル時にはＬ
Ｏ端子に、ハイレベル時にはＨｉ端子に接続されるもの
とする。また、スイッチ群７８中、ａ、ｂ、ａｔ　ｄの
４個のスイッチ出力は並直列変換器１５にて、ａ→ｂ→
Ｃ→ｄの順番に直列変換される。

ＡＮＤ７９は信号４１と、０Ｒ１８出力をインバータ８
０にて反転した信号とのＡＮＤであり、ミラーモードか
つ垂直、水平ブランキング期間外にてハイレベルとなる
。

記憶回路１１から１度のアクセスで読み出される１ビッ
ト分のデータ４個は、スイッチ群７８に入力する。ＡＮ
Ｄ７９の出力がローレベルのとき。

スイッチ群７８中ａからは信号８１が、ｂからは信号８
２、Ｃからは信号８３、ｄからは信号８４が出力され、
並直列変換器１５にて信号８１→８２→８３→８４の順
に直列変換され゛る。ＡＮＤ７９の出力がハイレベルの
とき、スイッチ群７８中ａからは信号８４、ｂから信号
８３、Ｃから信号８２．ｄから信号８１が出力され、並
直列変換器１５にて信号８４→８３→８２→８１の順に
直列変換される。

以上のようにしてＭＰＸ１４により並直列変換器１５の
出力データの順番を、直並列変換器７人力時と逆にする
。

前記したようにＭＰＸ１４内のスイッチ群は、ＡＤＣ４
にてアナログ信号を量子化したビット数分だけ用意する
。また、スイッチ群７８内のスイッチ数を４個としたが
、記憶回路１１より１度のアクセスで読み出される１ビ
ット分のデータ数により増減することは明白である。

第７図によりＹ反転回路２５について詳細を述べる。図
中９０は０Ｒ１９１はＥＸＣＬＵＳＩＶＥ−○Ｒ（以後
ＥＸＯＲ）、９２，９６はインバータ、９３はＮＡＮＤ
ゲート群、９４はセレクタ、９５はＡＮＤである。また
並直列変換器１５の出力信号Ｘビットに対し、ＬＳＢか
らＱ工・・・Ｑ　Ｘ−、。

Ｑ　Ｘ−１，Ｑ　ｘとする。

ＮＡＮＤゲート群９３は、Ｘピット分のＮＡＮＤゲート
により構成される。セレクタ９４はＡＮＤ９５の出力信
号により制御され、ロールレベル時には並直列変換器１
５出力Ｘビット分を、ハイレベル時にはＮＡＮＤゲート
群９３の出力Ｘピット分を選択し、Ｙ反転回路２５の出
力信号として次のブロックに供給する。

ＡＮＤ９５の出力信号は、Ｙ反転指令信号４５（ハイレ
ベル時にＹ反転モード）と○Ｒ１８出力をインバータ９
６にて反転した信号とのＡＮＤである。従って、セレク
タ９４はＹ反転モードかつ垂直、水平ブランキング期間
以外においてＮＡＮＤゲート群９３の出力を、それ以外
のときに並直列変換器１５の出力を選択する。

０Ｒ９０，ＥＸＯＲ９１，インバータ９２の動作を説明
する前に、ＡＤＣ４にて変換されたディジタル信号につ
いての仕様を第８図を用いて説明する。

ＡＤＣ４においてアナログ映像信号をディジタル信号に
変換する際、ＡＤＣ４のダイナミックレンジを有効に活
用するために、−船釣にダイナミックレンジ下限レベル
映像信号中の同期信号下端をクランプ回路２により固定
し、アナログ映像信号の振幅の上限をダイナミックレン
ジ上限ぎりぎりにＡＧＣ（オートゲインコントロール）
等により設定する。

アナログ映像信号は第８図に示すように、ペデスタルレ
ベルから同期信号の下端までを４０とすると、ペデスタ
ルレベルから映像信号の上限までは１００となる（昭和
６０年１１月　放送技術Ｐ、１４５　　図５ｂ記載）。

従ってＡＤＣ４によりディジタル信号に変換されたデー
タのうち４０／１４０以下のものは同期信号となる。４
０／１４０岬０．２９であり、全体の約１／４となる。

輝度反転とは白黒の反転を行うものであり、ペデスタル
レベルにあるものは輝度レベルの最高点に、輝度レベル
最高点にあるものはペデスタルレベルに変換する。並直
列変換器１５の出力データを単純に反転した場合、ペデ
スタルレベルは、ペデスタルレベルと同期信号下端まで
のレベル差の分だけ輝度レベル最高点から落ちたデータ
に、輝度レベル最高点のデータは同期信号下端レベルに
変換される。そこで単純に反転した信号に対し、ペデス
タルレベルから同期信号下端までのレベル差の分だけ加
算することにより輝度反転データを得る。

並直列変換器１５の出力信号のＭＳＢから３ビット目以
下のデータはＮＡＮＤゲート群９３群上３し、○Ｒ９０
の出力信号がハイレベルのとき反転され、セレクタ９４
に入力する。ＭＳＢから２ビット目は輝度レベルの最高
点に対して１／４の大きさを示すデータであり、インバ
ータ９２により反転することでこのビットにデータを１
加算したこととなる。ＥＸＯＲ９１は、ＭＳＢから２ビ
ット目の反転データとのＥＸＣＬｔＪＳＩＶＥ○Ｒをと
る。これによりＭＳＢから２ビット目からのけた上げデ
ータとＭＳＢとの加算データがＥＸＯＲ９１より出力さ
れる。

以上のようにしてデータの反転かつペデスタルレベルと
同期信号下端までのレベル差分の加算が行われ、ＡＮＤ
９５の出力ハイレベル時にセレクタ９４より出力される
。

ここでＡＮＤ９５がハイレベルのときは水平及び垂直ブ
ランキング期間外を示し、ｊ１度映像信号はペデスタル
レベル以上のものしかない。しかし、ノイズ等によりペ
デスタルレベル以下の信号゛があった場合、ディジタル
信号で言えばＭＳＥとＭＳＢから２ビット目両方がロー
レベルの場合、前述したＥＸＯＲ９１，シンバータ９２
．ＮＡＮＤゲート群９３群上３同期信号レベルに変換さ
れてしまう。そこで、本来輝度信号レベルはディジタル
信号でＭＳＢあるいはＭＳＢから２ビット目がハイレベ
ルの状態であり、これを０Ｒ９０により検出し、どちら
もローレベルのとき０Ｒ９０出力はローレベルとなるた
めＮＡＮＤゲート群９３群上３はすべてハイレベルとな
る。

以上水した一実施例の構成により、ミラー、ズーム、モ
ザイク、ソラリゼーション、Ｙ反転、Ｃ反転がそれぞれ
独立したブロックにより行われ、そのため、それぞれの
効果が組み合わせで得られる。

本実施例において、アドレス固定回路９とアドレス反転
回路１３の構成順、及びＹ反転回路２５とソラリゼーシ
ョン回路２７との構成順の入れ換えは可能であり、明白
である。

他の実施例について述べる。

記憶回路１１の１回のアクセスタイムは一般的に約２８
０ｎｓｅｃであるが、色信号のＡＤＣ５におけるディジ
タル変換はこの倍のサンプリングで充分であると言われ
ている。そのため、ＡＤＣ５への色信号データ入力を、
約２８０ｎｓｅｃでＲ−Ｙ。

Ｂ−Ｙ　（色差信号）をスイッチングしたデータとして
、記憶回路１−１に入力する。そのため、ズーム、モザ
イクのように読み出しの列アドレスを固定して効果を実
現するモードは次のようになる。

アドレス固定回路９はＬＳＢは固定せず。

ＬＳＢから２ビット目以後固定とする。これにより、記
憶回路１１は２回のアクセスで、必ずＬＳＢがハイレベ
ル、ローレベルとなる２つのデータを読み出す。従って
、記憶回路１１よりＲ−Ｙ、Ｂ−Ｙの色信号を得ること
ができる。しかし、記憶回路１１からは２つの輝度信号
データが出力される。そこで、ＭＰＸ１４の前にラッチ
を設け、アドレス固定回路９においてＬＳＢを固定した
場合と同じ出力信号を得る。ここでＭＰＸ１４の前とし
たが、並直列変換器１５あるいはＹ反転回路２５、ソラ
リゼーション回路２７．ＤＡＣ２８それぞれのブロック
のどの前でもよいことは明白である。

また、記憶回路１１から１回のアクセスで読み出される
データが並直列変換器１５において直列変換されるデー
タ数かに個である場合、並直列変換器１５において用い
られる変換クロックをに個を１単位として分周し、（例
えばに個入力して、ｋ個体み）、上記ラッチのかわりと
することが可能であることは明白である。

〔発明の効果〕

本発明によれば、シリアルライト・ランダムリードによ
りメモリへの書き込み読み出しを同時に行い、ミラー、
ズーム、モザイク、ソラリゼーション、Ｙ反転、Ｃ反転
の効果がそれぞれ独立したブロックにおいて読み出しの
アドレス、データ操作を行うことにより得られるよう構
成し、動画もそれぞれの効果の混合を可能とした。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
記憶回路の具体的ブロック図、第３図および第４図は分
周器の具体的ブロック図、第５図はアドレス反転回路の
具体的ブロック図、第６図はＭＰＸの具体的ブロック図
、第７図はＹ反転回路の具体的ブロック図、第８図は映
像信号の波形図である。２はクランプ回路、４．５はＡＤＣｌ６はメモリコントローラ。８は書き込み行アドレス回路、１１は記憶回路、１２．１７は分周器、１６はＨＤカウンタ、１９．２３は設定値回路、２３はＶＤカウンタ、２０は読み出し列アドレス回路。２４は読み出し行アドレス回路、９．２１はアドレス固定回路、１３はアドレス反転回路、１４はＭＰＸ。２５はＹ反転回路。２６はＣ反転回路。２７はソラリゼーション回路、２８．２９はＤＡＣ。勇図Ｌ−−−−、−＝−−− 一一一晃図１＋篤反菓図／２第 δ 図

Claims

【特許請求の範囲】１、映像信号を１水平走査線分順次記憶するに充分な第
１のメモリと、該第１のメモリデータを一割して記憶し
任意に読み出し可能な第２のメモリとで構成される記憶
装置において、少なくとも同期信号を除く部分において
、上記第２のメモリのデータを指定するアドレス回路と
、該アドレス回路のアドレス更新を制御する信号を第１
の外部指令（例えばユーザー）により１／２＾ｍ（ｍ＝
整数）にする分周手段と、上記アドレス回路の出力を第
２の外部指令により反転する手段と、上記アドレス回路
の出力を第３の外部指令によりｎビット固定する手段と
を有することを特徴とした信号処理装置。２、前記映像信号の垂直ブランキング終了点において前記アドレス回路
を任意の値に設定するためのロード信号を発生する第一
のロード信号発生回路と、上記映像信号の水平ブランキ
ング終了点において上記アドレス回路を任意の値に設定
するためのロード信号を発生する第２のロード信号発生
回路と、先記第１の外部指令及び第２の外部指令により
上記アドレス回路にロードすべき値を設定する設定値回
路を有することを特徴とした請求項１記載の信号処理装
置。３、映像信号を１水平走査線分順次記憶するに充分な第
１のメモリと、該第１のメモリデータを一割して記憶し
て任意に読み出し可能な第２のメモリとで構成される記
憶装置において、少なくとも同期信号を除く部分におい
て、上記第２のメモリより読み出されたデータを第４の
外部指令（例えばユーザ）により反転する手段と、第５
の外部指令により上記第２のメモリより読み出されたデ
ータの下位Ｐビット固定する手段とを有することを特徴
とした信号処理装置。４、映像信号中の同期信号の下端を一定レベルに固定す
るクランプ回路と、該クランプ回路出力をアナログから
ディジタルに変換するアナログ−ディジタル変換器と、
該ディジタルデータに対し少なくとも同期信号を除く部
分において、上位から２ビット目に１を加算する加算回
路と、該加算回路出力を反転する反転回路と、該反転回
路出力を上記ディジタルデータ上位２ビットがともに１
のとき固定データとするリミッタ回路と、該ディジタル
データをディジタルからアナログ変換するディジタル−
アナログ変換器とを有することを特徴とした信号処理装
置。