JPH0749675A

JPH0749675A - 画像表示装置

Info

Publication number: JPH0749675A
Application number: JP5194766A
Authority: JP
Inventors: Hiroshi Sugano; 宏菅野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-08-05
Filing date: 1993-08-05
Publication date: 1995-02-21

Abstract

(57)【要約】【目的】１画素単位又は１ブロック単位での滑らかな
スクロールを実現する。【構成】画像データを並列に出力する複数のビデオＲ
ＡＭＩＣ５〜８と、複数のビデオＲＡＭＩＣ５〜８から
出力された画像データを並列／直列変換する並列／直列
変換器12との間に、レジスタ回路２に保持されたオフセ
ット値で制御される遅延手段14,15,16及び選択手段17を
設け、画素単位でのオフセットを可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のビデオＲＡＭを並
列に備えた画像表示装置に関する。

【０００２】

【従来の技術】ビデオＲＡＭを用いた画像表示装置はコ
ンピュータの表示装置、静止画像を表示可能とした映像
機器等に広く用いられており、特に精細な画像を扱う場
合にはビデオＲＡＭに対するシリアルアクセス速度に応
えるべく、ビデオＲＡＭを並列に配置したものが知られ
ている。

【０００３】図12は従来の画像表示装置の構成を示すブ
ロック図であり、図中１，２はスクロールのためのオフ
セット値を保持するレジスタ回路、３，４はアドレスバ
ス９のデータ、即ち行アドレス，列アドレスにレジスタ
回路１，２からのオフセット値を加算する加算回路、
５，６〜８は並列配置されたビデオＲＡＭＩＣ、12は入
力された並列データを直列のディジタル信号に変換して
出力する並列／直列変換器を夫々示している。

【０００４】ビデオＲＡＭＩＣ５〜８はデータバス11に
接続した一般的なＲＡＭとしてのランダムアクセスポー
トＤの他に、行アドレスで指定した１行分のメモリデー
タを高速に読み，書き可能とするためのシリアルポート
SOを備えた、所謂デュアルポートＲＡＭで構成されてい
る。各ビデオＲＡＭＩＣ５〜８の行アドレス，列アドレ
スをそのまま表示装置の画素に対応させてあり、ランダ
ムアクセスポートＤを通じて表示すべき画像データを書
込み、また表示の走査タイミングに併せてシリアルポー
トSOからこれを読出し得るようになっているが、各ビデ
オＲＡＭＩＣ５〜８を並列配置することで夫々の同一ア
ドレスで選択されるメモリセルには画像データにおける
隣接する４画素に対応するデータが夫々記憶され、表示
順序に合わせて読出されるようになっている。

【０００５】レジスタ回路１，２はシリアルポートSOか
らの読出し制御時にはスクロールのためのオフセット
値、例えば「１」を夫々保持し、これ以外、例えばラン
ダムアクセスポートＤからの書込み時等には数値「０」
を加算器３，４へ出力する。加算器３はアドレスバス９
を通じて入力される上位データである行アドレスにレジ
スタ回路１から入力されるオフセット値を加算して、ま
た加算器４は同じく上位データである列アドレスにレジ
スタ回路２から入力されるオフセット値を加算してビデ
オＲＡＭＩＣ５〜８へ出力する。

【０００６】なお、またランダムアクセスポートＤから
のデータ書込み時には各レジスタ回路１，２からの数値
は「０」であるから、アドレスバス９からの行アドレ
ス，列アドレスをそのままビデオＲＡＭＩＣ５〜８へ出
力することとなる。アドレスデコーダ10はアドレスバス
９から入力された下位２ビットのデータに基づきライト
イネーブル信号を各ビデオＲＡＭＩＣ５〜８へ選択的に
出力する。

【０００７】これによって、例えばビデオＲＡＭＩＣ５
〜８の１チップが 512行× 512列×８ビットの構成で２
メガビットの容量を持つとすると、2048×512 の画素を
持つ表示装置に対応可能となる。またこの場合のアドレ
スバス９のビット構成は加算器３に入力する行アドレス
９ビット、加算器４へ入力する列アドレス９ビット、ア
ドレスデコーダ10へ入力する下位２ビットの20ビットと
なる。

【０００８】図13は並列／直列変換器12の構成を示すブ
ロック図であり、図中61,62,63…は夫々４ビットのシフ
トレジスタ回路を示している。各シフトレジスタ回路6
1,62,63…は夫々フリップフロップ回路66,67,68,69 を
備え、夫々にはビット重みが同じデータが入力される。
各フリップフロップ回路66〜69はそのプリセット入力で
あるPD端子にビデオＲＡＭＩＣ５〜８が接続され、また
その各データ入力であるＤ端子には相隣するフリップフ
ロップ回路66〜69の出力端子であるＱ端子が接続されて
いる。

【０００９】このような並列／直列変換器12においては
各ビデオＲＡＭＩＣ５〜８からの読出しデータは図14
(a) に示す如きロードクロックの立上がりエッジでフリ
ップフロップのPD端子から取り込まれ、次のロードクロ
ック又はシフトクロックが入るまでこれを保持する。こ
れによって出力端子13からは先ずビデオＲＡＭＩＣ５か
らのデータが出力される。

【００１０】次のシフトクロックが入力されると各フリ
ップフロップは夫々のＤ端子のデータを取り込み、次の
クロックが入るまで保持することとなり、出力端子13に
はビデオＲＡＭＩＣ６からのデータが出力される。以下
順次シフトクロックが入力される都度、出力端子13から
はビデオＲＡＭＩＣ７，８のデータが順次出力されてゆ
くこととなる。出力端子13からの信号をD/A 変換し、同
期信号を付加すればそのままビデオ信号となる。

【００１１】次に動作を説明する。（ランダムアクセスポートからの書込み動作）レジスタ
回路１，２はシリアルポートSOからの高速読出し制御時
以外は「０」を出力するから、アドレスバス９からの上
位データである行アドレス，列アドレスは加算器３，４
を経てそのまま各ビデオＲＡＭＩＣ５〜８へ出力され、
またアドレスバス９の下位データがアドレスデコーダ10
へ入力される。

【００１２】従ってビデオＲＡＭＩＣ５〜８における所
定のメモリセルにデータを書込む場合、データをデータ
バス11へ、また対応するアドレスをアドレスバス９へ入
力する。これによって同じデータ及び同じアドレスが各
ビデオＲＡＭＩＣ５，６〜８へ入力されることとなる
が、下位２ビットをアドレスデコーダ10でデコードし、
対応するビデオＲＡＭＩＣにのみライトイネーブル信号
を出力することで、図14(c) に示す如く所定のメモリセ
ルにのみデータが書込まれることとなる。

【００１３】（シリアルポートからの読出し）各ビデオ
ＲＡＭＩＣ５〜８は夫々シリアルポートSO用の１行分の
データバッファを備えており、このデータバッファに指
定した１行分のデータを転送することでシリアルポート
SOからのデータの読出しが可能となる。転送する行の指
定は行アドレスによって、また行中の転送開始位置は列
アドレスで指定される。

【００１４】レジスタ回路２からのオフセット値は
「１」であるから、行アドレス, 列アドレスに１を加え
た値に相当するアドレスが指定されるが、ビデオＲＡＭ
ＩＣ５〜８に対し行アドレス，列アドレス共、全て共通
となっているから、隣接する４画素分のデータが同時に
読出されることとなる。シリアルポートSOのデータバッ
ファへの転送を表示走査に合わせて行い、映像データの
1/4 レートのクロックを入力することで４画素並列のデ
ィジタル映像データが並列／直列変換器12へ出力され
る。

【００１５】並列／直列変換器12はこの並列のディジタ
ル映像データを４倍レートの直列データに変換して出力
する。シリアルポートSOのデータバッファへ表示データ
の転送制御を行う際に、レジスタ回路１が保持している
値だけ縦方向へオフセットが加わり、レジスタ回路２が
保持している値だけ横方向へのオフセットが加わる。オ
フセット値が「１」の場合には図14(d) に示す如くのオ
フセットが加わる。

【００１６】

【発明が解決しようとする課題】ところでこのような従
来の画像表示装置では、ビデオＲＡＭＩＣ５〜８から同
時に読み，書きされる４つの画素のデータが格納されて
いる各メモリのアドレスが同じであるから、アドレスに
オフセット値１を加えると図14(d) に示す如く４画素分
のオフセットが発生することとなり、オフセットは４画
素単位でしか加えることが出来ず、横方向のスクロール
に滑らかさを欠くという問題があった。本発明はかかる
事情に鑑みなされたものであって、その目的とするとこ
ろは、横方向に対しても１画素単位でのオフセットを可
能とし、行，列方向への滑らかなスクロールを実現出来
るようにした画像表示装置を提供することにある。

【００１７】

【課題を解決するための手段】第１の発明に係る画像表
示装置は、複数のビデオＲＡＭＩＣからｎ個分の画像デ
ータを同時に読出し、並列／直列変換器でｎ倍の高速画
像データ列を得るようにした画像表示装置において、前
記ビデオＲＡＭＩＣと並列／直列変換器との間に、ｎ−
１個の夫々動作，非動作の切換え可能とした遅延手段
と、ｎ個の画像データの並べ換えをする選択手段とを備
えたことを特徴とする。

【００１８】第２の発明に係る画像表示装置は、複数の
ビデオＲＡＭＩＣからｎ個分の画像データを同時に読出
し、複数のフリップフロップ回路で構成された並列／直
列変換器でｎ倍の高速画像データ列を得るようにした画
像表示装置において、前記ビデオＲＡＭＩＣと並列／直
列変換器との間に、ｎ−１個の夫々動作，非動作の切換
え可能とした遅延手段と、前記並列／直列変換器をルー
プ接続した複数のフリップフロップ回路と、各フリップ
フロップ回路の出力を入力とする選択手段とを備えたこ
とを特徴とする。

【００１９】第３の発明に係る画像表示装置は、複数の
ビデオＲＡＭＩＣからｎ個分の画像データを同時に読出
し、フリップフロップ回路で構成された並列／直列変換
器でｎ倍の高速画像データ列を得るようにした画像表示
装置において、２ｎ−１段のフリップフロップ回路を有
し、前記ビデオＲＡＭＩＣの出力を入力とするｎ段まで
の前記フリップフロップ回路と、ｎから２ｎ−１段まで
の前記フリップフロップ回路夫々の出力を入力とするセ
レクタ回路とを備えたことを特徴とする。

【００２０】

【作用】本発明にあってはこれによって、オフセット値
により制御されたセレクタ回路を備えるから、並列／直
列変換器の入力の入れ換えが可能で、ビデオＲＡＭの読
出し単位よりも細かな横方向オフセットが可能となる。

【００２１】

【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。（実施例１）図１は本発明に係る画像表示装置の構成を
示すブロック図であり、図中１，２はレジスタ回路、
３，４は加算器、５〜８はビデオＲＡＭＩＣ、12は並列
／直列変換器を示している。

【００２２】ビデオＲＡＭＩＣ５〜８は従来装置におけ
るのと同じデュアルポートＲＡＭで構成され、データバ
ス11に接続したランダムアクセスポートＤの他に、行ア
ドレスで指定した１行分のメモリデータを高速に読み，
書き可能とするシリアルポートSOを備え、各ビデオＲＡ
ＭＩＣ５〜８の行アドレス，列アドレスをそのまま表示
画素に対応させ、ランダムアクセスポートＤから表示す
べき画像データを書込み、また表示の走査タイミングに
合せてシリアルポートSOから表示すべき画像データを読
出し得る外、各ビデオＲＡＭＩＣ５〜８を並列配置する
ことで夫々の同一アドレスで選択されるメモリセルには
表示装置における隣接する４画素に対応する画像データ
が個別に記憶されるようになっている。

【００２３】レジスタ回路１，２はシリアルポートSOか
らの読出し制御時にはオフセット値、例えば「１〜３」
を夫々保持してこれを加算器３，４へ出力し、これ以
外、例えばランダムアクセスポートからの書込み時等に
は「０」を加算器３，４へ出力する。なお本発明装置に
あってはレジスタ回路２のビット数は２ビット分増大
し、この増大した２ビット分のデータが制御回路18及び
選択手段17へ出力されるようにしてある。

【００２４】加算器３はアドレスバス９を通じて入力さ
れた行アドレスにレジスタ回路１からの入力値を加えた
値に相当する行アドレスを、、また加算器４はアドレス
バス９を通じて入力された列アドレスにレジスタ回路２
からの入力値を加えた値に相当する列アドレスを夫々ビ
デオＲＡＭＩＣ５〜８へ出力する。なおランダムアクセ
スポートＤからのデータ書込み時等にはレジスタ回路
１，２から「０」が入力されるからアドレスバス９から
の行アドレス，列アドレスがそのままビデオＲＡＭＩＣ
５〜８へ出力されることとなる。更にアドレスデコーダ
10はアドレスバス９から入力される下位２ビットのデー
タに基づきライトイネーブル信号を各ビデオＲＡＭＩＣ
５〜８へ出力する。

【００２５】そして本発明に係る画像表示装置にあって
は、ビデオＲＡＭＩＣ６，７，８のシリアルポートSOは
夫々途中にデータの伝送を遅延させる遅延手段14,15,1
6、データの並べ換えを行う選択手段17とを介在させて
並列／直列変換器12に接続されている。なおビデオＲＡ
ＭＩＣ５のシリアルポートSOは従来と同様に並列／直列
変換器12に接続されている。各遅延手段14〜16はビデオ
ＲＡＭＩＣ６〜８のシリアルポートSOからの読出しデー
タを読出しクロック１周期分遅延させるように構成さ
れ、その動作，非動作は制御回路18によって制御され、
また制御回路18及び選択手段17の制御はレジスタ回路２
からの下位２ビットのデータにより行われるようになっ
ている。

【００２６】遅延手段14〜16の構成は実質的に同じであ
り、遅延手段14についてその具体的構成を示すと図２に
示す如くである。図中22,23,24…は夫々遅延動作の制御
を可能とした夫々１ビット分の遅延回路を示している。
各遅延回路22〜24は夫々遅延要素であるフリップフロッ
プ回路20及びセレクタ回路21を備えており、制御回路18
からの信号が「１」のときはセレクタ回路21を“１”側
に切り換え、ビデオＲＡＭＩＣ６のシリアルポートSOか
らの映像データをフリップフロップ回路20にてクロック
１周期分遅延させて、また制御回路18からの信号が
「０」のときはセレクタ回路21を“０”側に切り換え、
ビデオＲＡＭＩＣ６のシリアルポートSOからの映像デー
タをそのまま選択手段17へ出力させる。

【００２７】図３は制御回路18の回路図であり、AND ゲ
ート19a ，ORゲート19b を並列に備えており、その各入
力端にはレジスタ回路２からの下位２ビットのデータが
入力される。AND ゲート19a の出力端は遅延手段14へ、
またオアゲート19b の出力端は遅延手段16へ、そしてレ
ジスタ回路２から入力した２ビットの信号の上位側をそ
のまま遅延手段15へ夫々「１」又は「０」の信号を出力
するようにしてある。

【００２８】具体的には制御回路18はレジスタ回路２の
オフセット値が「０」の場合に各遅延手段14〜16へ
「０」を出力してこれらを非動作状態とし、またレジス
タ回路２のオフセット値が「１」のときは遅延手段16へ
「１」を出力してこれを動作状態とし、またオフセット
値が「２」のときは遅延手段15,16 へ「１」を出力して
これらを動作状態とし、更にオフセット値が「３」のと
きは遅延手段14,15,16へ共に「１」を出力してこれらを
動作状態とするようにしてある。

【００２９】図４は選択手段の構成を示すブロック図で
ある。選択手段17は、最上位ビット用の回路29，２ビッ
ト用の回路30，３ビット用の回路31…を備えており、ま
た各回路29〜31…は夫々セレクタ回路25〜28を備えてい
る。このような選択手段17はレジスタ回路２のオフセッ
ト値が「０」のとき、即ちオフセットがない場合にはビ
デオＲＡＭＩＣ５からのデータ出力をポート17a から、
また各遅延手段14,15,16からの出力を各ポート17b,17c,
17d から夫々並列／直列変換器12へ出力する。

【００３０】またレジスタ回路２のオフセット値が
「１」の場合、ビデオＲＡＭＩＣ５からの出力をポート
17b から、遅延手段14,15,16からの出力を夫々ポート17
c,17d,17a から夫々並列／直列変換器12へ出力する。更
にレジスタ回路２のオフセット値が「２」の場合、ビデ
オＲＡＭＩＣ５からの出力をポート17c から、遅延手段
14,15,16の出力をポート17d,17a,17b から夫々出力し、
そしてレジスタ回路２のオフセット値が「３」の場合、
ビデオＲＡＭＩＣ５からの出力をポート17d から、また
遅延手段14,15,16の出力をポート17a,17b,17c から出力
することとなる。

【００３１】並列／直列変換器12の構成は従来装置にお
けるそれと実質的に同じであり、選択手段17のポート17
a 〜17d からの並列出力をこの順序のシリアル映像デー
タとして出力端子13から出力するようになっている。

【００３２】次に実施例１の動作を説明する。（ランダムアクセス時の動作）これは図12, 図13に示し
た従来装置におけるそれと実質的に同じである。即ちラ
ンダムアクセス時にはレジスタ回路１，２からは「０」
が出力されるから、アドレスバス９からの上位データで
ある行アドレス，列アドレスは夫々加算器３，４を経て
そのまま各ビデオＲＡＭＩＣ５〜８へ出力され、またア
ドレスバス９の下位データがアドレスデコーダ10へ入力
される。

【００３３】ビデオＲＡＭＩＣ５〜８における所定のメ
モリセルにデータを書込む場合、データをデータバス11
から、また対応するアドレスをアドレスバス９から入力
すれば、各ビデオＲＡＭＩＣ５〜８へは同じデータ、同
じアドレスが与えられるが、アドレスデコーダ10から出
力されるライトイネーブル信号にて所定のビデオＲＡＭ
ＩＣ５〜８のみが選択され、選択されたメモリセルのみ
に書込みが行われる。

【００３４】ビデオＲＡＭＩＣ５〜８からデータを読出
す場合も同様にアドレスバス９からアドレスを入力して
メモリセルを指定することでデータはシリアルポートSO
から遅延手段14〜16、選択手段17を経て並列／直列変換
器12へ入力され、出力端子13から出力される。なお遅延
手段14〜16はレジスタ回路２からの出力が「０」のとき
制御回路18からの出力も「０」となって非動作となり、
また選択手段17も入力をそのまま各出力ポート17a 〜17
d から出力することとなる。

【００３５】（シリアルポートからの読出し動作）従来
装置におけるのと同様に、各ビデオＲＡＭＩＣ５〜８は
夫々シリアルポートSO用の１行分のデータバッファを備
えており、このデータバッファに指定した１行分のデー
タを転送することでシリアルポートSOからのデータの読
出しが可能となる。転送する行の指定は行アドレスによ
って、また行中の転送開始位置は列アドレスで夫々指定
される。

【００３６】次にレジスタ回路２のオフセット値が
「０」，「１」〜「３」夫々の場合について図５〜８に
基づき説明する。 (A) オフセット値が「０」の場合オフセット値が「０」の場合には制御回路18から遅延手
段14〜16への出力は「０」となり、遅延手段14〜16は非
動作状態となる。また選択手段17はビデオＲＡＭＩＣ
５、遅延手段14〜16からの入力データを夫々対応するポ
ート17a 〜17d から出力する。

【００３７】図５はレジスタ回路２のオフセット値が
「０」の場合における遅延手段14〜16、選択手段17の動
作説明図である。図５(a) 〜(d) に示す如く、ビデオＲ
ＡＭＩＣ５〜８からの相隣する各画素に対応する出力デ
ータ、即ち「１」，「２」〜「４」のデータが夫々選択
手段17へ出力され、選択手段17からは図５(e) 〜(h) に
示す如く、各対応するポート17a〜17d から「１」，
「２」〜「４」のデータが並列／直列変換器12へ出力さ
れる。従って並列／直列変換器12からは図５(i),図５
(j) に示すロードクロック、シフトクロックに従って図
５(k) に示す如く「１」，「２」〜「４」のデータがこ
の順序に並べられた直列映像信号として出力される。

【００３８】「１」〜「４」に続くビデオＲＡＭＩＣ５
〜８からの各データ「５」，「６」〜「８」も図５(k)
に示す如く同じこの順序で並列／直列変換器12から出力
されることとなる。このときの出力端子13からのシリア
ル映像データを図９(a) に示す。

【００３９】(B) オフセット値が「１」の場合レジスタ回路２のオフセット値が「１」の場合には制御
回路18は遅延手段16に「１」を、また他の遅延手段14,1
5 には「０」を出力する。一方選択手段17はビデオＲＡ
ＭＩＣ５からの出力をポート17b から、また遅延手段1
4,15,16からの各出力をポート17c,17d,17a から夫々出
力する。

【００４０】図６はレジスタ回路２のオフセット値が
「１」の場合における遅延手段14〜16、選択手段17の動
作説明図である。この場合遅延手段16は動作状態にあ
り、遅延手段16からのデータは図６(i) に示すロードク
ロックと等しい周期のビデオＲＡＭ読み出しクロック１
周期分遅れて出力されるから、ビデオＲＡＭＩＣ８から
のデータは１行前のデータの最後のデータ「０」となり
図６(a) 〜(d) に示す如く、ビデオＲＡＭＩＣ５、遅延
手段14,15,16から「１」〜「３」, 「０」のデータが選
択手段17へ出力され、一方選択手段17は図６(a) 〜(h)
に示す如く遅延手段16からのデータ「０」をポート17a
に、またビデオＲＡＭＩＣ５のポート5aからのデータ
「１」をポート17b へ、更に遅延手段14,15 からのデー
タ「２」，「３」をポート17c,17d へ変更して出力す
る。

【００４１】従って並列／直列変換器12からは図６(k)
に示す如く「０」, 「１」, 「２」, 「３」の順序のシ
リアル映像データとして出力される。この結果、出力端
子13からの出力は図９(b) に示す如く図９(a) の場合に
比較して１画素分遅延した状態となり、横方向に１画素
分のオフセットが加えられたのと同じこととなる。

【００４２】(C) オフセット値が「２」の場合図７はレジスタ回路２のオフセット値が「２」の場合に
おける遅延手段14〜16、選択手段17の動作説明図であ
る。この場合遅延手段15,16 は動作状態にあり、遅延手
段15,16 からのデータは夫々ビデオＲＡＭからの読み出
しクロックの１周期分遅れて出力されるから、ビデオＲ
ＡＭＩＣ７，８からのデータは１行前のデータの最後及
び最後から１つ前のデータ「０」，「−１」となり、図
７(a) 〜(d) に示す如くビデオＲＡＭＩＣ５、遅延手段
14〜16からは夫々「１」, 「２」, 「−１」, 「０」の
データが、選択手段17へ出力され、一方選択手段17は図
７(a) 〜(h) に示す如く遅延手段15,16 、ビデオＲＡＭ
ＩＣ５、遅延手段14のデータを夫々ポート17a 〜17d か
ら出力するよう順序を変更する。従って並列／直列変換
器12からは図７(k) に示す如くデータ「−１」，
「０」，「１」，「２」がこの順序のシリアル映像デー
タとして出力される。

【００４３】この結果、出力端子13からの出力は図９
(c) に示す如く図９(a) の場合に比較して２画素分遅延
した状態となり、横方向に２画素分のオフセットが加え
られたのと同じこととなる。

【００４４】(D) オフセット値が「３」の場合図８はレジスタ回路２の出力が「３」の場合における遅
延手段14,15,16、選択手段17の動作説明図である。遅延
手段14,15,16は夫々動作状態にあり、遅延手段14,15,16
からのデータは夫々ビデオＲＡＭからの読み出しクロッ
クの１周期分遅れて出力されるから、ビデオＲＡＭＩＣ
６，７，８からのデータは１行前のデータの最後のデー
タを含む３つのデータ「０」，「−１」，「−２」とな
り、図８(a) 〜(d) に示す如くビデオＲＡＭＩＣ５、遅
延手段14〜16から「１」, 「−２」, 「−１」, 「０」
のデータが選択手段17へ出力され、一方選択手段17は図
８(e) 〜(h) に示す如く、遅延手段14,15,16、ビデオＲ
ＡＭＩＣ５のデータを夫々ポート17a 〜17d から出力す
るよう順序を変更する。

【００４５】従って並列／直列変換器12からはデータ
「−２」, 「−１」, 「０」, 「１」がこの順序で図８
(k) に示す如きシリアル映像データとして出力される。
この結果、出力端子13からの出力は図９(d) に示す如く
図９(a) の場合に比較して３画素分遅延した状態とな
り、横方向に３画素分のオフセットが加えられたのと同
じこととなる。

【００４６】このような実施例１にあっては従来装置の
ビデオＲＡＭＩＣ５〜８と並列／直列変換器12の間に遅
延手段14〜16、選択手段17を追加すればよいので、並列
／直列変換器12が他の周辺回路と共にＩＣ化された装置
にも容易に適用できる。

【００４７】（実施例２）上記実施例１では選択手段17
で並列／直列変換器12へのデータ入力に先立ってデータ
の並べ換えを行う構成を示したが、この実施例２では図
10に示す如く並列／直列変換器12を構成するフリップフ
ロップ回路76〜79をループ接続し、これからの出力位置
をセレクタ回路80にて選択することにより、データの並
べ換えを行うこととしてある。

【００４８】図10は本発明の他の実施例２の構成を示す
ブロック図である。図10において71,72,73…は各異なる
重みのビットデータが入力される回路であり、各回路7
1,72,73…はデータプリセット入力付のＤフリップフロ
ップ回路76,77 〜79及びセレクタ回路80を備えている。
各Ｄフリップフロップ回路76〜79はロードクロックでビ
デオＲＡＭＩＣ５、遅延手段14,15,16の最上位ビット(M
SB) を入力し、次のシフトクロックでＤ端子入力のデー
タに変化するようになっている。

【００４９】各Ｄ端子には隣合うＤフリップフロップ回
路76〜79のＱ端子の信号が入力される。これによってＤ
フリップフロップ回路79の出力にはビデオＲＡＭＩＣ５
のMSB がＤフリップフロップ回路76を経て１クロック遅
れて現れ、Ｄフリップフロップ回路78の出力には２クロ
ック遅れて現れる。従ってレジスタ回路２のオフセット
値によりセレクタ回路80で出力位置を選択すると、オフ
セットしたMSB データが順次的に得られることとなる。
このような実施例２においても実施例１と同様の効果が
得られる。

【００５０】（実施例３）図11は本発明の更に他の実施
例３における要部の構成を示すブロック図である。この
実施例３では実施例１の遅延手段14,15,16と、その制御
回路18並びに選択手段17，並列／直列変換器12を図11に
示す如き回路に置換した構成としてある。

【００５１】図11において81,82,83…は各重みの異なる
ビットデータが入力される回路であり、各回路81〜83…
は並列／直列変換器を構成するデータプリセット入力付
のＤフリップフロップ回路86〜89、同じくデータプリセ
ット入力付のＤフリップフロップ回路で構成されたシフ
トクロック１周期分の遅延回路91,92,93及びセレクタ回
路90を備えている。例えばＤフリップフロップ回路86〜
89のプリセットデータ入力がビデオＲＡＭＩＣ５のMSB
であるとすると、この出力89a は図12に示す従来の装置
における出力端子13のMSB と同じである。遅延回路91の
出力91a はビデオＲＡＭＩＣ５のMSB が、出力89a より
も１クロック遅れて現れ、遅延回路92の出力92a は２ク
ロック遅れて現れ、更に遅延回路93の出力93a は３クロ
ック遅れて現れる。

【００５２】従ってセレクタ回路90にて出力89a,91a,92
a,93a を選択すると実施例１と全く同等の出力データが
得られる。なお各実施例１，２，３では、４画素並列と
した構成について説明したが、並列画素数ｎはいくつで
も良く、実施例１及び２における遅延手段14〜16は並列
画素数をｎとするとｎ−１個で構成できる。また実施例
３では遅延回路91〜93が各重みビットにつきｎ−１個で
構成できる。セレクタ回路は当然ｎ入力のものを用い
る。

【００５３】また実施例１ではビデオＲＡＭＩＣ５〜８
のメモリ容量を 512×512 ×８の場合について説明した
が、容量及び構成はどんなものでも良く、１画面を輝度
と色差あるいはＲ，Ｇ，Ｂ等に分割した複数ブロックで
構成しても良く、１画素を構成するビット数も何ビット
でも良い。また、上記の実施例１〜３ではオフセットの
分解能を１画素としたが２画素以上でもよい。

【００５４】

【発明の効果】以上の如く第１，第２，第３発明にあっ
ては、オフセット値により制御される遅延手段と選択手
段とを設けてあるから、１画素単位又は１ブロック単位
での横方向オフセットが可能となり、滑らかな横スクロ
ールが可能となる優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明に係る画像表示装置の構成を示すブロッ
ク図である。

【図２】本発明に係る画像表示装置における遅延手段の
構成を示すブロック図である。

【図３】本発明に係る画像表示装置における遅延手段に
対する制御回路の構成を示す回路図である。

【図４】本発明に係る画像表示装置における選択手段の
構成を示すブロック図である。

【図５】本発明に係る画像表示装置における遅延手段，
選択手段，並列／直列変換器の動作説明図である。

【図６】本発明に係る画像表示装置における遅延手段，
選択手段，並列／直列変換器の動作説明図である。

【図７】本発明に係る画像表示装置における遅延手段，
選択手段，並列／直列変換器の動作説明図である。

【図８】本発明に係る画像表示装置における遅延手段，
選択手段，並列／直列変換器の動作説明図である。

【図９】本発明に係る画像表示装置の動作説明図であ
る。

【図１０】本発明の他の実施例の主要部の構成を示すブ
ロック図である。

【図１１】本発明の更に他の実施例の主要部の構成を示
すブロック図である。

【図１２】従来の画像表示装置の構成を示すブロック図
である。

【図１３】従来の画像表示装置における並列／直列変換
器の構成を示すブロック図である。

【図１４】従来の画像表示装置の動作説明図である。

【符号の説明】

１，２レジスタ回路３，４加算器５〜８ビデオＲＡＭＩＣ 12 並列／直列変換器 14,15,16 遅延手段 17 選択手段 18 制御回路

Claims

【特許請求の範囲】

【請求項１】複数のビデオＲＡＭＩＣからｎ個分の画
像データを同時に読出し、並列／直列変換器でｎ倍の高
速画像データ列を得るようにした画像表示装置におい
て、前記ビデオＲＡＭＩＣと並列／直列変換器との間
に、ｎ−１個の夫々動作，非動作の切換え可能とした遅
延手段と、ｎ個の画像データの並べ換えをする選択手段
とを備えたことを特徴とする画像表示装置。
【請求項２】複数のビデオＲＡＭＩＣからｎ個分の画
像データを同時に読出し、複数のフリップフロップ回路
で構成された並列／直列変換器でｎ倍の高速画像データ
列を得るようにした画像表示装置において、前記ビデオ
ＲＡＭＩＣと並列／直列変換器との間に、ｎ−１個の夫
々動作，非動作の切換え可能とした遅延手段と、前記並
列／直列変換器をループ接続した複数のフリップフロッ
プ回路と、各フリップフロップ回路の出力を入力とする
選択手段とを備えたことを特徴とする画像表示装置。
【請求項３】複数のビデオＲＡＭＩＣからｎ個分の画
像データを同時に読出し、フリップフロップ回路で構成
された並列／直列変換器でｎ倍の高速画像データ列を得
るようにした画像表示装置において、２ｎ−１段のフリ
ップフロップ回路を有し、前記ビデオＲＡＭＩＣの出力
を入力とするｎ段までの前記フリップフロップ回路と、
ｎから２ｎ−１段までの前記フリップフロップ回路夫々
の出力を入力とするセレクタ回路とを備えたことを特徴
とする画像表示装置。