JPH07107706B2

JPH07107706B2 - 遅延段数の可変なラインバツフア

Info

Publication number: JPH07107706B2
Application number: JP60214163A
Authority: JP
Inventors: 忠福島; 小林　　芳樹
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-09-27
Filing date: 1985-09-27
Publication date: 1995-11-15
Anticipated expiration: 2010-11-15
Also published as: JPS6274126A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、空間積和演算等の局所近傍画像処理を実行す
る際に、局所近傍画像を切り出すラインバツフアの係
り、特にLSIに内蔵するのに好適な遅延段数の可変なラ
インバツフアに関する。

〔発明の背景〕

デイジタル計算機を用いて画像処理を行う場合、通常、
画像データは、ラスタ走査と呼ばれる走査方式（主走査
方向が左から右、副走査方向が上から下の走査方式）に
より走査される。このため、空間積和演算などの局所近
傍演算を実行する場合は、第６図に示すような回路を用
いて、局所画像を切り出す。

第６図において、入力画像１はラスタ走査により走査さ
れる。走査された画像データは、シフトレジスタ11とラ
インバツフア２に入力される。ラインバツフア２は、画
像データを入力画像１の１ラインを走査する時間だけ遅
延させる。ラインバツフア２の出力は、シフトレジスタ
21とラインバツフア３に入力される。ラインバツフア３
は、ラインバツフア２と同様に、画像データを入力画像
１の１ラインを走査する時間だけ遅延させて、シフトレ
ジスタ31に出力する。シフトレジスタ11,21,31内の画像
データは、それぞれシフトレジスタ12,22,32へ、さらに
シフトレジスタ13,23,33へ順次転送される。この結果、
９個のレジスタには隣接する３×３個の画素データが切
り出される。

第６図の例では、２個のラインバツフアと９個のシフト
レジスタにより、３×３の形を成す局所近傍画像が切り
出されるが、ラインバツフアやシフトレジスタを追加す
ることにより、より大きな局所近傍画像を取り出すこと
もできる。

このような機能を果たすラインバツフアは、当初のシフ
トレジスタにより構築されていたが、入力画像１に含ま
れる画像数が大きくなるにつれて、大容量RAMとRAMの行
番地を制御する行番地制御回路とで置き換えられるよう
になつた。（特開昭58−159190,特開昭58−169681他）
これは、データそのものをシフトする代わりに、読み出
し・書き込みの行番地を制御することにより、シフトレ
ジスタと同等の機能を実現している。これにより、用い
るIC数をそれ程増やすことなく、ラインバツフアの遅延
段数を大きくし、大きな画像に対する局所近傍画像の切
り出しを実現できる。

しかし、複数本のラインバツフアを用いる場合、画像デ
ータはあるラインバツフアで遅延されられた後、別のラ
インバツフアへ転送される。このため、RAM間のデータ
転送が絶え間なく実行されることになる。このデータ転
送を高速に実行するためには、専用のデータ線が必要で
ある。また、RAM間のデータ転送レートを高くするため
には、RAMの読み出し／書き込みサイクルと、データ転
送サイクルを別々にしなければならなくなる。この時の
データ転送による生ずる、RAMの読み出しアドレスと書
き込みアドレスの歪みを、何らかの方法で補正する必要
がある。

また複数のラインバツフアを、１個のIC上に実現する場
合、ラインバツフアのビツト幅（同時に読み出しおよび
書き込むデータ量）が大きくなると、そのデータ転送に
必要な配線による集積度の低下は、ICのコスト上昇につ
ながる。さらに、読み出し／書き込みアドレスの歪みの
補正に要する回路もコスト上昇の要因となる。

また、従来のラインバツフアにあつては、転送回路を設
ける必要があるため、転送信号のビツト幅が大きくなる
と転送線を大きくしなければならずチツプ面積が大きく
なり、転送線（バス）にノイズがのりやすくなるという
欠点を有している。

〔発明の目的〕

本発明の目的は、ラインバツフア間のデータ転送を不要
にすることのできる遅延段数の可変なラインバツフアを
提供することにある。

本発明は、少なくとも１ビットの情報をそれぞれ同時読
み出し・同時書き込み可能な複数行の情報記憶部がｎ
（ｎ≧２）本と、前記情報記憶部の行を順にずらして指
定する行番号信号を予め設定された複数行の範囲で繰返
し生成し、該生成した行番号信号を前記ｎ本の情報記憶
部に対して共通に出力する行番地制御部と、前記行番地
制御部の行番地信号の繰返しの度に、入力情報を書き込
む前記情報記憶部を予め定めた順に従って前記ｎ本のう
ちの１本に切り替えるとともに、該切り替えられた情報
記憶部の前記行番地信号に対応した行に前記入力情報を
書き込ませる入力情報制御部と、前記行番地信号に対応
する行番地の情報を、前記ｎ本の情報記憶部からそれぞ
れ読み出させるとともに、前記ｎ本の情報記憶部から読
み出されたｎ個の情報を出力させるｎ本の出力信号線
を、前記行番地信号の繰返しの度に順次切り替える出力
情報制御部とを含んでなるものとするとにより、ライン
バッファ間のデータ転送を不要にしたのである。

言い換えれば、少なくとも１ビツトのデータを同時に読
み出し・書き込み可能なRAMを用いてｎ本のラインバツ
フアを構成する際、データの書き込みは、常にｎ本のう
ちの１本のラインバツフアのみに行い、データの読み出
しはｎ本のラインバツフア同時に行い、データのライン
バツフア選択書き込みと、読み出し後データ変換回路で
配列変換して出力することによりラインバツフア間での
データ転送を不要にしたことを特徴とするものである。

〔発明の実施例〕

以下、本発明の実施例について説明する。

第１図には本発明の一実施例が示されている。すなわち
８ビツトのデータを最大1024段遅延できるラインバツフ
アを２本、もしくは８ビツトのデータを最大2048段遅延
できるラインバツフアは１本形成できる遅延段数の可変
なラインバツフアの構成が示されている。

第１図において、RAM41、およびRAM42はそれぞれ８×10
24ビツトの記憶容量を持つ。クロツク信号102が第２図
（Ｂ）に示す如く“High"レベルのとき、行番地制御回
路45の出力である10ビツトの行番地信号103は第２図
（ｃ）に示す如く出力される。これによつて、行番地信
号103に対応するRAM41およびRAM42の各８ビツトのデー
タはそれぞれ信号線52、信号線53上に読み出される。ま
た、クロツク信号102が“Low"レベルでかつ入出力情報
制御回路46の出力データ104が“Low"のときは、入力信
号線51上の８ビツトのデータは、RAM41の行番地信号103
に対応する番地に、クロツク信号102が“Low"レベルで
かつ入出力情報制御回路46の出力データ104が“High"レ
ベルの際は入力信号線51上の８ビツトのデータは、RAM4
2の行番地信号103に対応する番地に、それぞれ書き込ま
れる。RAM41およびRAM42から読み出された信号線52およ
び信号線53上のそれぞれ８ビツトのデータは、選択回路
43および選択回路44に入力される。選択回路43は、信号
104が“Low"の時、信号線52の上のデータを選択して出
力信号線54上に、信号線104が“High"の時は、信号線53
上のデータを選択して出力信号線54上に出力する。一
方、選択回路44は、信号線104は“Low"の時は信号線53
上のデータを、信号線104が“High"の時は信号線52上の
データを、それぞれ選択して出力信号線55上に出力す
る。

行番地制御回路45は10ビツトのバイナリイカウンター
で、制御信号101が第２図（Ａ）に示す如く“Low"でか
つクロツク信号102が第２図（Ｂ）に示す如く“High"に
なる度カウントアツプし制御信号101が“High"となると
０に初期化される。この行番地制御回路45は、第４図
（Ｄ）に示される如きカウントデータを10ビツトの行番
地信号103として、RAM41,RAM42のほか、論理回路47に出
力する。論理回路47は、10ビツトの行番地信号103すべ
てが“High"の時、ましくは信号線101が“High"の時、
信号線106に“High"レベルを出力する。これ以外の時
は、信号線106に“Low"レベルを出力する。

また、入出力情報制御回路46は、１ビツトのカウンタ
（すなわち、Ｔフリツプフロツプ）であり、初期化信号
が第３図（Ａ）に示す如く“Low"でかつ、信号線106が
第３図（Ｂ）に示す如く“High"レベルとなる度に、出
力信号104の状態を第３図（Ｃ）に示す如く“High"から
“Low"へ、もしくは“Low"から“High"へと変化させ
る。また、第３図（Ａ）に示される初期化信号105が“H
igh"となると出力信号104を“Low"の初期化する。

次に、第１図図示回路の動作について第４図図示タイム
チヤートを用いて説明する。

いま、初期状態として第４図（Ａ），（Ｂ），（Ｃ）に
示す如く制御信号101、クロツク信号102および初期化信
号105がすべて“Low"とする。そして、初期化信号105を
第４図（Ｃ）に示す如く、“High",“Low"と変化させた
後、制御信号101を第４図（Ａ）に示す如く“High"にす
る。この制御信号101の“High"信号によつて、行番地制
御回路45の出力信号103は第４図（Ｄ）に示す如く
「０」となる。また、入出力情報制御回路46の出力信号
104は、初期化信号105の“High"信号によつて第４図
（Ｆ）に示す如く“Low"となる。この後、制御信号101
が第４図（Ａ）に示す如く“Low"に変化し、クロツク信
号102が第４図（Ｂ）に示す如く“Low"から“High"に、
さらに“Low"レベルへと変化する。クロツク信号102が
“High"の間にRAM41の０行番地の内容８ビツトが、信号
線52、選択回路43を介して、出力信号線54上に第４図
（Ｈ）に示す如く出力される。またRAM42の０行番地の
内容８ビツトが信号線53、選択回路44を介して、信号線
55上に第４図（Ｉ）の示す如く出力される。その後、ク
ロツク信号102が“High"から“Low"になると、、第４図
（Ｇ）に示されている入力信号線51上の８ビツトのデー
タが、RAM41の０行番地に書き込まれる。この時、RAM42
の内容は、どの行番地も変化しない。

この後、クロツク信号102が“Low"から“High"、さらに
“Low"と変化する度、読み出し，書き込みの行番地は一
つずつ増えてゆくが、RAM41から読み出されたデータは
出力信号線54上に、RAM42から読み出されたデータが出
力信号線55上に出力されること、および、入力信号線51
上のデータがRAM41に書き込まれることは変わらない。

ここで、行番地信号線103が1023に達する前に制御信号
線101が第４図（Ａ）に示す如く“High"となつたとす
る。すると、信号線106は第４図（Ｅ）に示す如く“Lo
w"から“High"へと変化する。この信号線106のレベル変
化によつて、入出力情報制御回路46の状態は変化し、信
号線104を第４図（Ｆ）に示す如く“Low"から“High"に
する。この結果、選択回路43,44の選択が切り換わり、
信号線52は出力信号線55に、信号線53は出力信号線54に
接続される。また、書き込み可能なRAMは、RAM41からRA
M42に移り、RAM41は書き込めなくなる。さらに、第４図
（Ａ）に示される制御信号の立上りによつて行番地回路
45の出力信号103は第４図（Ｄ）に示す如く「０」に初
期化される。そこで、この後、制御信号101が“Low"に
なつた後、クロツク信号102が“High"になると、読み出
し・書き込みの行番地信号103は第４図（Ｄ）に示す如
く「０」から１つずつ上昇する。クロツク信号102が“H
igh"の時、行番地信号103によりRAM41から読み出された
データは、信号機52、選択回路44を介して出力信号線55
へ、またRAM42から読み出されたデータは、信号線53、
選択回路43を介して出力信号線54に読み出される。また
クロツク信号102が第４図（Ｂ）に示す如く“Low"の
時、入力信号線51のデータは、RAM42の行番地信号103に
対応する行番地に書き込まれる。

ここで、第１図の回路構成と第６図との対応について説
明する。

第１図の回路において、初期状態として、RAM41,42の内
定は不定であるとする。また、入力画像１の水平方向の
画素数を100とする。

第１図の回路において、入力画像１の画素データは、入
力信号線８から入力されて、最初はRAM41に書き込まれ
る。第１番目のラストの画素データ100個はRAM41の行番
目０から99まで順次書き込まれる。この時、RAM41,42か
らは不定データが読み出される。次に第２番目のラスタ
の画素データ100個が、RAM42の行番地０から99まで書き
込まれる。この時、RAM41からは、第１番目のラスタデ
ータが読み出されるが、RAM42から読み出されるデータ
は不定データである。

そして第３番のラスタデータは、RAM41の行番地０から9
9に書き込まれる。この時、RAM41からは第１番目のラス
タデータが、信号線52、選択回路43を介して出力信号線
54に、RAM42からは第２番目のラスタデータが、信号線5
3、選択回路44を介して出力信号線55に出力される。さ
らに第４番のラスタデータは、RAM42の行番地０から99
に書き込まれる。この時、RAM42からは第２番目のラス
タデータが、信号線53、選択回路43を介して出力信号線
54へ、RAM41からは第３番目のラスタデータが、信号線5
2、選択回路44を介して出力信号線55へ出力される。

つまり、第３番目のラスタデータを入力する時、RAM41
はラインバツフア３として、RAM42はラインバツフア２
としてデータを出力することになる。一方、第４番目の
ラスタデータを入力する時は、RAM42がラインバツフア
３として、RAM41がラインバツフア２としてデータを出
力することになる。

一般的に言つて、奇数番目のラスタデータはRAM41に、
偶数番目のラスタデータはRAM42に書き込まれる。ま
た、RAM41,42から読み出されたデータは、小さい番数の
ラスタデータが出力信号線54に、大きい番数のラスタデ
ータが出力信号線55に出力されることになる。

第６図を第１図の回路を用いて構成すると、第５図にな
る。

第５図において、RAM41,42にはそれぞれ奇数番目、偶数
番目のラスタデータが一時記憶されるが、選択回路43,4
4によつて、シフトレジスタ11にｉ番目のラスタデータ
が入力される時、シフトレジスタ21にはｉ−１番目のラ
スタデータが、シフトレジスタ31にはｉ−２番目のラス
タデータが常に供給される。

一方、遅延段数が1024段を越えた場合、換言すると、行
番地信号103が1023に達した場合、信号線106が“High"
となり、読み出し制御回路46の出力信号104の状態を変
化させ、これまで書き込んでいたRAMへの書き込みをや
めさせ、もう一方のRAMへの書き込みを指示することに
なる。この時書き込み開始行番地は０となる。また、信
号線104が変化するとRAM41,42と出力信号線54,55の接続
が切り換わる。このため、第１図の回路を、入力信号51
と出力信号54をもつ８ビツト2048段のラインバツフアと
して使用することが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、外部からの制御
信号により遅延段数を任意に変更できるラインバツフア
を構築できる。この結果、処理対象の画像サイズが異つ
ても、外部からの制御信号を変化させるだけで、同一の
ハードウエアで局所近傍演算に必要な画像データを取り
出すことができる。

また本発明によれば、個々のラインバツフア間でデータ
転送の必要のない複数個のラインバツフアを構築でき
る。ラインバツフア間でデータ転送が必要ないため、デ
ータ転送にかかる時間を省略できるとともに、転送に必
要なラインバツフア間の接続線を削除できる。転送時間
の省略は、ラインバツフアの動作タイミングの制御を容
易し、接続線の削除は、LSI化において占有チツプ面積
を小さくできる。特に後者は、並列に読み書きするビツ
ト幅が増加するにつれて、その効果が高まる。さらに、
本発明によれば、遅延段数がｍのラインバツフアｎ本
と、遅延段数がｍ・ｎのラインバツフア１本とを、同一
構成で切り換えられるラインバツフアを形成できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は第１図
図示行番地制御回路の動作タイミングチヤート、第３図
は第１図図示入出力情報制御回路の動作タイミングチヤ
ート、第４図は第１図図示回路の動作タイムチヤート、
第５図は従来のラインバツフアに第１図図示実施例を組
合せた回路図、第６図は従来のラインバツフアを示す図
である。 41,42……RAM、43,44……選択回路、45……行番地制御
回路、46……入出力情報制御回路。

Claims

【特許請求の範囲】

【請求項１】少なくとも１ビットの情報をそれぞれ同時
読み出し・同時書き込み可能な複数行の情報記憶部がｎ
（ｎ≧２）本と、前記情報記憶部の行を順にずらして指定する行番号信号
を予め設定された複数行の範囲で繰返し生成し、該生成
した行番号信号を前記ｎ本の情報記憶部に対して共通に
出力する行番地制御部と、前記行番地制御部の行番地信号の繰返しの度に、入力情
報を書き込む前記情報記憶部を予め定めた順に従って前
記ｎ本のうちの１本に切り替えるとともに、該切り替え
られた情報記憶部の前記行番地信号に対応した行に前記
入力情報を書き込ませる入力情報制御部と、前記行番地信号に対応する行番地の情報を、前記ｎ本の
情報記憶部からそれぞれ読み出させるとともに、前記ｎ
本の情報記憶部から読み出されたｎ個の情報を出力させ
るｎ本の出力信号線を、前記行番地信号の繰返しの度に
順次切り替える出力情報制御部とを含んでなる遅延段数
の可変なラインバツフア。