JP2719327B2 - 画像処理装置用バッファリング装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＯＡ機器用の画像
処理装置に関し、より詳細には、画像処理性能を損うこ
となく、大幅な価格の低減を提供するのに好適な、電子
ファイリング装置などに用いられる画像処理装置用のバ
ッファリング装置に関する。

【０００２】

【従来の技術】光ディスク等を備えた電子ファイリング
装置は単にオフィスのペーパーレス化を推進する手段と
して有用であるが、近年、ファイリング機能だけでな
く、文書画像処理技術に代表される高度な機能を有する
ものが要求されるようになってきた。この様な動向に応
じて、内蔵されている画像処理装置にも高度な機能が要
求され、２値画像の移動、拡大／縮小、回転ばかりでな
く、中間調画像を対象とした平均化、微分、特徴抽出等
の本格的な画像処理機能を有するものも出現し始めてい
る。

【０００３】微分操作や特徴抽出に代表される本格的な
画像処理は、１走査線あるいは最大でも２走査線しか必
要としない単純な画像処理と異なり、入力画像から適当
な大きさの局所領域を取り出し、この局所領域に対して
演算を施こすものである。局所領域の形や大きさは、内
容により異なるが、一般に３×３から１６×１６程度で
ある。したがって画像処理装置を用いて効率良く演算す
るためには、局所領域の大きさに相当する数の走査線を
内部に蓄積し、順次演算回路に入力する必要がある。

【０００４】従来、これらの処理を行う装置として、例
えば特開昭６０−１２９８８９号公報記載の装置が挙げ
られる。

【０００５】図２はこのような従来の装置を簡略化した
ブロック図である。３１，３２はそれぞれ１走査線に対
応するｎビット幅のシフトレジスタ、３３〜４１は１ビ
ットのシフトレジスタ、４２は局所演算回路、４３は処
理結果を保持するレジスタ、３０１は標本化された原画
像の画素データを入力する端子、３０２は処理結果を出
力する端子である。

【０００６】まず、標本化された画素データは入力端子
３０１に１画素ずつ連続的に入力され、１ビットシフト
レジスタ３３に転送される。１ビットシフトレジスタ３
６には、シフトレジスタ３１の作用により、１ビットシ
フトレジスタ３３に転送される画素データに対して１走
査線分遅れた画素データが供給される。同様に１ビット
シフトレジスタ３９には、シフトレジスタ３１および３
２の作用により２走査線分遅れた画素データが供給され
る。

【０００７】かくして、順次１走査線分ずつ遅れた画素
データが１ビットシフトレジスタ３３，３６，３９に送
られ、１ビットシフトレジスタ３３，３６，３９からそ
れぞれ１ビットシフトレジスタ３４，３７，４０に転送
される。さらに、これら１ビットシフトレジスタ３４，
３７，４０からそれぞれ１ビットシフトレジスタ３５，
３８，４１に画素データが１画素ずつ転送される。

【０００８】以上の手順に従って、ラスタ方向に１画素
ずつ入力された画素データを１ビットシフトレジスタ３
３〜４１で再構成し、３×３の局所領域データとして順
次取り出すことができる。

【０００９】次に、順次取り出された局所領域データは
局所演算回路４２に入力され、所望の画像処理が施こさ
れる。さらに、処理結果がレジスタ４３に転送され、タ
イミングが取られた上で出力端子３０２に出力される。

【００１０】このような手順に従って、全入力画素デー
タに対して順次処理を施こすことにより全画面の画像処
理を行なうことができる。

【００１１】以上述べた如く、従来技術を用いた装置
は、複数ラスタ分のシフトレジスタを用いて、ラスタ方
向に１ドットずつ入力される画素データを内部に蓄積
し、複数ラスタにまたがる局所領域演算を効率良く実現
できるようにしている。このため、２値画像に対する移
動、拡大／縮小、回転等の単純な画像処理ばかりでな
く、中間調画像に対する平均化、微分、特徴抽出等の本
格的な画像処理を効率良く実現でき、ひいては電子ファ
イリング装置の商品価値を飛躍的に向上させることがで
きる。

【００１２】

【発明が解決しようとする課題】前述したように、従来
の装置は、画素データをライン単位毎に遅延する手段と
してシフトレジスタを設け、複数本のシフトレジスタか
ら局所領域を切り出して利用する構成となっており、こ
れにより、リアルタイムに局所領域の画像処理を実現す
るものであった。

【００１３】しかしながら、従来技術で利用したシフト
レジスタは、画像処理という特殊な用途に起因して、一
般のメモリ素子に比べ２桁から３桁以上高価なものにな
っている。すなわち、電子ファイリング装置で扱う最大
幅である。Ａ１版の画像を処理するために必要な容量
は、８ビット長の多値データの場合６４Ｋビット必要で
あり、２値データの場合でも８Ｋビットが必要となる。
この１ライン分のシフトレジスタを１６ビット幅のＴＴ
Ｌ素子で構成すると、４０００個または５００個の素子
が必要となる。また１万ゲートクラスのＬＳＩで構成し
ても６０個以上必要となる。したがって、シフトレジス
タのビット当りの単価は、一般のメモリ素子に比べ２桁
から３桁以上高価になっていた。

【００１４】以上の説明から上記従来技術は、画像デー
タに対するリアルタイム処理は達成できるものの、回路
の経済性について考慮されておらず、電子ファイリング
装置等のＯＡ機器の分野においては経済的観点から実質
的に適用できないという問題点があった。

【００１５】本発明の目的は、かかる問題点を解消し、
画像処理性能を低下させることなく、装置の小型化、低
価格化を実現する手段を提供することにある。

【００１６】

【課題を解決するための手段】本発明の目的は、直列に
入力される画素データのうち複数の走査線にまたがる局
所領域の画素データを走査線ごとに保持して、これらに
演算を施す演算手段に出力する画像処理装置用バッファ
リング装置において、前記複数の走査線のうちの各々の
画素データを蓄積し、書込みと読出しとを排他的に行う
複数のバッファと、前記複数のバッファのアドレスを前
記画素データの入力に同期して更新するアドレス更新手
段と、前記複数のバッファの１つを循環的に切換え選択
して前記入力画素データを１走査線ずつ書込むバッファ
書込み手段と、前記書込み用バッファとして選択された
バッファ以外のバッファを同時に選択して、順次、１走
査線分ずつ遅延した画素データを、入力された画素デー
タにおける走査線の順序と、演算手段に出力される際の
画素データにおける走査線の順序とが同一となるよう
に、演算手段に出力するバッファ読出し制御手段とを備
えたことを特徴とする画像処理装置用バッファリング装
置により達成される。

【００１７】前記バッファとしてダイナミックランダム
アクセスメモリ（ＤＲＡＭ）を利用し、或いは、スタテ
ィックランダムアクセスメモリ（ＳＲＡＭ）を利用する
ことができる。

【００１８】前記局所領域の大きさを画素データ単位に
例えばＭ行Ｎ列とした場合、前記各々１走査線分の画素
データを蓄積するＭ個のバッファ、すなわちラインバッ
ファを設ける。

【００１９】これらの各ラインバッファは、バッファ書
込み制御手段により循環的に選択され、原画を標本化し
た画素データが走査線単位に書込まれる。一方、この書
込み動作中、現在書込みが行われていない他の（Ｍ−
１）個のラインバッファから、先に書込まれた画素デー
タが読出される。全ラインバッファに対する書込みおよ
び読出しアドレスとしては、アドレス更新手段により画
素データの入力に同期して発生した同一のアドレスを用
いることができる。

【００２０】ラインバッファへの画素データ書込みは１
走査線単位に行われるので、（Ｍ−１）個のラインバッ
ファから読出される画素データは順次１走査線分ずつ遅
延しており、それぞれ、入力された画素データにおける
走査線の順序と、演算手段に出力される際の画素データ
における走査線との順序が同一となるように保持され
る。

【００２１】本発明においては、ラインバッファとして
はＲＡＭを用いることができるので、従来の高価なシフ
トレジスタ構成と比べて大幅なコスト低減を図ることが
できる。なお、使用するＲＡＭとしては、より一層コス
トを重視すればＤＲＡＭを利用し、また動作速度を重視
すればＳＲＡＭを利用すればよい。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面により説明する。

【００２３】図１は本発明の実施の形態にかかる画像処
理装置のブロックダイヤグラムである。１〜３は１ライ
ン分の画素データを格納するランダム・アクセス・メモ
リ、４〜６は入力バッファ、７〜９はランダム・アクセ
ス・メモリ１〜３への書込み側のセレクタを兼ねる出力
バッファ、１０はランダム・アクセス・メモリ１〜３の
書込み及び読出しアドレスを制御するアドレス・カウン
タ（ＡＤＲ ＣＮＴ）、１１は出力バッファ７〜９およ
びランダム・アクセス・メモリ１〜３のイネーブル端子
を制御するカウンタ（ＣＮＴ）、１２はカウンタ１１の
出力をデコードするデコーダ（ＤＥＣ）、１３は１走査
線前の画素データを選択するセレクタ、１４は２走査線
前の画素データを選択するセレクタ、１５はセレクタ１
３を制御するカウンタ、１６はセレクタ１４を制御する
カウンタ、１７〜２５は１ビットのシフトレジスタ、２
６は局所演算回路、２７は処理結果を格納するレジス
タ、２０１は標本化された画素データを入力する入力端
子、２０２は処理結果を出力する出力端子、２０３はカ
ウンタ１１に初期値‘２’（２進数で‘１０’）を設定
する初期値設定端子、２０４はカウンタ１５に初期値
‘１’（２進数で‘０１’）を設定する初期値設定端
子、２０５はカウンタ１６に初期値‘０’（２進数で
‘００’）を設定する初期値設定端子である。カウンタ
１０，１１，１５，１６は画素クロックＣＬＫにより駆
動され、図示しないがシフトレジスタ１７〜２５も画素
クロックＣＬＫにより駆動される。本実施の形態では、
カウンタ１０はアドレス更新手段を構成する。カウンタ
１１、デコーダ１２および出力バッファ７〜９がバッフ
ァ書込み制御手段または書込み用バッファ選択手段を構
成する。カウンタ１５，１６、セレクタ１３，１４がバ
ッファ読出し制御手段または読出し用バッファ選択手段
を構成する。なお図には説明の簡単化のため、各回路を
制御する制御回路、処理結果データを整形するシリアル
・パラレル変換回路等の一部記述は省略したが、本装置
の動作を本質的に理解する上では影響ない。また、上記
画像処理装置において、局所演算回路２６およびレジス
タ２７を除く部分により、画像処理装置用バッファリン
グ装置が構成される。

【００２４】次に、本実施の形態の動作を説明する。

【００２５】まず標本化された画素データは入力端子２
０１より１画素ずつ入力される。入力された画素データ
は、次の２系統に分岐される。まず、局所演算回路２６
の最上段画素データとして処理するため、１ビットシフ
トレジスタ１７へ入力される。同時に次の走査線の局所
演算処理において第２ラインの画素データとして処理す
るため、出力バッファ７〜９を介して３つのランダム・
アクセス・メモリ１〜３のいずれかに記憶される。これ
と同時に、画素データが書込まれていない他の２つのラ
ンダム・アクセス・メモリから１走査線前及び２走査線
前に書込まれた画素データがアドレス、カウンタ１０の
制御により読出され、セレクタ１３，１４を介して各々
１ビットシフトレジスタ２０，２３へ入力される。

【００２６】このようにして、１走査線分ずつ遅れた画
素データが１ビットシフトレジスタ１７，２０，２３に
送られ、次のクロックタイミングで１ビットシフトレジ
スタ１８，２１，２４に転送される。さらに次のクロッ
クタイミングで１ビットシフトレジスタ１８，２１，２
４からそれぞれ１ビットシフトレジスタ１９，２２，２
５画素データが１画素ずつ転送される。

【００２７】以上の手順に従って、ラスタ方向に１画素
ずつ入力された画素データを１ビットシフトレジスタ１
７〜２５で２次元平面に再構成し、３×３の局所領域デ
ータとして順次取出すことができる。また、この順次取
出された局所領域データは局所演算回路２６に入力さ
れ、所望の画像処理が施こされる。ここで所望の画像処
理とは、画像の平均化、微分、特徴抽出等の処理を指す
が、本発明の本質とは直接関係がないので、詳細は省略
する。最後に、処理結果がレジスタ２７に転送され、タ
イミングが取られた上で出力端子２０２に出力される。

【００２８】以上の処理を繰り返して、１走査線分の画
像データの処理が終了すると、カウンタ１１、カウンタ
１５、カウンタ１６の値が更新されて次の走査線の処理
に移行する。

【００２９】すなわち、初期値‘２’に設定されたカウ
ンタ１１の出力は、走査線が更新されるに従い‘０’→
‘１’→‘２’→‘０’と循環的にカウント・アップさ
れる。この動作に従いランダム・アクセス・メモリ１〜
３の書込み側のセレクタを構成するデコーダ１２及び出
力バッファ７〜９が作動する。この結果、書込み側のラ
ンダム・アクセス・メモリはメモリ３に始まり、メモリ
１→メモリ２→メモリ３→メモリ１と循環的に切換わ
る。

【００３０】同様に、初期値‘１’に設定されたカウン
タ１５の出力は、‘２’→‘０’→‘１’→‘２’と循
環的にカウント・アップされる。この動作に従い１走査
線前に入力された画素データを選択するセレクタ１３
は、ランダム・アクセス・メモリの出力をメモリ２に始
まり、メモリ３→メモリ１→メモリ２→メモリ３と循環
的に選択する。

【００３１】また、初期値‘０’に設定されたカウンタ
１６の出力は、‘１’→‘２’→‘０’→‘１’と循環
的にカウント・アップされる。この動作に従い、２走査
線前に入力された画素データを選択するセレクタ１４
も、ランダム・アクセス・メモリの出力をメモリ１に始
まり、メモリ２→メモリ３→メモリ１→メモリ２と循環
的に選択する。

【００３２】以上の如く、３組のラインバッファの書込
みと読出しを循環的に切換えて利用することにより、全
画面に対する画像処理を効率良く実行できる。

【００３３】つぎに本発明の他の実施の形態について図
面により説明する。図３は本発明の第２の実施の形態の
構成を示すブロック図である。

【００３４】図３の構成は、図１の構成とほとんど同じ
であるが、１ビットシフトレジスタ１７〜２５の出力に
異なる機能の演算を実行する局所演算回路（Ｉ）５１、
（II）５２、(III)５３が付加され、各々に処理結果を
格納するレジスタ５４〜５６及び出力端子４０１〜４０
３が追加されている。

【００３５】この実施の形態においては、１ビットシフ
トレジスタ１７〜２５で再構成した画素データを異なる
機能の局所演算回路（Ｉ）５１〜(III)５３に同時に転
送する。転送された画素データに対して異なる種類の画
像処理が施こされ、各々レジスタ５４〜５６に出力され
る。レジスタ５４〜５６でタイミングが取られ、出力端
子４０１〜４０３に処理結果が出力される。

【００３６】以上の如く、１ビットシフトレジスタの出
力に異なる機能の演算回路を並列に設けることにより、
微分、強調等の多様な画像処理演算を同時に実行するこ
とができる。なお本実施の形態では並列に実行できる演
算回路を３種類としたが、これに限定するものでない。

【００３７】さらに本発明の他の実施の形態について図
面により説明する。図４は本発明の第３の実施の形態の
構成を示すブロック図である。

【００３８】図４の構成は、図１の構成とほとんど同じ
であるが、第２の実施の形態と同様に局所演算回路の部
分が異なる。並列化を実現するため、同一機能の複数の
局所演算回路６４〜６６とこの前後にデマルチプレクサ
（ＤＥＭＰＸ）６１、マルチプレクサ（ＭＰＸ）６２及
びこれらを制御するカウンタ６３が付加され、これらの
処理結果を格納するレジスタ６７及び出力端子５０２が
追加されている。また、カウンタ６３に初期値‘０’を
設定する初期値設定端子５０１が付加されている。 こ
の実施の形態においては、１ビットシフトレジスタ１７
〜２５で再構成した画素データをデマルチプレクサ６１
に転送する。デマルチプレクサ６１は１画素データが入
力される毎に、局所演算回路６４〜６６へ順次分配す
る。これと同期してマルチプレクサ６２は処理結果を順
次統合し、レジスタ６７に送出する。レジスタ６７では
タイミングが取られ、出力端子５０２に処理結果が出力
される。この並列処理のタイミング制御はカウンタ６３
とデマルチプレクサ６１及びマルチプレクサ６３で実現
されている。すなわち、カウンタ６３には初期値‘０’
が設定され、まず局所演算回路６４が選択される。順次
画素データが入力される毎にカウンタ６３の値が‘１’
→‘２’→‘０’→‘１’と更新され、この値に従って
局所演算回路６４〜６６が順次選択される。

【００３９】以上の如く、１ビットシフトレジスタの出
力に同一機能の演算回路を並列に設け、これらを循環的
に利用することにより、同一処理速度の局所演算回路を
用いても３倍の高速化を図ることができる。なお本実施
の形態では並列に実行できる演算回路を３個としたが、
これに限定するものでない。

【００４０】以上の説明で明らかなように、本実施の形
態によれば、ラインバッファとして一般のメモリを利用
した上で、複数のラインバッファの書込みと読出しを循
環的に切換えて利用することができるので、処理速度の
高速化とともに装置全体の大幅な低価格が図れる。

【００４１】

【発明の効果】本発明によれば、画像処理装置におい
て、複数本のラインバッファを設け、ラインバッファへ
の書込みと読出しを１走査線の局所演算処理が終了する
たびに、循環的に利用できる構成としたので、従来の高
価なシフトレジスタで構成した回路と同等の処理速度を
達成でき、しかも装置全体の大幅な低価格化を図ること
ができる。低廉なＯＡ機器の分野においては、実用的見
地からこの効果は顕著である。

【図面の簡単な説明】

【図１】 図１は、本発明の第１の実施の形態にかかる
画像処理装置の構成を示すブロックダイヤグラムであ
る。

【図２】 図２は、従来の画像処理装置の構成を示すブ
ロックダイヤグラムである。

【図３】 図３は、本発明の第２の実施の形態にかかる
画像処理装置の構成を示すブロックダイヤグラムであ
る。

【図４】 図４は、本発明の第３の実施の形態にかかる
画像処理装置の構成を示すブロックダイヤグラムであ
る。

【符号の説明】

１〜３ ランダム・アクセス・メモリ ４〜６ 入力バッファ ７〜９ 出力バッファ １０ アドレス・カウンタ １１ カウンタ １２ デコーダ １３，１４ セレクタ １５，１６ カウンタ １７〜２５ １ビット・シフト・レジスタ ２６ 局所演算回路 ２７ レジスタ ２０１ 入力端子 ２０２ 出力端子 ２０３〜２０５ 初期値設定端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−77965（ＪＰ，Ａ) 特公 平７−107706（ＪＰ，Ｂ２) 特許2664420（ＪＰ，Ｂ２)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 直列に入力される画素データのうち複数
   の走査線にまたがる局所領域の画素データを走査線ごと
   に保持して、これらに演算を施す演算手段に出力する画
   像処理装置用バッファリング装置において、 前記複数の走査線のうちの各々の画素データを蓄積し、
   書込みと読出しとを排他的に行う複数のバッファと、 前記複数のバッファのアドレスを前記画素データの入力
   に同期して更新するアドレス更新手段と、 前記複数のバッファの１つを循環的に切換え選択して前
   記入力画素データを１走査線ずつ書込むバッファ書込み
   手段と、 前記書込み用バッファとして選択されたバッファ以外の
   バッファを同時に選択して、順次、１走査線分ずつ遅延
   した画素データを、入力された画素データにおける走査
   線の順序と、演算手段に出力する際の画素データにおけ
   る走査線の順序とが同一となるように、演算手段に出力
   するバッファ読出し制御手段とを備えたことを特徴とす
   る画像処理装置用バッファリング装置。
2. 【請求項２】 前記バッファとしてダイナミックランダ
   ムアクセスメモリ（ＤＲＡＭ）を利用することを特徴と
   する請求項１に記載の画像処理装置用バッファリング装
   置。
3. 【請求項３】 前記バッファとしてスタティックランダ
   ムアクセスメモリ（ＳＲＡＭ）を利用することを特徴と
   する請求項１に記載の画像処理装置用バッファリング装
   置。