KR100553691B1 - 영상처리장치 및 그 방법 - Google Patents

Abstract

본 발명은 영상처리장치에 관한 것으로, 더욱 상세하게는 라인스캔카메라에 의해 획득된 영상을 빠른 속도로 처리할 수 있도록 하는 영상처리장치에 관한 것이다.

본 발명에서는 메모리를 네 개의 뱅크로 구성하고, 전처리부와 영상처리부에 연결되는 뱅크들을 교환하여 줌으로써 전처리결과를 메모리에 저장하는 동안에도 영상처리부에서 메모리에 저장되어 있는 데이터를 읽어들일 수 있는 구조를 갖는 영상처리장치를 제공한다.

영상처리장치, 전처리부, 프레임메모리, DSP, 라인스캔카메라

Description

영상처리장치 및 그 방법{Image Processing Device And The Method}

도 1은 종래의 라인스캔카메라를 이용한 영상처리장치의 일반적인 구성을 보여주는 블록도,

도 2는 본 발명의 실시예에 따른 영상처리장치의 구성을 보여주는 블록도,

도 3은 카메라링크인터페이스의 주요 출력신호인 LVAL, STRB 및 DATA신호의 타이밍도,

도 4는 듀얼포트구조를 갖는 메모리를 보여주는 도면,

도 5는 프레임메모리의 구조를 설명하기 위한 도면,

도 6은 DLL을 이용한 멀티플렉서의 구성도 및 각 신호의 타이밍도,

도 7은 마스크연산부의 구성을 보여주는 도면,

도 8은 어드레스 및 데이터버스 발생부의 구성을 보여주는 도면,

도 9는 버스스위치의 구성을 보여주는 도면이다.

본 발명에 따른 도면들에서 실질적으로 동일한 구성과 기능을 가진 구성요소들에 대하여는 동일한 참조부호를 사용한다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 라인스캔카메라 20 : 카메라링크인터페이스

30 : 전처리부 40 : 프레임메모리

50 : 영상처리부(DSP)

본 발명은 영상처리장치에 관한 것으로, 더욱 상세하게는 라인스캔카메라에 의해 획득된 영상을 빠른 속도로 처리할 수 있도록 하는 영상처리장치에 관한 것이다.

라인스캔 카메라는 일반적으로 사용되는 영역스캔 카메라와는 달리, 센서인 CCD(Charge Coupled Device)의 배열이 한 줄로 되어 있어 일정 주기마다 한 라인의 영상 데이터를 출력한다. 따라서, 라인스캔카메라를 이용하면 높은 해상도의 영상을 비교적 빠른 시간에 한 라인씩 연속적으로 얻을 수 있다. 라인 스캔 카메라는 이러한 특징으로 인해 유리 또는 필름, 직물 원단, 철강 등의 생산 공정에서 컨베이어 벨트에 설치되어 제품을 검사하는데 널리 사용되고 있다.

도 1은 종래의 라인스캔카메라를 이용한 영상처리장치의 일반적인 구성을 보여주는 블록도이다.

도 1을 참조하면, 종래의 라인스캔카메라를 이용한 영상처리장치는 라인스캔카메라(10)와, 라인스캔카메라(10)와 전처리부(30)를 연결해 주는 카메라링크인터페이스(20)와, 카메라링크인터페이스(20)를 통해 전달된 영상데이터의 영상처리과정중 일부 처리를 담당하는 전처리부(30)와, 상기 전처리부(30)에서 전처리된 데이터를 저장하기 위한 프레임메모리(40) 및 프레임메모리(40)에 저장된 영상데이터를 영상처리하기 위한 영상처리부(50)로 구성된다.

초창기의 영상처리장치는 영상처리부(50)에서 영상데이터 영상처리의 전과정을 담당하였으나, 이를 개선하여 영상처리부에서 처리하던 처리과정중 일부를 대신 처리할 수 있는 전처리부를 두어 영상처리과정을 분산시킴으로써 영상처리속도를 향상시키고 효율적인 영상처리가 이루어지도록 하는 영상처리장치가 개발되어 이용되고 있다.

그러나 제품검사 등에 사용되는 대부분의 영상처리 알고리즘을 수행하기 위해서는 순차적으로 얻어지는 데이터를 영상처리장치의 주메모리인 프레임메모리로 옮겨와야만 하는데, 이러한 영상처리장치에서는 전처리 결과를 영상처리장치의 주메모리로 옮겨오는데 많은 시간을 소모한다는 문제점이 있다.

즉 카메라로부터 영상을 메모리에 저장하는 동안에는 영상처리부가 어떠한 동작도 하지 않고 대기해야 하거나 영상처리부가 프레임 메모리의 영상을 처리하는 동안에 카메라로부터 들어오는 영상은 FIFO와 같은 임시메모리에 저장해 두었다가 영상처리부가 처리를 위하여 이 메모리의 영상을 프레임 메모리로 복사해와야 한다. 따라서 한 라인의 데이터가 커지는 경우 시스템이 데이터를 처리하는 주기가 길어지게 되고, 이는 전체 공정의 효율 저하로 나타난다는 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로, 본 발명의 목적은 전처리결과를 메모리에 저장하는 동안에도 영상처리부에서 메모리에 저장되어 있는 데이터를 읽어들일 수 있는 구조를 갖는 영상처리장치를 제공하는데 있다.

상기의 목적을 달성하기 위한 본 발명의 구성은 라인스캔카메라와;

카메라링크인터페이스와; 상기 카메라링크인터페이스를 통해 전달된 데이터를 전처리하기 위한 전처리부와; 상기 전처리부에서 처리된 데이터를 저장하기 위한 프레임메모리와; 상기 프레임메로리에 저장된 데이터를 영상처리하기 위한 영상처리부를 구비하며, 상기 전처리부는 전처리된 영상을 프레임메모리에 저장하면서 동시에 상기 영상처리부에서 필요한 데이터를 상기 프레임메모리에서 읽어들일 수 있도록 상기 프레임메모리를 제어하는 메모리제어부를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 전처리부는 상기 카메라링크인터페이스를 통해 전달된 데이터가 한 픽셀씩 순차적으로 처리되도록 하는 DLL을 이용한 멀티플렉서와; 상기 전처리부가 상기 프레임메모리에 연결되어 데이터를 저장하거나, 상기 영상처리부가 상기 프레임메모리에 연결되어 데이터를 읽어오기 위하여 필요한 어드레스와 데이터버스를 출력하는 어드레스 및 데이터버스 발생부와; 상기 프레임메모리와 상기 영상처리부 그리고 상기 프레임메모리와 전처리부간의 어드레스 및 데이터버스를 스위칭해주기 위한 버스스위치부;를 포함하여 구성된다.

바람직한 실시예에 있어서, 상기 프레임메모리는 상기 전처리부에서 출력되는 라인영상이 프레임메모리에 저장되는 동안에도 상기 영상처리부가 상기 프레임메모리에 저장되어 있는 데이터를 읽어갈 수 있도록 하기 위하여 듀얼포트구조를 갖는다.

바람직한 실시예에 있어서, 상기 프레임메모리는 네 개의 뱅크들로 구성되고, 상기 네 개의 뱅크들 중 두 개의 뱅크는 전처리기에 연결되어 이중 하나에는 현재의 라인데이터가 저장되고, 다른 뱅크에는 이전의 라인데이터가 저장되며, 상기 네 개의 뱅크들 중 나머지 두 개의 뱅크는 상기 영상처리부에 연결되어 저장되어 있는 이전의 영상데이터를 읽어가며, 상기 전처리부에 연결되는 두 개의 뱅크는 상기 네 개의 뱅크들 중 두 개의 뱅크를 순차적으로 교환하여 연결되며, 상기 영상처리기에 연결되는 두 개의 뱅크 역시 상기 전처리부에 연결되지 않은 두 개의 뱅크가 순차적으로 교환하여 연결된다.

바람직한 실시예에 있어서, 상기 프레임메모리는 뱅크0 내지 뱅크3의 네 개의 뱅크들로 구성되고, 상기 뱅크0과 뱅크1에 각각 저장되어 있는 n번째 라인데이터와 n+1번째 라인데이터를 상기 영상처리부에서 읽어들이는 동안, 상기 뱅크2와 뱅크3에 전처리부의 처리결과인 n+2번째 라인데이터와 n+3번째 라인데이터가 각각 저장되며, 상기 영상처리부에서 데이터를 읽어들이는 뱅크들은 뱅크0에서 뱅크3으로 순차적으로 교환되며, 상기 전처리결과가 저장되는 뱅크들 역시 뱅크 2에서 뱅크3, 뱅크0, 뱅크1로 순차적으로 교환된다.

상기의 목적을 달성하기 위한 본 발명은 뱅크0 내지 뱅크3의 네 개의 뱅크들로 구성되는 프레임메모리를 포함하여 구성되는 영상처리장치에서 라인테이터를 저장하거나 읽어들이는 방법에 있어서, 뱅크2, 뱅크3에 각각 전처리결과인 n+2번째 라인데이터, n+1번째 라인데이터를 저장하고, 뱅크0, 뱅크1에서 각각 n번째 라인데이터, n+1번째 라인데이터를 읽어들이는 제 1단계; 뱅크3, 뱅크0에 각각 전처리결 과인 n+3번째 라인데이터, n+2번째 라인데이터를 저장하고, 뱅크1, 뱅크2에서 각각 n+1번째 라인데이터, n+2번째 라인데이터를 읽어들이는 제 2단계; 뱅크0, 뱅크1에 각각 전처리결과인 n+4번째 라인데이터, n+3번째 라인데이터를 저장하고, 뱅크2, 뱅크3에서 각각 n+2번째 라인데이터, n+3번째 라인데이터를 읽어들이는 제 3단계; 뱅크1, 뱅크2에 각각 전처리결과인 n+5번째 라인데이터, n+4번째 라인데이터를 저장하고, 뱅크3, 뱅크0에서 각각 n+3번째 라인데이터, n+4번째 라인데이터를 읽어들이는 제 4단계를 포함하고, 상기 제 1내지 제 4단계를 반복하여 데이터를 저장하고 읽어들이는 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2는 본 발명의 실시예에 따른 영상처리장치의 구성을 보여주는 블록도이다.

도 2를 참조하면, 본 발명에 따른 영상처리장치는 라인스캔카메라(10)와, 카메라링크인터페이스(20)와, 전처리부(30)와, 프레임메모리(40) 그리고 영상처리부(DSP : 50)로 구성된다.

라인스캔카메라(10)에 의해 획득된 영상은 카메라링크인터페이스(20)를 통하여 전처리부(30)에 전송된다.

전처리부(30)에서 처리된 영상데이터는 상기 프레임메모리(40)에 저장되고 영상처리부(50)는 전처리과정을 거쳐 상기 프레임메로리(40)에 저장되어 있는 영상데이터를 읽어들여 영상처리를 한다.

특히, 본 발명의 실시예에 따른 영상처리장치는 상기 전처리부(30)에서 처리 된 영상데이터를 상기 프레임메모리(40)에 저장하는 동시에 상기 연상처리부(50)에서 상기 프레임메모리(40)에 저장되어 있는 데이터를 읽어들일 수 있도록 함으로써 라인스캔카메라(10)에서 고속으로 전송되는 영상데이터를 실시간으로 처리할 수 있는 것을 그 특징으로 한다.

본 발명에 의한 영상처리장치가 영상을 처리하는 동작은 일반적으로 영상 획득, 전처리, 메모리 저장, 영상 처리의 과정을 거친다. 라인스캔 영상처리의 경우, 시스템의 동작 속도에 따라 카메라에서 한 라인의 데이터를 내어 놓는 주기를 정하게 된다.

본 발명의 실시예에서 사용한 라인스캔 카메라(10)는 카메라-링크(camera-link) 방식으로 영상 데이터를 출력하고, ⅰ)Piranha2 (DALSA) 2-output, ⅱ)6144 pixels (7u x 7u), ⅲ)Line rates up to 12.3kHz, ⅳ)10-bits / pixel 과 같은 사양을 갖는 카메라이다.

카메라-링크 방식의 카메라 인터페이스에서 출력하는 주요 신호는 LVAL(Line Valid)와 DATA 그리고 STRB(Strobe)이며, 이들의 타이밍도가 도 3에 나타나 있다. STRB의 상승 에지에서 DATA에 2 픽셀의 값을 출력한다. LVAL은 DATA에 출력되는 값이 유효한 값인지를 알려준다.

STRB는 40MHz의 빠른 고정 속도를 갖는 신호이며, 각 신호의 관계식은 다음과 같다.

N_L은 영상 데이터의 양으로, 사용된 카메라는 한 라인의 영상이 6144 픽셀이다. 그러므로 t₁은 76.8us가 된다. 그리고 f_L은 라인카메라가 한 라인을 출력하는 주파수로 최대 12.3kHz이다. 영상처리 시간이 길어지면 t₂ 를 크게 설정해야 하므로 f_L은 낮아지게 된다.

STRB 신호에 동기하여 카메라로부터 데이터를 내부 레지스터에 저장하고, 그리고 전처리부를 통과한 데이터는 프레임 메모리의 데이터 버스에 연결된다. 프레임 메모리의 쓰기 신호 역시 STRB 신호와 연결되어있다. 그러므로 도 3의 t₁동안에 카메라로부터 전송된 데이터를 전처리하여 프레임 메모리에 지연 없이 저장할 수 있다.

프레임 메모리는 고속 SRAM으로 구성하였고, 메모리 제어기는 전처리기에서 출력한 데이터를 메모리에 쓰는 동안에도 DSP에서 메모리의 데이터를 읽어갈 수 있 도록 듀얼 포트(dual-port) 구성으로 설계하였다.

t₁시간 동안에 N번째 라인영상 데이터 I_N이 전처리를 거쳐 프레임메모리에 저장되고, (t₁+t₂)의 시간동안 DSP는 프레임메모리에 저장된 (N-1)번째까지의 라인영상 데이터 I_0..N-1을 읽고 처리한다.

(프레임메모리)

전처리가 끝난 영상은 프레임 메모리에 저장되는데, 프레임 메모리(40)는 전처리부(30)에서 출력되는 라인 영상이 프레임 메모리(40)에 저장되는 동안에도 영상처리부(DSP : 50)가 읽어갈 수 있도록 듀얼 포트 구조를 갖는 것이 바람직하다.

도 4는 듀얼포트구조를 갖는 메모리를 보여주는 도면으로, 도 4에서와 같이 듀얼포트를 갖는 메모리는 메모리에 데이터를 저장하면서 동시에 이전에 메모리에 저장된 데이터를 읽어오는 것이 가능하다.

본 발명의 실시예에서는 메모리 소자로 고속·대용량의 SRAM(Static Random Access Memory)을 사용한다. SRAM은 SDRAM(Synchronous Dynamic Random Access Memory)과 비교하여 메모리 셀의 집적도는 낮지만 고속 랜덤 엑세스가 가능한 장점이 있다. 그러나 SRAM은 듀얼 포트 구조가 아니기 때문에 영상을 저장하는 동안에도 DSP가 데이터를 읽어가기 위해서는 특별한 메모리 구조가 필요하다.

도 5는 프레임메모리의 구조를 설명하기 위한 도면이다. 도 5를 참조하면, 본 발명의 실시예서는 DSP(50)와 전처리부(30)가 프레임 메모리(40)를 동시에 접근할 수 있도록 하기 위하여, 프레임 메모리(40)를 SRAM을 사용하여 4 뱅크들(BNK0, BNK1, BNK2, BNK3)로 구성하였다.

프레임메모리(40)의 각 뱅크는 동작 상태에 따라 각 뱅크의 어드레스와 데이터 버스를 DSP(50)와 전처리부(30)에 교환하여 연결한다.

도 5에서 동작은 4 개의 상태들(STATE0 ~ STATE3)로 이루어지는데, 각 상태에서 SRAM 뱅크 2 개는 DSP(50)에 연결되어 DSP(50)가 이전 영상을 읽어간다. 나머지 뱅크는 전처리부(30)에 연결되고, 이 중에 하나에는 현재의 라인 데이터가 저장되고 다른 뱅크에는 이전의 라인 데이터가 저장된다. 상태는 새로운 라인 데이터를 카메라로부터 입력 받을 때, 즉 LVAL신호의 상승 시점에 순차적으로 다음 상태로 전환된다.

이를 상세히 설명하면 다음과 같다.

상태0에서는 뱅크2, 뱅크3에 각각 전처리결과인 n+2번째 라인데이터, n+1번째 라인데이터를 저장되고, 영상처리부는 뱅크0, 뱅크1에서 각각 n번째 라인데이터, n+1번째 라인데이터를 읽어들인다.

상태1에서는 뱅크3, 뱅크0에 각각 전처리결과인 n+3번째 라인데이터, n+2번째 라인데이터를 저장하고, 영상처리부에서는 뱅크1, 뱅크2에서 각각 n+1번째 라인데이터, n+2번째 라인데이터를 읽어들인다.

상태2에서는 뱅크0, 뱅크1에 각각 전처리결과인 n+4번째 라인데이터, n+3번째 라인데이터를 저장하고, 영상처리부는 뱅크2, 뱅크3에서 각각 n+2번째 라인데이터, n+3번째 라인데이터를 읽어들인다.

상태3에서는 뱅크1, 뱅크2에 각각 전처리결과인 n+5번째 라인데이터, n+4번 째 라인데이터를 저장하고, 영상처리부에서는 뱅크3, 뱅크0에서 각각 n+3번째 라인데이터, n+4번째 라인데이터를 읽어들인다.

다음은 다시 상태0 내지 상태3이 반복되고, 그 다음 데이터인 n+6, n+7, n+8번째 라인데이터 등이 계속 처리된다.

(전처리부)

도 2에서 볼 수 있는 바와 같이, 본 발명의 실시예에 따른 영상처리장치의 전처리부(30)는 DLL을 포함한 멀티플렉서(31), 어드레스 및 데이터버스 발생부(32), 마스크연산부(33), 버스스위치부(35) 및 메모리제어부(34)를 포함하여 구성된다.

전처리부(30)는 영상처리부(50)에서 영상처리를 수행하기 전에 에지연산 등의 전처리를 전담한다.

도 3에서 알 수 있는 바와 같이, 카메라링크 인터페이스 방식은 STRB신호에 따라 두 픽셀의 DATA를 출력한다. 이를 그대로 사용할 경우 마스크연산을 구성하는 회로가 복잡해진다. 따라서 본 발명의 실시예에서는 DLL을 이용한 멀티플렉서 회로를 사용하여 영상 데이터가 한 픽셀씩 순차적으로 출력되도록 하였다.

도 6은 DLL을 이용한 멀티플렉서의 구성도 및 각 신호의 타이밍도이다. 도 6을 참조하면 DLL을 이용한 멀티플렉서부(31)는 DLL(Delay-Locked Loop)회로와 멀티플렉서회로로 구성된다.

멀티플렉서회로에는 20비트 DATA가 10비트의 D_EV와 10비트의 D_OD로 나뉘어 입 력된다. 즉, 멀티플렉서에서는 DATA 버스를 상위와 하위로 분리하여, DATAx2에 STRB 신호의 처음 반 주기에는 상위를 그리고 다음 반 주기에는 하위를 연결한다.

STRB신호는 멀티플렉서회로 및 DLL회로에 입력된다. 멀티플렉서회로에서는 DATA×2[9..0]신호가 출력된다. DLL회로에서는 STRB신호 주파수의 두 배를 갖는 STRBx2신호가 출력되며, 멀티플렉서에서는 STRBx2에 동기하여 데이터가 한 픽셀씩 출력된다.

상기 DLL을 이용한 멀티플렉서부(31)를 통하여 한 픽셀씩 순차적으로 출력된 영상데이터는 마스크연산부(33)를 통하여 마스크연산된다.

도 7은 마스크연산부의 구성을 보여주는 도면이다. 도 7을 참조하면, 마스크연산부(33)는 두 개의 라인버퍼와 하나의 3×3마스크회로로 구성된다.

마스크연산부(33)는 마스크연산을 위하여 9 개의 스테이징 레지스터(staging register)를 3x3 행렬의 형태로 두어 클럭에 동기하여 데이터를 출력함과 동시에 각 픽셀값이 수평방향으로 이동할 수 있는 구조를 갖는다. 그 결과 영상이 STRBx2에 동기하여 PD(Pixel Data)×2를 통하여 지연 없이 출력된다.

전처리부(30)가 SRAM에 연결되어 데이터를 저장하기 위해서는 어드레스와 데이터 버스를 출력해야 한다.

도 8은 어드레스 및 데이터버스 발생부의 구성을 보여주는 도면이다. 도 8을 참조하면, 어드레스 및 데이터버스 발생부(32)는 2비트 업카운터, 6비트 다운카운터, 13비트 업카운터, 멀티플렉서 그리고 라인버퍼로 구성된다.

상기 2비트 업카운터는 LVAL신호를 입력으로 하여 STATE[1:0]신호를 출력하 고, 상기 6비트 다운카운터는 LVAL신호를 입력으로 하여 LA[5..0]신호를 출력하고, 상기 13비트 업카운터는 LVAL신호를 입력으로 하여 PA[12..0]신호를 출력한다.

상기 멀티플렉서는 DATA×2[9..0], PD×2[9..0] 및 SEL을 입력으로 하여, PD0[9..0]을 출력하고, PD0[0..0]은 라인버퍼를 통과하여 지연된 신호인 PD1[9..0]로 출력된다.

어드레스 및 데이터버스 발생부(32)에서는 LVAL 신호에 따라 상태가 전환되고, 라인 어드레스(Line Adress: LA)가 증가한다. 그리고 STRBx2에 의해 각 라인의 픽셀 어드레스(Pixel Adress: PA)가 증가한다. 데이터는 SEL 신호에 따라 영상을 그대로 보내거나 전처리 결과를 선택하여 보낼 수 있다. 그리고 도 5에서 보인 전처리 부에 연결된 SRAM 뱅크에는 현재의 라인영상(PD0[9..0])과 함께 이전의 라인 영상이 함께 저장되어야 하므로 라인 버퍼를 사용하여 현재 영상을 지연시켜 출력한다.

각 상태에 따라 각 SRAM 뱅크의 어드레스와 데이터 버스와 DSP, 전처리부의 연결 상태가 달라지는데, 이와 같이 상태에 따라 각 버스의 연결을 달리 해주기 위해서는 다음과 같은 버스스위치가 필요하다.

도 9는 버스스위치부의 구성을 보여주는 도면이다. 도 9를 참조하면, 버스스위치부(35)는 버스스위치A와 버스스위치B의 두 개의 버스스위치로 구성된다.

버스스위치부(35)에서는 LA(Line Address), PA(Pixel Address), STATE, PD0, PD1, DSP_A, DSP_D등의 신호를 입력으로 하여 현재의 상태에서 영상처리부(DSP)와 전처리부에 연결된 SRAM뱅크들의 어드레서 및 데이터버스를 결정하여 스위칭한다.

메모리제어부(34)는 영상처리부(DSP: 50) 및 전처리부(30)에 연결되어 전처리부(30)에서 출력된 데이터를 프레임메모리(40)에 쓰는 동안에도 영상처리부(50)에서 메모리의 데이터를 읽어들일 수 있도록 해준다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 본 발명의 영상처리장치에 의하면, 전처리결과를 메모리에 저장하는 동안에도 영상처리부(DSP)에서 메모리에 저장되어 있는 데이터를 읽어들여 처리할 수 있으므로 영상처리속도를 향상시키는 효과가 있다.

Claims (6)

1. 라인스캔카메라와;

   카메라링크인터페이스와;

   상기 카메라링크인터페이스를 통해 전달된 데이터를 전처리하기 위한 전처리부와;

   상기 전처리부에서 처리된 데이터를 저장하기 위한 프레임메모리와;

   상기 프레임메로리에 저장된 데이터를 영상처리하기 위한 영상처리부를 구비하며,

   상기 전처리부는, 전처리된 영상을 프레임메모리에 저장하면서 동시에 상기 영상처리부에서 필요한 데이터를 상기 프레임메모리에서 읽어들일 수 있도록 상기 프레임메모리를 제어하는 메모리제어부와;

   상기 카메라링크인터페이스를 통해 전달된 데이터가 한 픽셀씩 순차적으로 처리되도록 하는 DLL을 이용한 멀티플렉서와;

   상기 전처리부가 상기 프레임메모리에 연결되어 데이터를 저장하거나, 상기 영상처리부가 상기 프레임메모리에 연결되어 데이터를 읽어오기 위하여 필요한 어드레스와 데이터버스를 출력하는 어드레스 및 데이터버스 발생부; 그리고

   상기 프레임메모리와 상기 영상처리부 그리고 상기 프레임메모리와 전처리부간의 어드레스 및 데이터버스를 스위칭해주기 위한 버스스위치부를 포함하는 것을 특징으로 하는 영상처리장치.
2. 삭제
3. 제 1 항에 있어서,

   상기 프레임메모리는:

   상기 전처리부에서 출력되는 라인영상이 프레임메모리에 저장되는 동안에도 상기 영상처리부가 상기 프레임메모리에 저장되어 있는 데이터를 읽어갈 수 있도록 하기 위하여 듀얼포트구조를 갖는 것을 특징으로 하는 영상처리장치.
4. 제 1 항에 있어서,

   상기 프레임메모리는:

   네 개의 뱅크들로 구성되고,

   상기 네 개의 뱅크들 중 두 개의 뱅크는 전처리기에 연결되어 이중 하나에는 현재의 라인데이터가 저장되고, 다른 뱅크에는 이전의 라인데이터가 저장되며,

   상기 네 개의 뱅크들 중 나머지 두 개의 뱅크는 상기 영상처리부에 연결되어 저장되어 있는 이전의 영상데이터를 읽어가며,

   상기 전처리부에 연결되는 두 개의 뱅크는 상기 네 개의 뱅크들 중 두 개의 뱅크를 순차적으로 교환하여 연결되며,

   상기 영상처리기에 연결되는 두 개의 뱅크 역시 상기 전처리부에 연결되지 않은 두 개의 뱅크가 순차적으로 교환하여 연결되는 것을 특징으로 하는 영상처리장치.
5. 제 1 항에 있어서,

   상기 프레임메모리는:

   뱅크0 내지 뱅크3의 네 개의 뱅크들로 구성되고,

   상기 뱅크0과 뱅크1에 각각 저장되어 있는 n번째 라인데이터와 n+1번째 라인데이터를 상기 영상처리부에서 읽어들이는 동안, 상기 뱅크2와 뱅크3에 전처리부의 처리결과인 n+2번째 라인데이터와 n+3번째 라인데이터가 각각 저장되며,

   상기 영상처리부에서 데이터를 읽어들이는 뱅크들은 뱅크0에서 뱅크3으로 순차적으로 교환되며, 상기 전처리결과가 저장되는 뱅크들 역시 뱅크 2에서 뱅크3, 뱅크0, 뱅크1로 순차적으로 교환되는 것을 특징으로 하는 영상처리장치.
6. 삭제

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