KR100773932B1 - 카메라 링크 보드용 데이터 정렬 칩 - Google Patents

Abstract

본 발명은 카메라 링크 보드용 데이터 정렬 칩에 관한 것으로, 카메라 링크용 카메라의 출력 신호를 실시간으로 처리하고 보드의 설계 및 제조비용을 절감하기 위하여, 카메라 링크 칩에서 출력된 신호 중 'STROBE'와 'LVAL'신호를 보정하여 데이터 정렬 칩의 기준 동작 클럭을 생성하는 클럭 생성부; 카메라의 CCD의 개수에 대응하는 듀얼 포트 버퍼 중 CCD의 번호에 대응하는 듀얼 포트 버퍼의 할당 번호와, 읽기/쓰기를 위한 주소 신호를 생성하는 어드레스 및 제어신호 생성부; 카메라 링크 칩에서 출력된 신호 중 CCD의 픽셀 데이터를 임의의 비트 데이터로 변환하고, 카메라 링크 칩에서 탭 수의 변환이 존재하는 경우 변환 전의 탭 수로 복원하는 데이터 변환부; 클럭 생성부의 기준 클럭에 따라 동작하며, 데이터 변환부에서 변환된 데이터를 CCD의 물리적 배치에 따라 정렬하여 출력하는 데이터 정렬부; 데이터 정렬부에서 정렬된 데이터를 어드레스 및 제어신호 생성부의 주소 신호를 기반으로 저장하고 출력하는 CCD의 개수에 대응하는 수의 듀얼 포트 버퍼; 및 듀얼 포트 버퍼들의 출력을 하나의 출력 포트로 출력하는 데이터 버스 멀티플렉서부;를 포함하는 것을 특징으로 한다.

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Description

카메라 링크 보드용 데이터 정렬 칩{A data alignment chip for camera link board}

도1은 하나의 CCD에서 데이터의 출력 상태를 도시한 것이다.

도2는 2개의 CCD에서 데이터의 출력 상태를 도시한 것이다.

도3은 4개의 CCD에서 데이터의 출력 상태를 도시한 것이다.

도4는 종래 기술에 따른 카메라 링크용 보드의 개략 평면도이다.

도5는 본 발명의 실시예에 따른 데이터 정렬 칩을 사용한 카메라 링크용 보드의 개략 평면도이다.

도6은 본 발명의 실시예에 따른 데이터 정렬칩의 내부 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

10: 카메라 링크용 보드 20: 데이터 정렬 칩

50: 카메라 100: 카메라 링크용 보드

110: PCB 112: 카메라 연결 포트

114: 카메라 링크 칩 116: 컴퓨터 연결 포트

120: 데이터 정렬 칩 122: 데이터 변환부

124: 데이터 정렬부 126: 어드레스 및 제어신호 생성부

128: 클럭 생성부 130: 듀얼 포트 버퍼

132: 데이터 버스 멀티플렉서부 150: 메모리 칩

본 발명은 카메라 링크 보드용 데이터 정렬 칩에 관한 것으로, 카메라 링크용 카메라의 출력 신호를 실시간으로 처리하고 보드의 설계 및 제조비용을 절감할 수 있는 칩에 관한 것이다.

카메라 링크용 보드는 카메라링크용 카메라의 영상 데이터를 컴퓨터에서 판독 가능한 데이터로 변환하는 보드이다.

기술의 발전에 따라 과거보다 처리해야 할 데이터의 양이 많고, 다양한 제조사에서 다양한 모델의 카메라를 출시함에 따라, 카메라와 카메라 링크용 보드의 커넥터, 케이블의 사양, 데이터 전송 방법 및 보드를 통한 카메라의 제어 방법을 규격화하기 위하여 카메라링크 인터페이스가 표준으로 제안되었다.

카메라 링크 인터페이스를 지원하는 카메라는 영상 데이터를 디지탈로 출력한다. 이때 출력되는 영상 데이터는 CCD의 배열 등의 문제를 통해 CCD의 물리적 배치에 다른 순차적인 출력이 이루어지지 않는 경우가 많다. 따라서, 이를 하드웨어적, 혹은 소프트웨어적으로 처리하여야만 한다.

이하에서 첨부된 도면 도1 내지 도4를 참조로 종래 기술에 따른 카메라 링크용 보드와 CCD의 데이터 출력 상태를 설명한다.

도1은 하나의 CCD에서 데이터의 출력 상태를 도시한 것이고, 도2는 2개의 CCD에서 데이터의 출력 상태를 도시한 것이고, 도3은 4개의 CCD에서 데이터의 출력 상태를 도시한 것이고, 도4는 종래 기술에 따른 카메라 링크용 보드의 개략 평면도이다.

먼저 도1을 통해 알 수 있듯이, 하나의 CCD를 사용하는 카메라는 CCD의 물리적 배치에 따라 데이터를 출력하거나 반대 순서로 데이터를 출력할 수 있다.

또한 2개의 CCD를 사용하는 카메라는 도2에 도시된 바와 같이, 직렬로 CCD가 배치된 경우에는 서로 마주하는 방향으로 또는 서로 동일한 방향으로 데이터를 출력하고, 병렬로 배치된 경우에는 서로 동일한 방향으로 데이터를 출력할 수 있다.

또한 4개의 CCD를 사용하는 카메라는 도3에 도시된 바와 같이, 직렬로 CCD가 배치된 경우에는 서로 동일한 방향으로, 타일형으로 CCD가 배치된 경우에는 서로 마주하는 방향과 동일한 방향의 혼합으로 데이터를 출력할 수 있다.

또한 전술된 데이터의 출력 방향과 다른 데이터의 출력 순서를 가질 수도 있다.

이와 같이, 카메라는 제조사나 모델에 따라 다양한 데이터 출력 순서를 가지게 되며, 사용자가 촬영된 영상 정보를 직관적으로 확인하기 위해서는 카메라의 촬영 데이터를 순서에 따라 배열할 필요가 있다.

이와 같은 요구에 따라 도4에 도시된 바와 같은 카메라 링크용 보드가 제안되었다.

도4에 도시된 바와 같이, 종래 기술에 따른 카메라 링크용 보드(10)는 주요 구성 요소를 기준으로 카메라 연결 포트(14), PCB(12), 카메라 링크 칩(16), 1차 메모리 칩(18), 데이터 정렬 칩(20) 및 2차 메모리 칩(22)을 포함한다.

카메라 연결 포트(14)는 카메라와 카메라 링크용 보드(10)를 연결하는 연결 케이블이 결합되는 포트이다.

PCB(12)는 카메라 링크용 보드(10)의 각종 회로 구성 요소가 실장된다.

카메라 링크 칩(16)은 카메라 연결 포트(14)를 통해 입력된 저전압 차등 시그널링(LVDS) 방식의 카메라 출력 신호를 트랜지스터-트랜지스터 로직(TTL) 방식의 출력으로 변환하는 장치이다.

데이터 정렬 칩(20)은 카메라 링크 칩(16)의 출력신호를 1차 메모리 칩(18)에 저장한다. 1차 메모리 칩(18)에 저장된 데이터는 2번째 정렬을 통해 2차 메모리 칩(2)에 저장된다.

그러나, 1차 메모리 칩(18)과 데이터 정렬 칩(20)이 별개의 소자로 구성되고 1차 메모리 칩(18)은 하나의 포트를 통해 읽기/쓰기를 수행하기 때문에 영상 데이터가 실시간으로 처리되지 못하는 문제가 발생한다.

또한, PCB(12)에 1차 메모리 칩(18)과 데이터 정렬 칩(20)을 배치하고 연결하기 위한 레이아웃의 설계가 복잡하여 제조 비용이 상승하게 된다.

본 발명은 전술된 종래 기술에 따른 문제점을 해결하기 위하여 도출된 것으로, 카메라로부터의 영상 데이터를 실시간으로 처리할 수 있는 카메라 링크 보드용 데이터 정렬 칩의 제공을 목적으로 한다.

본 발명의 다른 목적은 구성 요소의 수를 줄여 PCB의 라우팅을 고려한 레이아웃의 설계가 용이한 카메라 링크 보드용 데이터 정렬 칩을 제공하는 것이다.

전술된 목적을 달성하기 위하여, 본 발명의 실시형태에 따른 카메라 링크 보드용 데이터 정렬 칩은, 카메라와 카메라 링크용 보드를 연결하는 연결 케이블이 결합되는 카메라 연결 포트; 상기 카메라 연결 포트를 통해 입력된 카메라 출력 신호를 트랜지스터-트랜지스터 로직 방식의 출력으로 변환하는 카메라 링크 칩; 상기 카메라 링크 칩으로부터 수신된 출력 신호를 정렬하는 데이터 정렬 칩; 및 상기 데이터 정렬 칩에 의해 정렬된 데이터를 저장하는 메모리 칩을 포함하고, 카메라링크 인터페이스를 지원하는 카메라의 출력 신호를 컴퓨터에서 출력가능하도록 변환하는 카메라 링크용 보드의 데이터 정렬 칩에 있어서, 상기 카메라 링크 칩에서 출력된 신호 중 'STROBE'와 'LVAL'신호를 보정하여 상기 데이터 정렬 칩의 기준 동작 클럭을 생성하는 클럭 생성부; 상기 카메라의 CCD의 개수에 대응하는 듀얼 포트 버퍼 중 CCD의 번호에 대응하는 듀얼 포트 버퍼의 할당 번호와, 읽기/쓰기를 위한 주소 신호를 생성하는 어드레스 및 제어신호 생성부; 상기 카메라 링크 칩에서 출력된 신호 중 CCD의 픽셀 데이터를 임의의 비트 데이터로 변환하고, 상기 카메라 링크 칩에서 탭 수의 변환이 존재하는 경우 변환 전의 탭 수로 복원하는 데이터 변환부; 상기 클럭 생성부의 기준 클럭에 따라 동작하며, 상기 데이터 변환부에서 변환된 데이터를 CCD의 물리적 배치에 따라 정렬하여 출력하는 데이터 정렬부; 상기 데이터 정렬부에서 정렬된 데이터를 상기 어드레스 및 제어신호 생성부의 주소 신호를 기반으로 저장하고 출력하는 CCD의 개수에 대응하는 수의 듀얼 포트 버퍼; 및 상기 듀얼 포트 버퍼들의 출력을 하나의 출력 포트로 출력하는 데이터 버스 멀티플렉서부;를 포함하는 것을 특징으로 한다.

이하에서, 첨부된 도면들을 참조하여 본 발명의 실시예가 기술된다.

하기에서 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략될 것이다. 또한 후술되는 용어들은 본 발명에서의 기능을 고려하여 설정된 용어들로서 이 용어들은 제품을 생산하는 생산자의 의도 또는 관례에 따라 달라질 수 있으며, 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

(실시예)

이하에서 첨부된 도면 도5 및 도6을 참조로 본 발명의 실시예에 따른 카메라 링크 보드용 데이터 정렬 칩을 설명한다.

도5는 본 발명의 실시예에 따른 카메라 링크 보드용 데이터 정렬 칩의 개략 평면도이고, 도6은 본 발명의 실시예에 따른 데이터 정렬 칩의 내부 블록도이다.

도시된 바와 같이, 본 발명의 실시예에 따른 카메라 링크용 보드(100)는 PCB(110)의 일측에 카메라 연결 포트(112)가 결합되고, 하부에 컴퓨터 연결 포트(116)가 형성되고, 표면에 카메라 링크 칩(114), 데이터 정렬 칩(120) 및 메모리 칩(150)이 실장되어 구성된다.

카메라 연결 포트(112)는 카메라(50)와 카메라 링크용 보드(100)를 연결하는 연결 케이블이 결합된다.

카메라 링크 칩(114)은 카메라 연결 포트(112)를 통해 입력된 저전압 차등 시그널링(LVDS) 방식의 카메라 출력 신호를 트랜지스터-트랜지스터 로직(TTL) 방식의 출력으로 변환하는 장치이다.

컴퓨터 연결 포트(116)는 컴퓨터로부터 카메라(50)의 정보를 수신하고, 카메라 링크용 보드(100)의 메모리 칩(150)에 저장된 데이터를 출력한다.

데이터 정렬 칩(120)은 카메라 링크 칩(114)의 출력 신호를 수신하여, 탭 수의 변환이 있는 경우 변환 전의 탭 수로 복원하고, CCD의 픽셀 데이터를 임의의 비트 데이터로 변환하고, 변환된 임의의 비트 데이터를 CCD의 물리적인 배치에 따라 정렬하고 저장한다.

메모리 칩(150)은 데이터 정렬 칩(120)에 의해 정렬된 데이터를 저장한다.

이하에서 도6을 참조로 데이터 정렬 칩(120)의 세부 구성을 설명한다.

도6에 도시된 바와 같이, 본 실시예에 따른 데이터 정렬 칩(120)은 하나의 FPGA에 단일칩의 형태로 각 구성요소가 집적된다.

클럭 생성부(128)는 카메라 링크 칩(114)에서 출력된 신호 중 'STROBE'와 'LVAL'신호를 보정하여 데이터 정렬 칩(120)의 기준 동작 클럭을 생성한다.

어드레스 및 제어신호 생성부(126)는 카메라(50)의 CCD의 개수에 대응하는 듀얼 포트 버퍼 중 CCD의 번호에 대응하는 듀얼 포트 버퍼의 할당 번호와, 읽기/쓰기를 위한 주소 신호를 생성한다. 도6에서는 카메라(50)에 4개의 CCD가 배치되고, 따라서 제어될 듀얼 포트 버퍼(130)의 수도 4개가 사용됨을 알 수 있다.

데이터 변환부(122)는 카메라 링크 칩(114)에서 출력된 신호 중 CCD의 픽셀 데이터를 8비트 데이터로 변환한다. 또한 데이터 변환부(122)는 카메라 링크 칩(114)에서 탭 수의 변환이 존재하는 경우 변환 전의 탭 수로 복원하는 동작도 수행한다.

데이터 정렬부(124)는 클럭 생성부(128)의 기준 클럭에 따라 동작하며, 데이터 변환부(122)에서 변환된 데이터를 CCD의 물리적 배치에 따라 정렬하여 출력한다.

듀얼 포트 버퍼(130)는 데이터 정렬부(124)에서 정렬된 데이터를 어드레스 및 제어신호 생성부(128)의 주소 신호를 기반으로 저장하고 출력한다. 듀얼 포트 버퍼(130)는 CCD의 개수에 대응하는 수가 마련되며 도6에서는 4개가 사용된다.

데이터 버스 멀티플렉서부(132)는 듀얼 포트 버퍼(130)들의 출력을 하나의 출력 포트로 출력한다.

이하에서 본 실시예에 따른 카메라 링크용 보드(100)의 동작을 설명한다.

본 동작 예에서 카메라(50)는 도3에 도시된 바와 같이 4개의 CCD가 일렬로 배치된 것을 사용하고 각 픽셀은 8비트의 정보를 생성하는 것으로 가정한다. 또한 별도의 탭수 변환은 없는 것으로 가정한다. 또한 카메라(50)의 CCD 출력 순서는 사 용자의 입력 또는 저장된 카메라 스펙의 로딩에 의해 카메라 링크용 보드(100)에 저장되는 것으로 가정한다.

제1단계, 카메라(50)에서 촬영된 영상 정보는 각 CCD에서 동일한 클럭으로 하나의 주소에 포함된 임의의 비트 데이터를 출력한다.

제2단계, 2개의 케이블을 통해 출력된 카메라(50)의 정보는 카메라 링크 칩(114)에서 데이터 변환부(122)로 전달되고, 데이터 정렬부(124)로 전송된다.

제3단계, 데이터 정렬부(124)는 전술된 가정에 따라 입력 또는 저장된 카메라 스펙에 따라 데이터를 CCD의 물리적 배치에 따라 정렬한다.

제4단계, 데이터 정렬부(124)에서 정렬된 신호는 각 CCD마다 할당된 듀얼 포트 버퍼(130)에 저장되어 데이터 버스 멀티플렉서부(132)로 전달된다. 이때 듀얼 포트 버퍼(130)는 입출력 포트가 각각 형성되어, 읽기/쓰기가 동시에 가능함에 유의한다.

제5단계, 데이터 버스 멀티플렉서부(132)는 컴퓨터 연결 포트(116)를 통해 컴퓨터의 처리장치/저장장치로 데이터를 전송한다.

이상으로 본 발명의 실시예를 첨부된 도면을 참조로 기술하였다.

그러나 본 발명은 전술된 실시예에만 특별히 한정되는 것은 아니며, 필요에 따라, 당업자에 의해, 첨부된 청구범위의 정신과 사상 내에서 다양한 수정 및 변경이 가능함에 유의해야 한다.

전술된 바와 같이, 본 발명에 따르면 카메라 링크 칩에서 출력된 신호를 별도의 메모리에 저장하지 않고 데이터 정렬 칩에서 실시간으로 처리할 수 있는 카메라 링크 보드용 데이터 정렬 칩을 제공할 수 있다.

또한 본 발명에 따르면 데이터 정렬부에서 정렬된 데이터가 입출력 포트를 별도로 구비한 듀얼 포트 버퍼에 저장되어 빠른 데이터 입출력이 가능하다.

또한 본발명에 따르면 별도의 메모리에 의존하지 않고 데이터의 정렬이 가능하여 소모 전력 및 처리 속도가 향상되고, PCB의 레이아웃을 간단히 할 수 있다.

Claims (1)

1. 카메라와 카메라 링크용 보드를 연결하는 연결 케이블이 결합되는 카메라 연결 포트; 상기 카메라 연결 포트를 통해 입력된 카메라 출력 신호를 트랜지스터-트랜지스터 로직 방식의 출력으로 변환하는 카메라 링크 칩; 상기 카메라 링크 칩으로부터 수신된 출력 신호를 정렬하는 데이터 정렬 칩; 및 상기 데이터 정렬 칩에 의해 정렬된 데이터를 저장하는 메모리 칩을 포함하고, 카메라링크 인터페이스를 지원하는 카메라의 출력 신호를 컴퓨터에서 출력가능하도록 변환하는 카메라 링크용 보드의 데이터 정렬 칩에 있어서,

   상기 카메라 링크 칩에서 출력된 신호 중 'STROBE'와 'LVAL'신호를 보정하여 상기 데이터 정렬 칩의 기준 동작 클럭을 생성하는 클럭 생성부;

   상기 카메라의 CCD의 개수에 대응하는 듀얼 포트 버퍼 중 CCD의 번호에 대응하는 듀얼 포트 버퍼의 할당 번호와, 읽기/쓰기를 위한 주소 신호를 생성하는 어드레스 및 제어신호 생성부;

   상기 카메라 링크 칩에서 출력된 신호 중 CCD의 픽셀 데이터를 임의의 비트 데이터로 변환하고, 상기 카메라 링크 칩에서 탭 수의 변환이 존재하는 경우 변환 전의 탭 수로 복원하는 데이터 변환부;

   상기 클럭 생성부의 기준 클럭에 따라 동작하며, 상기 데이터 변환부에서 변환된 데이터를 CCD의 물리적 배치에 따라 정렬하여 출력하는 데이터 정렬부;

   상기 데이터 정렬부에서 정렬된 데이터를 상기 어드레스 및 제어신호 생성부 의 주소 신호를 기반으로 저장하고 출력하는 CCD의 개수에 대응하는 수의 듀얼 포트 버퍼; 및

   상기 듀얼 포트 버퍼들의 출력을 하나의 출력 포트로 출력하는 데이터 버스 멀티플렉서부;를 포함하는 것을 특징으로 하는, 카메라 링크 보드용 데이터 정렬 칩.

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