JPH08166781A - 画像記憶装置 - Google Patents
画像記憶装置Info
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- JPH08166781A JPH08166781A JP6308945A JP30894594A JPH08166781A JP H08166781 A JPH08166781 A JP H08166781A JP 6308945 A JP6308945 A JP 6308945A JP 30894594 A JP30894594 A JP 30894594A JP H08166781 A JPH08166781 A JP H08166781A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/877—Regeneration of colour television signals by assembling picture element blocks in an intermediate memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/765—Interface circuits between an apparatus for recording and another apparatus
- H04N5/77—Interface circuits between an apparatus for recording and another apparatus between a recording apparatus and a television camera
- H04N5/772—Interface circuits between an apparatus for recording and another apparatus between a recording apparatus and a television camera the recording apparatus and the television camera being placed in the same enclosure
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
Abstract
(57)【要約】
【目的】 コストダウンした画像記憶装置を提供する。
【構成】 入力データ変換手段２１は、輝度信号Ｙと２
系統の色信号Ｃのサンプリングレートが４：２：０でノ
ンインターレースのデータ形式である入力されたカラー
画像データの輝度信号Ｙを、偶数番目の画素のデータ列
と奇数番目の画素のデータ列とに分離し、上記２系統の
色信号Ｃを前半の画素のデータ列と後半の画素のデータ
列とに分離し、分離した各データを分配して並べ変え
る。記憶手段２２は、少なくとも１フレーム分の記憶容
量を有し、上記入力変換手段２１により並び変えられた
順に各データを記憶する。表示データ変換手段２３は、
上記記憶手段２２に記憶されたデータを表示するための
データに変換する。制御手段は、上記記憶手段２２への
データの書き込みに同期するように上記入力データ変換
手段２１を制御する。
系統の色信号Ｃのサンプリングレートが４：２：０でノ
ンインターレースのデータ形式である入力されたカラー
画像データの輝度信号Ｙを、偶数番目の画素のデータ列
と奇数番目の画素のデータ列とに分離し、上記２系統の
色信号Ｃを前半の画素のデータ列と後半の画素のデータ
列とに分離し、分離した各データを分配して並べ変え
る。記憶手段２２は、少なくとも１フレーム分の記憶容
量を有し、上記入力変換手段２１により並び変えられた
順に各データを記憶する。表示データ変換手段２３は、
上記記憶手段２２に記憶されたデータを表示するための
データに変換する。制御手段は、上記記憶手段２２への
データの書き込みに同期するように上記入力データ変換
手段２１を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、入力されたカラー画像
データ、或は、画像処理における対象カラー画像データ
を記憶する画像記憶装置に関するものであり、例えば、
電子スチルカメラやビデオカメラに用いて好適な画像記
憶装置に関するものである。
データ、或は、画像処理における対象カラー画像データ
を記憶する画像記憶装置に関するものであり、例えば、
電子スチルカメラやビデオカメラに用いて好適な画像記
憶装置に関するものである。
【０００２】
【従来の技術】一般に、画像メモリとしては、ＤＲＡＭ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が最も多く用いられて
いる。これらの半導体メモリを画像メモリとして用いる
ことにより、画像入出力装置や画像処理装置等とのデー
タ転送を高速に行うことができる。
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が最も多く用いられて
いる。これらの半導体メモリを画像メモリとして用いる
ことにより、画像入出力装置や画像処理装置等とのデー
タ転送を高速に行うことができる。
【０００３】しかし、ＤＲＡＭやＳＲＡＭはデータの入
出力ポートが１つであるため、例えば、画像処理と画像
表示を同時に行うような場合、画像処理装置とディスプ
レイ等の出力装置の両者のアクセスを切り換える必要が
ある。このため、画像メモリの周辺回路が複雑になり、
処理効率が上がらないという問題があった。
出力ポートが１つであるため、例えば、画像処理と画像
表示を同時に行うような場合、画像処理装置とディスプ
レイ等の出力装置の両者のアクセスを切り換える必要が
ある。このため、画像メモリの周辺回路が複雑になり、
処理効率が上がらないという問題があった。
【０００４】そこで、この問題を解決するために、ビデ
オ用デュアルポートメモリが開発され商品化されてい
る。このビデオ用デュアルポートメモリは、ＤＲＡＭに
ランダムアクセスポートとシリアルアクセスポートの２
つのポート付加したものであり、ビデオ用デュアルポー
トメモリを用いることにより、ディスプレイへの出力を
シリアルアクセスポートを介して行うと同時に、処理対
象のデータをランダムアクセスポートを介して画像処理
装置と入出力することができる。
オ用デュアルポートメモリが開発され商品化されてい
る。このビデオ用デュアルポートメモリは、ＤＲＡＭに
ランダムアクセスポートとシリアルアクセスポートの２
つのポート付加したものであり、ビデオ用デュアルポー
トメモリを用いることにより、ディスプレイへの出力を
シリアルアクセスポートを介して行うと同時に、処理対
象のデータをランダムアクセスポートを介して画像処理
装置と入出力することができる。
【０００５】例えば、分解能が６４０×４８０ドット、
輝度信号Ｙと２系統の色信号Ｕ／Ｖの画素データが各々
８ビット、輝度信号と２系統の色信号のサンプリングレ
ートが４：２：２（輝度信号Ｙ：色信号Ｕ：色信号Ｖ）
のデータ形式であるカラー画像データを記憶する画像記
憶装置としては、図１０に示すように、各々２メガビッ
トの記憶容量を有する４枚のビデオ用デュアルポートメ
モリ（以下、ＶＲＡＭと言う。）０１〜ＶＲＡＭ０４を
使用したものが知られている。
輝度信号Ｙと２系統の色信号Ｕ／Ｖの画素データが各々
８ビット、輝度信号と２系統の色信号のサンプリングレ
ートが４：２：２（輝度信号Ｙ：色信号Ｕ：色信号Ｖ）
のデータ形式であるカラー画像データを記憶する画像記
憶装置としては、図１０に示すように、各々２メガビッ
トの記憶容量を有する４枚のビデオ用デュアルポートメ
モリ（以下、ＶＲＡＭと言う。）０１〜ＶＲＡＭ０４を
使用したものが知られている。
【０００６】ＶＲＡＭ０１には、輝度信号Ｙの画素デー
タＹ０．０〜Ｙ３１９．４７９が記憶され、ＶＲＡＭ０
２には、輝度信号Ｙの画素データＹ３２０．０〜Ｙ６３
９．４７９が記憶される。また、ＶＲＡＭ０３には、２
系統の色信号Ｕ／Ｖ、即ち、クロマ信号Ｃの画素データ
Ｃ０．０〜Ｃ３１９．４７９が記憶され、ＶＲＡＭ０４
には、クロマ信号Ｃの画素データＣ３２０．０〜Ｃ６３
９．４７９が記憶される。
タＹ０．０〜Ｙ３１９．４７９が記憶され、ＶＲＡＭ０
２には、輝度信号Ｙの画素データＹ３２０．０〜Ｙ６３
９．４７９が記憶される。また、ＶＲＡＭ０３には、２
系統の色信号Ｕ／Ｖ、即ち、クロマ信号Ｃの画素データ
Ｃ０．０〜Ｃ３１９．４７９が記憶され、ＶＲＡＭ０４
には、クロマ信号Ｃの画素データＣ３２０．０〜Ｃ６３
９．４７９が記憶される。
【０００７】また、ＶＲＡＭ０１〜ＶＲＡＭ０４に記録
される輝度画素データＹ０．０〜Ｙ６３９．４７９、ク
ロマ画素データＣ０．０〜Ｃ６３９．４７９は、各々８
ビットから成る。また、ＶＲＡＭ０１とＶＲＡＭ０３、
或は、ＶＲＡＭ０２とＶＲＡＭ０４は同時にアクセスす
ることができ、同時に１６ビット単位で読み書きするこ
とができる。
される輝度画素データＹ０．０〜Ｙ６３９．４７９、ク
ロマ画素データＣ０．０〜Ｃ６３９．４７９は、各々８
ビットから成る。また、ＶＲＡＭ０１とＶＲＡＭ０３、
或は、ＶＲＡＭ０２とＶＲＡＭ０４は同時にアクセスす
ることができ、同時に１６ビット単位で読み書きするこ
とができる。
【０００８】ここで、入力されたカラー画像データが、
垂直周波数３０Ｈｚ、水平周波数１５．７５ｋＨｚ、ク
ロック１４．３ＭＨｚのノンインターレースで与えられ
た場合、入力されたカラー画像データは一時的にバッフ
ァに取り込まれた後、ＶＲＡＭの高速ページモードを用
いて上記図１０に示したようにＶＲＡＭ０１〜ＶＲＡＭ
０４に書き込まれる。また、ＶＲＡＭ０１〜ＶＲＡＭ０
４から書き込まれたデータを読み出す場合、ＶＲＡＭの
シリアルアクセスポートから順次出力することにより、
ＶＲＡＭ０１〜ＶＲＡＭ０４に書き込まれたデータを得
ることができる。
垂直周波数３０Ｈｚ、水平周波数１５．７５ｋＨｚ、ク
ロック１４．３ＭＨｚのノンインターレースで与えられ
た場合、入力されたカラー画像データは一時的にバッフ
ァに取り込まれた後、ＶＲＡＭの高速ページモードを用
いて上記図１０に示したようにＶＲＡＭ０１〜ＶＲＡＭ
０４に書き込まれる。また、ＶＲＡＭ０１〜ＶＲＡＭ０
４から書き込まれたデータを読み出す場合、ＶＲＡＭの
シリアルアクセスポートから順次出力することにより、
ＶＲＡＭ０１〜ＶＲＡＭ０４に書き込まれたデータを得
ることができる。
【０００９】
【発明が解決しようとする課題】しかし、従来の画像記
憶装置では、４枚のＶＲＡＭが必要であったため、ＶＲ
ＡＭが高価なだけコストダウンを図ることができなかっ
た。
憶装置では、４枚のＶＲＡＭが必要であったため、ＶＲ
ＡＭが高価なだけコストダウンを図ることができなかっ
た。
【００１０】また、例えば、ＶＲＡＭ０１とＶＲＡＭ０
３を同時にアクセスした場合、８ビットの輝度画素デー
タＹ０．０と８ビットのクロマ画素データＣ３２０．０
とから成る１６ビットのデータＹ０．０／Ｃ３２０．０
が読み出される。このように、輝度信号Ｙとクロマ信号
Ｃの画素データは各々８ビットであるのに対して、デー
タを転送するデータバスは１６ビット幅であるため、輝
度信号Ｙ、及び、クロマ信号Ｃを個別にデータ転送する
場合、高速にデータ転送することができなかった。
３を同時にアクセスした場合、８ビットの輝度画素デー
タＹ０．０と８ビットのクロマ画素データＣ３２０．０
とから成る１６ビットのデータＹ０．０／Ｃ３２０．０
が読み出される。このように、輝度信号Ｙとクロマ信号
Ｃの画素データは各々８ビットであるのに対して、デー
タを転送するデータバスは１６ビット幅であるため、輝
度信号Ｙ、及び、クロマ信号Ｃを個別にデータ転送する
場合、高速にデータ転送することができなかった。
【００１１】そこで、本発明は、上述の如き従来の実情
に鑑みてなされたものであり、次のような目的を有する
ものである。
に鑑みてなされたものであり、次のような目的を有する
ものである。
【００１２】即ち、本発明の目的は、コストダウンした
画像記憶装置を提供することにある。
画像記憶装置を提供することにある。
【００１３】また、本発明の目的は、データ転送を高速
にした画像記憶装置を提供することにある。
にした画像記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る画像記憶装置は、輝度信号と２系統
の色信号のサンプリングレートが４：２：０でノンイン
ターレースのデータ形式である入力されたカラー画像デ
ータの輝度信号を偶数番目の画素のデータ列と奇数番目
の画素のデータ列とに分離し、上記カラー画像データの
２系統の色信号を前半の画素のデータ列と後半の画素の
データ列とに分離し、分離した各データを分配して並べ
変える入力データ変換手段と、少なくとも１フレーム分
の記憶容量を有し、上記入力変換手段により並び変えら
れた順に各データを記憶する記憶手段と、上記記憶手段
に記憶されたデータを画像表示データに変換する表示デ
ータ変換手段と、上記記憶手段へのデータの書き込みに
同期するように上記入力データ変換手段を制御する制御
手段とを備えることを特徴とする。
めに、本発明に係る画像記憶装置は、輝度信号と２系統
の色信号のサンプリングレートが４：２：０でノンイン
ターレースのデータ形式である入力されたカラー画像デ
ータの輝度信号を偶数番目の画素のデータ列と奇数番目
の画素のデータ列とに分離し、上記カラー画像データの
２系統の色信号を前半の画素のデータ列と後半の画素の
データ列とに分離し、分離した各データを分配して並べ
変える入力データ変換手段と、少なくとも１フレーム分
の記憶容量を有し、上記入力変換手段により並び変えら
れた順に各データを記憶する記憶手段と、上記記憶手段
に記憶されたデータを画像表示データに変換する表示デ
ータ変換手段と、上記記憶手段へのデータの書き込みに
同期するように上記入力データ変換手段を制御する制御
手段とを備えることを特徴とする。
【００１５】また、本発明に係る画像記憶装置は、上記
記憶手段は、デュアルポートメモリであり、上記制御手
段は、上記記憶手段へのデータの書き込み及び読出しが
同時に行われるように上記入力データ変換手段と上記表
示データ変換手段を制御することを特徴とする。
記憶手段は、デュアルポートメモリであり、上記制御手
段は、上記記憶手段へのデータの書き込み及び読出しが
同時に行われるように上記入力データ変換手段と上記表
示データ変換手段を制御することを特徴とする。
【００１６】また、本発明に係る画像記憶装置は、上記
記憶手段は、シンクロナスダイナミック形ランダムアク
セスメモリであり、上記制御手段は、１クロック毎に上
記記憶手段へのデータの書き込み及び読出しが交互に行
われるように上記入力データ変換手段と上記表示データ
変換手段を制御することを特徴とする。
記憶手段は、シンクロナスダイナミック形ランダムアク
セスメモリであり、上記制御手段は、１クロック毎に上
記記憶手段へのデータの書き込み及び読出しが交互に行
われるように上記入力データ変換手段と上記表示データ
変換手段を制御することを特徴とする。
【００１７】また、本発明に係る画像記憶装置は、入力
されたカラー画像データをサンプリングレートが４：
２：０でのデータ形式に変換するデータ形式変換手段を
備え、上記データ形式変換手段は、サンプリングレート
を４：２：０でノンインターレースのデータ形式に変換
したカラー画像データを上記入力データ変換手段に供給
することを特徴とする。
されたカラー画像データをサンプリングレートが４：
２：０でのデータ形式に変換するデータ形式変換手段を
備え、上記データ形式変換手段は、サンプリングレート
を４：２：０でノンインターレースのデータ形式に変換
したカラー画像データを上記入力データ変換手段に供給
することを特徴とする。
【００１８】また、本発明に係る画像記憶装置は、上記
記憶手段は、各々少なくとも１フレーム分の記憶容量を
有する複数のメモリ手段から成り、上記制御手段は、デ
ータの書き込み及び読出しを行うメモリ手段を選択し、
選択したメモリ手段にデータの書き込み及び読出しが行
われるように制御することを特徴とする。
記憶手段は、各々少なくとも１フレーム分の記憶容量を
有する複数のメモリ手段から成り、上記制御手段は、デ
ータの書き込み及び読出しを行うメモリ手段を選択し、
選択したメモリ手段にデータの書き込み及び読出しが行
われるように制御することを特徴とする。
【００１９】
【作用】本発明に係る画像記憶装置では、入力データ変
換手段は、輝度信号と２系統の色信号のサンプリングレ
ートが４：２：０でノンインターレースのデータ形式で
ある入力されたカラー画像データの輝度信号を偶数番目
の画素のデータ列と奇数番目の画素のデータ列とに分離
し、上記カラー画像データの２系統の色信号を前半の画
素のデータ列と後半の画素のデータ列とに分離し、分離
した各データを分配して並べ変える。記憶手段は、少な
くとも１フレーム分の記憶容量を有し、上記入力変換手
段により並び変えられた順に各データを記憶する。表示
データ変換手段は、上記記憶手段に記憶されたデータを
画像表示データに変換する。制御手段は、上記記憶手段
へのデータの書き込みに同期するように上記入力データ
変換手段を制御する。
換手段は、輝度信号と２系統の色信号のサンプリングレ
ートが４：２：０でノンインターレースのデータ形式で
ある入力されたカラー画像データの輝度信号を偶数番目
の画素のデータ列と奇数番目の画素のデータ列とに分離
し、上記カラー画像データの２系統の色信号を前半の画
素のデータ列と後半の画素のデータ列とに分離し、分離
した各データを分配して並べ変える。記憶手段は、少な
くとも１フレーム分の記憶容量を有し、上記入力変換手
段により並び変えられた順に各データを記憶する。表示
データ変換手段は、上記記憶手段に記憶されたデータを
画像表示データに変換する。制御手段は、上記記憶手段
へのデータの書き込みに同期するように上記入力データ
変換手段を制御する。
【００２０】また、本発明に係る画像記憶装置では、上
記記憶手段は、デュアルポートメモリである。上記制御
手段は、上記記憶手段へのデータの書き込み及び読出し
が同時に行われるように上記入力データ変換手段と上記
表示データ変換手段を制御する。
記記憶手段は、デュアルポートメモリである。上記制御
手段は、上記記憶手段へのデータの書き込み及び読出し
が同時に行われるように上記入力データ変換手段と上記
表示データ変換手段を制御する。
【００２１】また、本発明に係る画像記憶装置では、上
記記憶手段は、シンクロナスダイナミック形ランダムア
クセスメモリである。上記制御手段は、上記記憶手段へ
のデータの書き込み及び読出しが１クロック毎に交互に
行われるように上記入力データ変換手段と上記表示デー
タ変換手段を制御する。
記記憶手段は、シンクロナスダイナミック形ランダムア
クセスメモリである。上記制御手段は、上記記憶手段へ
のデータの書き込み及び読出しが１クロック毎に交互に
行われるように上記入力データ変換手段と上記表示デー
タ変換手段を制御する。
【００２２】また、本発明に係る画像記憶装置では、デ
ータ形式変換手段は、入力されたカラー画像データのサ
ンプリングレートが４：２：０でノンインターレースの
データ形式に変換し、４：２：０のデータ形式に変換し
たカラー画像データを上記入力データ変換手段に供給す
る。
ータ形式変換手段は、入力されたカラー画像データのサ
ンプリングレートが４：２：０でノンインターレースの
データ形式に変換し、４：２：０のデータ形式に変換し
たカラー画像データを上記入力データ変換手段に供給す
る。
【００２３】また、本発明に係る画像記憶装置では、上
記記憶手段は、各々少なくとも１フレーム分の記憶容量
を有する複数のメモリ手段から成る。上記制御手段は、
上記記憶手段からデータの書き込み及び読出しを行うメ
モリ手段を選択し、選択したメモリ手段にデータの書き
込み及び読出しが行われるように制御する。
記記憶手段は、各々少なくとも１フレーム分の記憶容量
を有する複数のメモリ手段から成る。上記制御手段は、
上記記憶手段からデータの書き込み及び読出しを行うメ
モリ手段を選択し、選択したメモリ手段にデータの書き
込み及び読出しが行われるように制御する。
【００２４】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００２５】まず、本発明の第１の実施例に係る画像記
憶装置について説明する。
憶装置について説明する。
【００２６】上記画像記憶装置１００には、例えば、図
１に示すように、外部記憶装置２００と、図示していな
い表示装置が各々接続されている。
１に示すように、外部記憶装置２００と、図示していな
い表示装置が各々接続されている。
【００２７】また、画像記憶装置１００は、入力された
カラー画像データ（以下、単に画像データと言う。）を
所定のデータ形式に変換する入力データ変換部１と、入
力データ変換部１により所定のデータ形式に変換された
画像データを記憶する画像記憶部２と、画像記憶部２に
記憶された画像データを表示装置に表示するための再生
データに変換する再生データ変換部３とを備えている。
カラー画像データ（以下、単に画像データと言う。）を
所定のデータ形式に変換する入力データ変換部１と、入
力データ変換部１により所定のデータ形式に変換された
画像データを記憶する画像記憶部２と、画像記憶部２に
記憶された画像データを表示装置に表示するための再生
データに変換する再生データ変換部３とを備えている。
【００２８】入力データ変換部１は、画像記憶装置１０
０に入力された、例えば、垂直同期周波数３０Ｈｚ、水
平同期周波数１５．７５ｋＨｚ、データクロック１４．
３０ＭＨｚ、有効画素サイズ６４０×４８０ドットの画
像データを、輝度信号Ｙと２系統の色信号Ｕ，Ｖに分離
し、そのサンプリングレートが４：２：０でノンインタ
ーレースのデータに変換する。
０に入力された、例えば、垂直同期周波数３０Ｈｚ、水
平同期周波数１５．７５ｋＨｚ、データクロック１４．
３０ＭＨｚ、有効画素サイズ６４０×４８０ドットの画
像データを、輝度信号Ｙと２系統の色信号Ｕ，Ｖに分離
し、そのサンプリングレートが４：２：０でノンインタ
ーレースのデータに変換する。
【００２９】このように変換した輝度信号Ｙと２系統の
色信号Ｕ，Ｖは、各々８ビットから成る画素のデータ列
であり、画像記憶部２に対する入力シーケンスは、図２
に示すように、輝度画素データＹ０，Ｙ１，Ｙ２，Ｙ
３，Ｙ４，・・・、２系統の色画素データＵ０，Ｖ１，
Ｕ２，Ｖ３，Ｕ４，・・・の順で入力される。
色信号Ｕ，Ｖは、各々８ビットから成る画素のデータ列
であり、画像記憶部２に対する入力シーケンスは、図２
に示すように、輝度画素データＹ０，Ｙ１，Ｙ２，Ｙ
３，Ｙ４，・・・、２系統の色画素データＵ０，Ｖ１，
Ｕ２，Ｖ３，Ｕ４，・・・の順で入力される。
【００３０】ここで、２系統の色信号Ｕ，Ｖをクロマ信
号Ｃで示し、Ｕ０＝Ｃ０、Ｖ１＝Ｃ１、Ｕ２＝Ｃ２、Ｖ
３＝Ｃ３、・・・とする。従って、２系統の色画素デー
タＵ０，Ｖ１，Ｕ２，Ｖ３，Ｕ４，・・・は、クロマ画
素データＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，・・・と表せ
る。
号Ｃで示し、Ｕ０＝Ｃ０、Ｖ１＝Ｃ１、Ｕ２＝Ｃ２、Ｖ
３＝Ｃ３、・・・とする。従って、２系統の色画素デー
タＵ０，Ｖ１，Ｕ２，Ｖ３，Ｕ４，・・・は、クロマ画
素データＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，・・・と表せ
る。
【００３１】画像記憶部２は、図３に示すように、入力
データ変換部１からの輝度画素データＹ０，Ｙ１，Ｙ
２，Ｙ３，Ｙ４，・・・（以下、輝度画素データＹ
［７．．０］と言う。）とクロマ画素データＣ０，Ｃ
１，Ｃ２，Ｃ３，Ｃ４，・・・（以下、クロマ画素デー
タＣ［７．．０］と言う。）を画像メモリ２２に書き込
むための順に並べ変えると共に画像メモリ２２のランダ
ムアクセスポートの入出力を制御するアクセス制御部２
１と、２枚の２メガビットビデオ用デュアルポートメモ
リから成る画像メモリ２２と、画像メモリ２２のシリア
ルアクセスポートから出力される１６ビットから成るデ
ータＳｏ［１５．．０］を各々８ビットから成る輝度画
素データＹ［７．．０］とクロマ画素データＣ［７．．
０］に変換して出力するデータ出力部２３とを備えてい
る。
データ変換部１からの輝度画素データＹ０，Ｙ１，Ｙ
２，Ｙ３，Ｙ４，・・・（以下、輝度画素データＹ
［７．．０］と言う。）とクロマ画素データＣ０，Ｃ
１，Ｃ２，Ｃ３，Ｃ４，・・・（以下、クロマ画素デー
タＣ［７．．０］と言う。）を画像メモリ２２に書き込
むための順に並べ変えると共に画像メモリ２２のランダ
ムアクセスポートの入出力を制御するアクセス制御部２
１と、２枚の２メガビットビデオ用デュアルポートメモ
リから成る画像メモリ２２と、画像メモリ２２のシリア
ルアクセスポートから出力される１６ビットから成るデ
ータＳｏ［１５．．０］を各々８ビットから成る輝度画
素データＹ［７．．０］とクロマ画素データＣ［７．．
０］に変換して出力するデータ出力部２３とを備えてい
る。
【００３２】アクセス制御部２１は、図４に示すような
データ並べ変え処理部を有しており、上記データ並べ変
え処理部は、上記図１に示した入力データ変換部１から
の輝度画素データＹ［７．．０］を上位ビット或は下位
ビットに振り分けるビット振り分け部２１１と、上位ビ
ット或は下位ビットに振り分けられた輝度画素データＹ
［７．．０］から１６ビットから成る輝度データＹ
d［１５．．０］を生成するデータ生成部２１２と、入
力データ変換部１からのクロマ画素データＣ［７．．
０］を色画素データＵ［７．．０］と色画素データＶ
［７．．０］に振り分ける色信号振り分け部２１３と、
色画素データＵ［７．．０］を上位ビット或は下位ビッ
トに振り分けるビット振り分け部２１４ｕと、上位ビッ
ト或は下位ビットに振り分けられた色画素データＵ
［７．．０］から１６ビットから成る色データＵd［１
５．．０］を生成するデータ生成部２１５ａと、色画素
データＶ［７．．０］を上位ビット或は下位ビットに振
り分けるビット振り分け部２１４ｖと、上位ビット或は
下位ビットに振り分けられた色画素データＶ［７．．
０］から１６ビットから成る色データＶd［１５．．
０］を生成するデータ生成部２１５ｖと、輝度データＹ
d［１５．．０］と色データＵd［１５．．０］と色デー
タＶd［１５．．０］とを切換えて変換データＤａｔａ
［１５．．０］として出力する切換え部２１６とを備え
ている。
データ並べ変え処理部を有しており、上記データ並べ変
え処理部は、上記図１に示した入力データ変換部１から
の輝度画素データＹ［７．．０］を上位ビット或は下位
ビットに振り分けるビット振り分け部２１１と、上位ビ
ット或は下位ビットに振り分けられた輝度画素データＹ
［７．．０］から１６ビットから成る輝度データＹ
d［１５．．０］を生成するデータ生成部２１２と、入
力データ変換部１からのクロマ画素データＣ［７．．
０］を色画素データＵ［７．．０］と色画素データＶ
［７．．０］に振り分ける色信号振り分け部２１３と、
色画素データＵ［７．．０］を上位ビット或は下位ビッ
トに振り分けるビット振り分け部２１４ｕと、上位ビッ
ト或は下位ビットに振り分けられた色画素データＵ
［７．．０］から１６ビットから成る色データＵd［１
５．．０］を生成するデータ生成部２１５ａと、色画素
データＶ［７．．０］を上位ビット或は下位ビットに振
り分けるビット振り分け部２１４ｖと、上位ビット或は
下位ビットに振り分けられた色画素データＶ［７．．
０］から１６ビットから成る色データＶd［１５．．
０］を生成するデータ生成部２１５ｖと、輝度データＹ
d［１５．．０］と色データＵd［１５．．０］と色デー
タＶd［１５．．０］とを切換えて変換データＤａｔａ
［１５．．０］として出力する切換え部２１６とを備え
ている。
【００３３】また、データ生成部２１２、データ生成部
２１５ｕ、及び、データ生成部２１５ｖは、各々ＦＩＦ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）レジスタ
Ｆａ，Ｆｂを有しており、上位ビットに対応する画素デ
ータは、ＦＩＦＯレジスタＦａに供給され、下位ビット
に対応する画素データは、ＦＩＦＯレジスタＦｂに供給
される。このＦＩＦＯレジスタＦａ，Ｆｂで、各８ビッ
トの画素データを合成し、１６ビットのデータを生成す
る。
２１５ｕ、及び、データ生成部２１５ｖは、各々ＦＩＦ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）レジスタ
Ｆａ，Ｆｂを有しており、上位ビットに対応する画素デ
ータは、ＦＩＦＯレジスタＦａに供給され、下位ビット
に対応する画素データは、ＦＩＦＯレジスタＦｂに供給
される。このＦＩＦＯレジスタＦａ，Ｆｂで、各８ビッ
トの画素データを合成し、１６ビットのデータを生成す
る。
【００３４】上述のような構成をしたアクセス制御部２
１のデータ並べ変え処理部の動作を上記図２を用いて説
明する。
１のデータ並べ変え処理部の動作を上記図２を用いて説
明する。
【００３５】ビット振り分け部２１１は、入力データ変
換部１からの輝度画素データＹ［７．．０］（＝Ｙ０，
Ｙ１，Ｙ２，Ｙ３，Ｙ４，・・・）のうち、偶数番目の
画素データＹ０，Ｙ２，Ｙ４，・・・を上位ビット、奇
数番目の画素データＹ１，Ｙ３，Ｙ５，・・・を上位ビ
ットとして振り分ける。そして、偶数番目の画素データ
Ｙ０，Ｙ２，Ｙ４，・・・は、データ生成部２１２のＦ
ＩＦＯレジスタＦａに供給し、奇数番目の画素データＹ
１，Ｙ３，Ｙ５，・・・は、データ生成部２１２のＦＩ
ＦＯレジスタＦｂに供給する。
換部１からの輝度画素データＹ［７．．０］（＝Ｙ０，
Ｙ１，Ｙ２，Ｙ３，Ｙ４，・・・）のうち、偶数番目の
画素データＹ０，Ｙ２，Ｙ４，・・・を上位ビット、奇
数番目の画素データＹ１，Ｙ３，Ｙ５，・・・を上位ビ
ットとして振り分ける。そして、偶数番目の画素データ
Ｙ０，Ｙ２，Ｙ４，・・・は、データ生成部２１２のＦ
ＩＦＯレジスタＦａに供給し、奇数番目の画素データＹ
１，Ｙ３，Ｙ５，・・・は、データ生成部２１２のＦＩ
ＦＯレジスタＦｂに供給する。
【００３６】データ生成部２１２は、ＦＩＦＯレジスタ
Ｆａ，Ｆｂにより、例えば、輝度画素データＹ０と輝度
画素データＹ１とを合成して、１６ビットの輝度データ
Ｙd［１５．．０］（＝Ｙ０／１）を生成する。以降の
データについても同様にして合成し、１６ビットの輝度
データＹd［１５．．０］（＝Ｙ２／３，Ｙ４／５，Ｙ
６／７，・・・）を生成する。この輝度データＹd［１
５．．０］は、切換え部２１６に供給される。
Ｆａ，Ｆｂにより、例えば、輝度画素データＹ０と輝度
画素データＹ１とを合成して、１６ビットの輝度データ
Ｙd［１５．．０］（＝Ｙ０／１）を生成する。以降の
データについても同様にして合成し、１６ビットの輝度
データＹd［１５．．０］（＝Ｙ２／３，Ｙ４／５，Ｙ
６／７，・・・）を生成する。この輝度データＹd［１
５．．０］は、切換え部２１６に供給される。
【００３７】色信号振り分け部２１３は、入力データ変
換部１からのクロマ画素データＣ［７．．０］（＝Ｃ
０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，・・・）、即ち、２系統
の色画素データＵ，Ｖ［７．．０］（＝Ｕ０，Ｖ１，Ｕ
２，Ｖ３，Ｕ４，・・・）を色画素データＵ［７．．
０］と色画素データＶ［７．．０］に振り分ける。例え
ば、クロマ画素データＣ０は、色画素データＵ０として
ビット振り分け部２１４ｕに供給し、次のクロマ画素デ
ータＣ１は、色画素データＶ１としてビット振り分け部
２１４ｖに供給する。
換部１からのクロマ画素データＣ［７．．０］（＝Ｃ
０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，・・・）、即ち、２系統
の色画素データＵ，Ｖ［７．．０］（＝Ｕ０，Ｖ１，Ｕ
２，Ｖ３，Ｕ４，・・・）を色画素データＵ［７．．
０］と色画素データＶ［７．．０］に振り分ける。例え
ば、クロマ画素データＣ０は、色画素データＵ０として
ビット振り分け部２１４ｕに供給し、次のクロマ画素デ
ータＣ１は、色画素データＶ１としてビット振り分け部
２１４ｖに供給する。
【００３８】従って、ビット振り分け部２１４ｕは、色
画素データＵ０，Ｕ２，Ｕ４，Ｕ６，・・・が供給さ
れ、ビット振り分け部２１４ｖには、色画素データＶ
１，Ｖ３，Ｖ５，Ｖ７，・・・が供給される。
画素データＵ０，Ｕ２，Ｕ４，Ｕ６，・・・が供給さ
れ、ビット振り分け部２１４ｖには、色画素データＶ
１，Ｖ３，Ｖ５，Ｖ７，・・・が供給される。
【００３９】ビット振り分け部２１４ｕは、色信号振り
分け部２１３からの色画素データＵ［７．．０］（＝Ｕ
０，Ｕ２，Ｕ４，Ｕ６，・・・）を上位ビットと下位ビ
ットに振り分ける。例えば、色画素データＵ０は、上位
ビットとしてデータ生成部２１５ｕのＦＩＦＯレジスタ
Ｆａに供給し、色画素データＵ２は、下位ビットとして
データ生成部２１５ｕのＦＩＦＯレジスタＦｂに供給す
る。このようにして順に上位ビットと下位ビットに振り
分ける。
分け部２１３からの色画素データＵ［７．．０］（＝Ｕ
０，Ｕ２，Ｕ４，Ｕ６，・・・）を上位ビットと下位ビ
ットに振り分ける。例えば、色画素データＵ０は、上位
ビットとしてデータ生成部２１５ｕのＦＩＦＯレジスタ
Ｆａに供給し、色画素データＵ２は、下位ビットとして
データ生成部２１５ｕのＦＩＦＯレジスタＦｂに供給す
る。このようにして順に上位ビットと下位ビットに振り
分ける。
【００４０】データ生成部２１５ｕは、ＦＩＦＯレジス
タＦａ，Ｆｂにより、例えば、色画素データＵ０と色画
素データＵ２とを合成し、１６ビットの色データＵ
d［１５．．０］（＝Ｕ０／２）を生成する。以降のデ
ータについても同様にして合成し、１６ビットの色デー
タＵd［１５．．０］（＝Ｕ０／２，Ｕ４／６，Ｕ８／
１０，・・・）を生成する。この色データＵd［１
５．．０］は、切換え部２１６に供給される。
タＦａ，Ｆｂにより、例えば、色画素データＵ０と色画
素データＵ２とを合成し、１６ビットの色データＵ
d［１５．．０］（＝Ｕ０／２）を生成する。以降のデ
ータについても同様にして合成し、１６ビットの色デー
タＵd［１５．．０］（＝Ｕ０／２，Ｕ４／６，Ｕ８／
１０，・・・）を生成する。この色データＵd［１
５．．０］は、切換え部２１６に供給される。
【００４１】また、ビット振り分け部２１４ｖは、色信
号振り分け部２１３からの色画素データＶ［７．．０］
（＝Ｖ１，Ｖ３，Ｖ５，Ｖ７，・・・）を上位ビットと
下位ビットに振り分ける。例えば、色画素データＶ１
は、上位ビットとしてデータ生成部２１５ｖのＦＩＦＯ
レジスタＦａに供給し、色画素データＶ３は、下位ビッ
トとしてデータ生成部２１５ｖのＦＩＦＯレジスタＦｂ
に供給する。このようにして順に上位ビットと下位ビッ
トに振り分ける。
号振り分け部２１３からの色画素データＶ［７．．０］
（＝Ｖ１，Ｖ３，Ｖ５，Ｖ７，・・・）を上位ビットと
下位ビットに振り分ける。例えば、色画素データＶ１
は、上位ビットとしてデータ生成部２１５ｖのＦＩＦＯ
レジスタＦａに供給し、色画素データＶ３は、下位ビッ
トとしてデータ生成部２１５ｖのＦＩＦＯレジスタＦｂ
に供給する。このようにして順に上位ビットと下位ビッ
トに振り分ける。
【００４２】データ生成部２１５ｖは、ＦＩＦＯレジス
タＦａ，Ｆｂにより、例えば、色画素データＶ１と色画
素データＶ３とを合成し、１６ビットの色データＶ
d［１５．．０］（＝Ｖ１／３）を生成する。以降のデ
ータについても同様にして合成し、１６ビットの色デー
タＶd［１５．．０］（＝Ｖ１／３，Ｖ５／７，・・
・）を生成する。この色データＶd［１５．．０］は、
切換え部２１６に供給される。
タＦａ，Ｆｂにより、例えば、色画素データＶ１と色画
素データＶ３とを合成し、１６ビットの色データＶ
d［１５．．０］（＝Ｖ１／３）を生成する。以降のデ
ータについても同様にして合成し、１６ビットの色デー
タＶd［１５．．０］（＝Ｖ１／３，Ｖ５／７，・・
・）を生成する。この色データＶd［１５．．０］は、
切換え部２１６に供給される。
【００４３】切換え部２１６は、データ生成部２１２か
らの輝度データＹd［１５．．０］と、データ生成部２
１５ｕからの色データＵd［１５．．０］と、データ生
成部２１５ｖからの色データＶd［１５．．０］とを上
記図２に示すように切り換え、変換データＤａｔａ［１
５．．０］として出力する。この時、変換データＤａｔ
ａ［１５．．０］の出力シーケンスが、Ｙ０／１，Ｕ０
／２，Ｙ２／３，Ｖ１／３，Ｙ４／５，・・・の順で出
力されるように切り換える。
らの輝度データＹd［１５．．０］と、データ生成部２
１５ｕからの色データＵd［１５．．０］と、データ生
成部２１５ｖからの色データＶd［１５．．０］とを上
記図２に示すように切り換え、変換データＤａｔａ［１
５．．０］として出力する。この時、変換データＤａｔ
ａ［１５．．０］の出力シーケンスが、Ｙ０／１，Ｕ０
／２，Ｙ２／３，Ｖ１／３，Ｙ４／５，・・・の順で出
力されるように切り換える。
【００４４】上述のようにして、アクセス制御部２１
は、入力データ変換部１からの輝度画素データＹ
［７．．０］とクロマ画素データＣ［７．．０］を並べ
変えて変換データＤａｔａ［１５．．０］（＝Ｙ０／
１，Ｃ０／２，Ｙ２／３，Ｃ１／３，Ｙ４／５，・・
・）を生成し、画像メモリ２２をアクセスして順に書き
込む。尚、画像メモリ２２のアクセス制御については後
述する。
は、入力データ変換部１からの輝度画素データＹ
［７．．０］とクロマ画素データＣ［７．．０］を並べ
変えて変換データＤａｔａ［１５．．０］（＝Ｙ０／
１，Ｃ０／２，Ｙ２／３，Ｃ１／３，Ｙ４／５，・・
・）を生成し、画像メモリ２２をアクセスして順に書き
込む。尚、画像メモリ２２のアクセス制御については後
述する。
【００４５】画像メモリ２２は、図５に示すように、各
々が５１２×５１２×８ビットの２メガビットビデオ用
デュアルポートメモリ（以下、ＶＲＡＭと言う。）２２
ａ，２２ｂとから成る。
々が５１２×５１２×８ビットの２メガビットビデオ用
デュアルポートメモリ（以下、ＶＲＡＭと言う。）２２
ａ，２２ｂとから成る。
【００４６】ここで、ＶＲＡＭについて具体的に説明す
ると、ＶＲＡＭとは、従来のＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を基
に、ビデオ用のシリアルアクセスポートを付加したもの
である。
ると、ＶＲＡＭとは、従来のＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を基
に、ビデオ用のシリアルアクセスポートを付加したもの
である。
【００４７】このデュアルポートメモリでは、ライト・
イネーブル入力（ＷＥ）とアウトプット・イネーブル入
力（ＯＥ）において、ロウ・アドレス・ストローブ入力
（ＲＡＳ）の立ち下がりに対するタイミング上の規定が
追加されており、ライト・パー・ビット・コントロール
入力（ＷＢ）とデータ転送コントロール入力（ＤＴ）が
新たに追加されている。このため、新たに追加されたＷ
ＢとＤＴは、ＲＡＳの立ち下がり時の信号で、ＷＥとＯ
Ｅは、カラム・アドレス・ストローブ入力（ＣＡＳ）の
立ち下がり時の信号名である。
イネーブル入力（ＷＥ）とアウトプット・イネーブル入
力（ＯＥ）において、ロウ・アドレス・ストローブ入力
（ＲＡＳ）の立ち下がりに対するタイミング上の規定が
追加されており、ライト・パー・ビット・コントロール
入力（ＷＢ）とデータ転送コントロール入力（ＤＴ）が
新たに追加されている。このため、新たに追加されたＷ
ＢとＤＴは、ＲＡＳの立ち下がり時の信号で、ＷＥとＯ
Ｅは、カラム・アドレス・ストローブ入力（ＣＡＳ）の
立ち下がり時の信号名である。
【００４８】ＲＡＳの立ち下がり時のＷＢ／ＷＥとＤＴ
／ＯＥの組み合せは４通りとなり、この組み合せによ
り、従来のＤＲＡＭと同じモード、ライト・パー・ビッ
ト・モード、リード転送サイクルモード、ライト転送サ
イクルモード等が選択される。ライト・パー・ビット・
モードとは、ライト・パー・ビットというマスク・パタ
ーンを与えることにより、特定ビットだけの書き込みが
できるというものである。リード転送サイクルモードと
は、デュアルポート内のメモリ・アレイ中の５１２×８
ビットのデータをシリアル転送のためのレジスタに一括
転送することであり、ライト転送サイクルモードとは、
その逆にシリアル入力してレジスタに蓄積された５１２
×８ビットのデータをメモリ・アレイに一括転送するこ
とである。
／ＯＥの組み合せは４通りとなり、この組み合せによ
り、従来のＤＲＡＭと同じモード、ライト・パー・ビッ
ト・モード、リード転送サイクルモード、ライト転送サ
イクルモード等が選択される。ライト・パー・ビット・
モードとは、ライト・パー・ビットというマスク・パタ
ーンを与えることにより、特定ビットだけの書き込みが
できるというものである。リード転送サイクルモードと
は、デュアルポート内のメモリ・アレイ中の５１２×８
ビットのデータをシリアル転送のためのレジスタに一括
転送することであり、ライト転送サイクルモードとは、
その逆にシリアル入力してレジスタに蓄積された５１２
×８ビットのデータをメモリ・アレイに一括転送するこ
とである。
【００４９】上記図３には、デュアルポートメモリの１
ポート分、例えば、ＶＲＡＭ２２ａを示している。例え
ば、リード転送サイクルモードでＲＡＳが立ち下がった
場合、即ち、リード転送サイクルが開始された場合、Ｒ
ＡＳと同時にアドレス端子に与えられたアドレスＡＤ
は、ロウ・アドレスとしてメモリ・アレイの内から１つ
の５１２ドットから成るロウを選択する。選択されたロ
ウ・データは一括してレジスタＲａに転送される。
ポート分、例えば、ＶＲＡＭ２２ａを示している。例え
ば、リード転送サイクルモードでＲＡＳが立ち下がった
場合、即ち、リード転送サイクルが開始された場合、Ｒ
ＡＳと同時にアドレス端子に与えられたアドレスＡＤ
は、ロウ・アドレスとしてメモリ・アレイの内から１つ
の５１２ドットから成るロウを選択する。選択されたロ
ウ・データは一括してレジスタＲａに転送される。
【００５０】次に、ＣＡＳの立ち下がりと同時に与えら
れたカラム・アドレスＡＤは、バイナリ・カウンタにセ
ットされ、シリアル・コントロール・クロック入力（Ｓ
Ｃ）の立ち上がり毎にカウンタはインクリメントされ、
レジスタＲａに転送されたデータがシリアル・ポートＳ
ｏ上に順次出力される。
れたカラム・アドレスＡＤは、バイナリ・カウンタにセ
ットされ、シリアル・コントロール・クロック入力（Ｓ
Ｃ）の立ち上がり毎にカウンタはインクリメントされ、
レジスタＲａに転送されたデータがシリアル・ポートＳ
ｏ上に順次出力される。
【００５１】即ち、１個のＶＲＡＭ２２ａは、１回のリ
ード転送サイクルで５１２ドット分の画素データをシリ
アルポートＳｏが読み出すことができ、２個のＶＲＡＭ
２２ａ，ＶＲＡＭ２２ｂでは１回のリード転送サイクル
で１０２４ドット分の画素データをシリアルポートＳｏ
が読み出すことができることとなる。また、ＶＲＡＭ２
２ａ，ＶＲＡＭ２２ｂに書き込まれたデータは、同一の
アドレス上のデータであれば同時に１６ビットデータと
してアクセスすることができることとなる。１６ビット
データの上位８ビットと下位８ビットは、ＶＲＡＭ２２
ａとＶＲＡＭ２２ｂに各々対応している。例えば、上記
図４に示したＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂにおい
て、アドレス［０］で示されるＶＲＡＭ２２ａのライン
の輝度画素データＹ０．０と、ＶＲＡＭ２２ｂの輝度画
素データＹ１．０は、同時に１６ビットデータ（＝Ｙ
０．０／Ｙ１．０）としてアクセスすることができ、輝
度画素データＹ０．０は上位８ビット、輝度画素データ
Ｙ１．０は下位８ビットデータとなる。
ード転送サイクルで５１２ドット分の画素データをシリ
アルポートＳｏが読み出すことができ、２個のＶＲＡＭ
２２ａ，ＶＲＡＭ２２ｂでは１回のリード転送サイクル
で１０２４ドット分の画素データをシリアルポートＳｏ
が読み出すことができることとなる。また、ＶＲＡＭ２
２ａ，ＶＲＡＭ２２ｂに書き込まれたデータは、同一の
アドレス上のデータであれば同時に１６ビットデータと
してアクセスすることができることとなる。１６ビット
データの上位８ビットと下位８ビットは、ＶＲＡＭ２２
ａとＶＲＡＭ２２ｂに各々対応している。例えば、上記
図４に示したＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂにおい
て、アドレス［０］で示されるＶＲＡＭ２２ａのライン
の輝度画素データＹ０．０と、ＶＲＡＭ２２ｂの輝度画
素データＹ１．０は、同時に１６ビットデータ（＝Ｙ
０．０／Ｙ１．０）としてアクセスすることができ、輝
度画素データＹ０．０は上位８ビット、輝度画素データ
Ｙ１．０は下位８ビットデータとなる。
【００５２】このような２枚のＶＲＡＭ２２ａ，ＶＲＡ
Ｍ２２ｂを使用した画像メモリ２２へのデータの書き込
み、及び、データの読出しは、上述したアクセス制御部
２１がＲＡＳ，ＣＡＳ，ＤＴ、ＳＣ等の入力を制御する
ことにより行われる。
Ｍ２２ｂを使用した画像メモリ２２へのデータの書き込
み、及び、データの読出しは、上述したアクセス制御部
２１がＲＡＳ，ＣＡＳ，ＤＴ、ＳＣ等の入力を制御する
ことにより行われる。
【００５３】例えば、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂ
へアクセス制御部２１で得られた変換データＤａｔａ
［１５．．０］を書き込む場合、変換データＤａｔａ
［１５．．０］のうち、６４０個の輝度画素データＹ０
〜Ｙ６３９と３２０個のクロマ画素データＣ０〜Ｃ３１
９は同じロウ・アドレス上に存在する。このため、アク
セス制御部２１は、高速ページモードでアドレス［０］
で示されるラインに、６４０個の輝度画素データＹ０〜
Ｙ６３９と３２０個のクロマ画素データＣ０〜Ｃ３１９
の合計９６０個のデータがＶＲＡＭ２２ａ，ＶＲＡＭ２
２ｂに各々書き込まれるようにアクセスする。
へアクセス制御部２１で得られた変換データＤａｔａ
［１５．．０］を書き込む場合、変換データＤａｔａ
［１５．．０］のうち、６４０個の輝度画素データＹ０
〜Ｙ６３９と３２０個のクロマ画素データＣ０〜Ｃ３１
９は同じロウ・アドレス上に存在する。このため、アク
セス制御部２１は、高速ページモードでアドレス［０］
で示されるラインに、６４０個の輝度画素データＹ０〜
Ｙ６３９と３２０個のクロマ画素データＣ０〜Ｃ３１９
の合計９６０個のデータがＶＲＡＭ２２ａ，ＶＲＡＭ２
２ｂに各々書き込まれるようにアクセスする。
【００５４】従って、上記図４に示すように、ＶＲＡＭ
２２ａのアドレス［０］のラインには、輝度画素データ
Ｙ［７．．０］の偶数番目の画素データＹ０．０，Ｙ
２．０，・・・，Ｙ６３８．０とクロマ画素データＣ
［７．．０］の前半の画素データＣ０．０，Ｃ１．０，
・・・，Ｃ３１７．０が書き込まれる。また、ＶＲＡＭ
２２ｂのアドレス［０］のラインには、輝度画素データ
Ｙ［７．．０］の奇数番目の画素データＹ１．０，Ｙ
３．０，・・・，Ｙ６３９．０とクロマ画素データＣ
［７．．０］の後半の画素データＣ２．０，Ｃ３．０，
・・・，Ｃ３１９．０が書き込まれる。
２２ａのアドレス［０］のラインには、輝度画素データ
Ｙ［７．．０］の偶数番目の画素データＹ０．０，Ｙ
２．０，・・・，Ｙ６３８．０とクロマ画素データＣ
［７．．０］の前半の画素データＣ０．０，Ｃ１．０，
・・・，Ｃ３１７．０が書き込まれる。また、ＶＲＡＭ
２２ｂのアドレス［０］のラインには、輝度画素データ
Ｙ［７．．０］の奇数番目の画素データＹ１．０，Ｙ
３．０，・・・，Ｙ６３９．０とクロマ画素データＣ
［７．．０］の後半の画素データＣ２．０，Ｃ３．０，
・・・，Ｃ３１９．０が書き込まれる。
【００５５】ここで、３２０個のクロマ画素データＣ３
２０〜Ｃ６３９は、次のラインの６４０個の輝度画素デ
ータＹ０〜Ｙ６２９をアドレス［１］で示されるライン
に記録する際に、同じアドレス（＝［１］）に書き込
む。
２０〜Ｃ６３９は、次のラインの６４０個の輝度画素デ
ータＹ０〜Ｙ６２９をアドレス［１］で示されるライン
に記録する際に、同じアドレス（＝［１］）に書き込
む。
【００５６】即ち、クロマ信号Ｃを１行分書き込む間に
輝度信号Ｙは２行分書き込むこととなるが、データ形式
が４：２：０であるため、クロマ信号Ｃは輝度信号Ｙ２
行分に対して１行分書き込めばよい。従って、６４０×
４８０ドットの画素データをＶＲＡＭ２２ａ，ＶＲＡＭ
２２ｂに全て書き込むことができる。
輝度信号Ｙは２行分書き込むこととなるが、データ形式
が４：２：０であるため、クロマ信号Ｃは輝度信号Ｙ２
行分に対して１行分書き込めばよい。従って、６４０×
４８０ドットの画素データをＶＲＡＭ２２ａ，ＶＲＡＭ
２２ｂに全て書き込むことができる。
【００５７】また、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂか
らデータを読出す場合、アクセス制御部２１は、図６に
示すように、ＶＲＡＭ２２ａ及びＶＲＡＭ２２ｂの１ラ
イン目に書き込んだ６４０個の輝度画素データＹ０〜６
３９と、ＶＲＡＭ２２ａ及びＶＲＡＭ２２ｂの１ライン
目と２ライン目に書き込んだ６４０個のクロマ画素デー
タＣ０〜Ｃ６３９を、６４０クロックの時間ｔRで読み
出されるように制御する。
らデータを読出す場合、アクセス制御部２１は、図６に
示すように、ＶＲＡＭ２２ａ及びＶＲＡＭ２２ｂの１ラ
イン目に書き込んだ６４０個の輝度画素データＹ０〜６
３９と、ＶＲＡＭ２２ａ及びＶＲＡＭ２２ｂの１ライン
目と２ライン目に書き込んだ６４０個のクロマ画素デー
タＣ０〜Ｃ６３９を、６４０クロックの時間ｔRで読み
出されるように制御する。
【００５８】従って、シリアルポートからは、各々１６
ビットから成るデータＳｏ［１５．．０］（＝Ｙ０／Ｙ
１，Ｙ２／Ｙ３，・・・，Ｙ６３８／Ｙ６３９、Ｃ０／
Ｃ２，Ｃ１／Ｃ３，・・・，Ｃ３１７／Ｃ３１９、Ｃ３
２０／Ｃ３２２，Ｃ３２１／Ｃ３２３，・・・，Ｃ６３
７／Ｃ６３９）がデータ出力部２３に対して順に出力さ
れる。
ビットから成るデータＳｏ［１５．．０］（＝Ｙ０／Ｙ
１，Ｙ２／Ｙ３，・・・，Ｙ６３８／Ｙ６３９、Ｃ０／
Ｃ２，Ｃ１／Ｃ３，・・・，Ｃ３１７／Ｃ３１９、Ｃ３
２０／Ｃ３２２，Ｃ３２１／Ｃ３２３，・・・，Ｃ６３
７／Ｃ６３９）がデータ出力部２３に対して順に出力さ
れる。
【００５９】ここで、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂ
から読み出される１６ビットのデータＳｏ［１５．．
０］において、例えば、Ｃ０／Ｃ２は、色画素データＵ
０と色画素データＵ２であり、また、Ｃ１／Ｃ３は、色
画素データＶ１と色画素データＶ３である。従って、例
えば、外部記憶装置２００に輝度信号Ｙ、色信号Ｕ、及
び、色信号Ｖを個別に転送する場合、１６ビット単位で
アクセスすることができるため、高速にデータ転送する
ことができる。
から読み出される１６ビットのデータＳｏ［１５．．
０］において、例えば、Ｃ０／Ｃ２は、色画素データＵ
０と色画素データＵ２であり、また、Ｃ１／Ｃ３は、色
画素データＶ１と色画素データＶ３である。従って、例
えば、外部記憶装置２００に輝度信号Ｙ、色信号Ｕ、及
び、色信号Ｖを個別に転送する場合、１６ビット単位で
アクセスすることができるため、高速にデータ転送する
ことができる。
【００６０】データ出力部２３は、ＦＩＦＯレジスタ２
３ａ，２３ｂを有しており、このＦＩＦＯレジスタ２３
ａ，２３ｂでシリアルポートを介して供給されるデータ
Ｓｏ［１５．．０］を表示のためのデータに変換する。
即ち、この画像記憶部２に入力された輝度画素データＹ
［７．．０］とクロマ画素データＣ［７．．０］と同じ
シーケンスで出力されるように変換して出力する。
３ａ，２３ｂを有しており、このＦＩＦＯレジスタ２３
ａ，２３ｂでシリアルポートを介して供給されるデータ
Ｓｏ［１５．．０］を表示のためのデータに変換する。
即ち、この画像記憶部２に入力された輝度画素データＹ
［７．．０］とクロマ画素データＣ［７．．０］と同じ
シーケンスで出力されるように変換して出力する。
【００６１】例えば、ＦＩＦＯレジスタ２３ａには、デ
ータＳｏ［１５．．０］のうち輝度データＹd［１
５．．０］を供給し、ＦＩＦＯレジスタ２３ｂには、デ
ータＳｏ［１５．．０］のうちクロマデータＣd［１
５．．０］を供給する。そして、図７に示すように、Ｆ
ＩＦＯレジスタ２３ａは、各々８ビットから成る輝度画
素データＹ［７．．０］（＝Ｙ０，Ｙ１，Ｙ２，Ｙ３，
・・・）を順に上記図１に示した再生データ変換部３に
出力する。また、ＦＩＦＯレジスタ２３ｂは、各々８ビ
ットから成るクロマ画素データＣ［７．．０］（＝Ｃ
０，Ｃ１，Ｃ２，Ｃ３，・・・）を順に再生データ変換
部３に出力する。
ータＳｏ［１５．．０］のうち輝度データＹd［１
５．．０］を供給し、ＦＩＦＯレジスタ２３ｂには、デ
ータＳｏ［１５．．０］のうちクロマデータＣd［１
５．．０］を供給する。そして、図７に示すように、Ｆ
ＩＦＯレジスタ２３ａは、各々８ビットから成る輝度画
素データＹ［７．．０］（＝Ｙ０，Ｙ１，Ｙ２，Ｙ３，
・・・）を順に上記図１に示した再生データ変換部３に
出力する。また、ＦＩＦＯレジスタ２３ｂは、各々８ビ
ットから成るクロマ画素データＣ［７．．０］（＝Ｃ
０，Ｃ１，Ｃ２，Ｃ３，・・・）を順に再生データ変換
部３に出力する。
【００６２】再生データ変換部３は、データ出力部２３
からの輝度画素データＹ［７．．０］とクロマ画素デー
タＣ［７．．０］に基いて、図示していない表示装置に
画像を表示するための再生データを生成する。従って、
表示装置は、再生データ変換部３により生成された再生
データに基いた画像を表示する。
からの輝度画素データＹ［７．．０］とクロマ画素デー
タＣ［７．．０］に基いて、図示していない表示装置に
画像を表示するための再生データを生成する。従って、
表示装置は、再生データ変換部３により生成された再生
データに基いた画像を表示する。
【００６３】ここで、上述のような画像メモリ２２への
書き込み、及び、読出しは、同時に行われように上記図
１に示した制御部４により制御される。
書き込み、及び、読出しは、同時に行われように上記図
１に示した制御部４により制御される。
【００６４】例えば、図８に示すように、１水平同期期
間ｔhに、ランダムアクセスポートを介して画像メモリ
２２に６４０個の輝度画素データＹ［７．．０］がシリ
アル転送され、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに上記
輝度画素データＹ［７．．０］が書き込まれる期間ｔy
に、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに書き込まれた輝
度画素データＹ［７．．０］がシリアルアクセスポート
を介して出力されるように制御する。また、ランダムア
クセスポートを介して画像メモリ２２にクロマ画素デー
タＣ［７．．０］の前半の画素データＣ０〜Ｃ３１９が
シリアル転送され、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに
上記画素データＣ０〜Ｃ３１９が書き込まれる期間ｔy
に、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに記録されている
クロマ画素データＣ［７．．０］の前半の画素データＣ
０〜Ｃ３１９がシリアルアクセスポートを介して出力さ
れるように制御する。また、ランダムアクセスポートを
介して画像メモリ２２にクロマ画素データＣ［７．．
０］の後半の画素データＣ３２０〜Ｃ６３９がシリアル
転送され、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに上記画素
データＣ３２０〜Ｃ６３９が書き込まれる期間ｔyに、
ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに書き込まれたクロマ
画素データＣ［７．．０］の後半の画素データＣ３２０
〜Ｃ６３９がシリアルアクセスポートを介して出力され
るように制御する。
間ｔhに、ランダムアクセスポートを介して画像メモリ
２２に６４０個の輝度画素データＹ［７．．０］がシリ
アル転送され、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに上記
輝度画素データＹ［７．．０］が書き込まれる期間ｔy
に、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに書き込まれた輝
度画素データＹ［７．．０］がシリアルアクセスポート
を介して出力されるように制御する。また、ランダムア
クセスポートを介して画像メモリ２２にクロマ画素デー
タＣ［７．．０］の前半の画素データＣ０〜Ｃ３１９が
シリアル転送され、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに
上記画素データＣ０〜Ｃ３１９が書き込まれる期間ｔy
に、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに記録されている
クロマ画素データＣ［７．．０］の前半の画素データＣ
０〜Ｃ３１９がシリアルアクセスポートを介して出力さ
れるように制御する。また、ランダムアクセスポートを
介して画像メモリ２２にクロマ画素データＣ［７．．
０］の後半の画素データＣ３２０〜Ｃ６３９がシリアル
転送され、ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに上記画素
データＣ３２０〜Ｃ６３９が書き込まれる期間ｔyに、
ＶＲＡＭ２２ａ，ＶＲＡＭ２２ｂに書き込まれたクロマ
画素データＣ［７．．０］の後半の画素データＣ３２０
〜Ｃ６３９がシリアルアクセスポートを介して出力され
るように制御する。
【００６５】上述のような構成をした画像記憶装置１０
０の動作を上記図１及び上記図３を用いて説明する。
０の動作を上記図１及び上記図３を用いて説明する。
【００６６】入力データ変換部１は、入力された画像デ
ータを輝度信号Ｙと２系統の色信号Ｕ，Ｖ（＝クロマ信
号Ｃ）に分離し、そのサンプリングレートが４：２：０
でノンインターレースのデータ形式に変換する。そし
て、変換した輝度信号Ｙと２系統の色信号Ｕ，Ｖ（＝ク
ロマ信号Ｃ）を画像記憶部２のアクセス制御部２１に供
給する。
ータを輝度信号Ｙと２系統の色信号Ｕ，Ｖ（＝クロマ信
号Ｃ）に分離し、そのサンプリングレートが４：２：０
でノンインターレースのデータ形式に変換する。そし
て、変換した輝度信号Ｙと２系統の色信号Ｕ，Ｖ（＝ク
ロマ信号Ｃ）を画像記憶部２のアクセス制御部２１に供
給する。
【００６７】アクセス制御部２１は、入力データ変換部
１により得られた輝度信号Ｙを偶数番目の画素のデータ
列と奇数番目の画素のデータ列とに分離し、偶数番目の
画素データを上位ビット、奇数番目の画素データを下位
ビットとして１６ビットから成る輝度データＹd［１
５．．０］を生成する。また、入力データ変換部１によ
り得られたクロマ信号Ｃを２系統の色信号Ｕ，Ｖに分離
し、２系統の色信号Ｕ，Ｖを前半の画素のデータ列と後
半の画素のデータ列とに各々分離する。そして、２系統
の色信号Ｕ，Ｖの前半の画素のデータを上位ビット、後
半の画素のデータ下位ビットとして１６ビットから成る
色データＵd［１５．．０］と色データＶd［１５．．
０］を生成する。このようにして生成した輝度データＹ
d［１５．．０］、色データＵd［１５．．０］、及び、
色データＶd［１５．．０］を切換え出力することによ
り、変換データＤａｔａ［１５．．０］を生成する。そ
して、生成した変換データＤａｔａ［１５．．０］がＶ
ＲＡＭ２２ａとＶＲＡＭ２２ｂに順に書き込まれるよう
に、画像メモリ２２におけるＲＡＳ，ＣＡＳ，ＤＴ、Ｓ
Ｃ等の入力を制御する。
１により得られた輝度信号Ｙを偶数番目の画素のデータ
列と奇数番目の画素のデータ列とに分離し、偶数番目の
画素データを上位ビット、奇数番目の画素データを下位
ビットとして１６ビットから成る輝度データＹd［１
５．．０］を生成する。また、入力データ変換部１によ
り得られたクロマ信号Ｃを２系統の色信号Ｕ，Ｖに分離
し、２系統の色信号Ｕ，Ｖを前半の画素のデータ列と後
半の画素のデータ列とに各々分離する。そして、２系統
の色信号Ｕ，Ｖの前半の画素のデータを上位ビット、後
半の画素のデータ下位ビットとして１６ビットから成る
色データＵd［１５．．０］と色データＶd［１５．．
０］を生成する。このようにして生成した輝度データＹ
d［１５．．０］、色データＵd［１５．．０］、及び、
色データＶd［１５．．０］を切換え出力することによ
り、変換データＤａｔａ［１５．．０］を生成する。そ
して、生成した変換データＤａｔａ［１５．．０］がＶ
ＲＡＭ２２ａとＶＲＡＭ２２ｂに順に書き込まれるよう
に、画像メモリ２２におけるＲＡＳ，ＣＡＳ，ＤＴ、Ｓ
Ｃ等の入力を制御する。
【００６８】また、アクセス制御部２１は、ＶＲＡＭ２
２ａとＶＲＡＭ２２ｂに書き込まれた変換データＤａｔ
ａ［１５．．０］が順にシリアルアクセスポートから読
み出されるように、画像メモリ２２におけるＲＡＳ，Ｃ
ＡＳ，ＤＴ、ＳＣ等の入力を制御する。
２ａとＶＲＡＭ２２ｂに書き込まれた変換データＤａｔ
ａ［１５．．０］が順にシリアルアクセスポートから読
み出されるように、画像メモリ２２におけるＲＡＳ，Ｃ
ＡＳ，ＤＴ、ＳＣ等の入力を制御する。
【００６９】この時、制御部４は、画像メモリ２２への
書き込み、及び、読出しが同時に行われようにアクセス
制御部２１を制御する。
書き込み、及び、読出しが同時に行われようにアクセス
制御部２１を制御する。
【００７０】シリアルアクセスポートから読み出された
１６ビットの変換データＤａｔａ［１５．．０］デー
タ、即ち、データＳｏ［１５．．０］は、データ出力部
２３に供給される。
１６ビットの変換データＤａｔａ［１５．．０］デー
タ、即ち、データＳｏ［１５．．０］は、データ出力部
２３に供給される。
【００７１】データ出力部２３は、シリアルアクセスポ
ートを介して供給されたデータＳｏ［１５．．０］を、
画像記憶部２に入力された輝度信号Ｙとクロマ信号Ｃと
同じシーケンスとなるように変換して再生データ変換部
３に供給する。
ートを介して供給されたデータＳｏ［１５．．０］を、
画像記憶部２に入力された輝度信号Ｙとクロマ信号Ｃと
同じシーケンスとなるように変換して再生データ変換部
３に供給する。
【００７２】再生データ変換部３は、データ出力部２３
で得られた輝度信号Ｙとクロマ信号に基いて画像表示の
ための再生データを生成し、例えば、図示していない表
示装置に供給する。
で得られた輝度信号Ｙとクロマ信号に基いて画像表示の
ための再生データを生成し、例えば、図示していない表
示装置に供給する。
【００７３】表示装置は、再生データ変換部３からの再
生データに基いた画像を表示する。また、外部記憶装置
２００に輝度信号Ｙ、色信号Ｕ、及び、色信号Ｖを個別
に転送する場合には、アクセス制御部２１は、ＶＲＡＭ
２２ａ，ＶＲＡＭ２２ｂから読み出された変換データＤ
ａｔａ［１５．．０］を輝度データＹd［１５．．
０］、色データＵd［１５．．０］、或は、色データＶd
［１５．．０］に振り分け、個別に外部記憶装置２００
を転送する。
生データに基いた画像を表示する。また、外部記憶装置
２００に輝度信号Ｙ、色信号Ｕ、及び、色信号Ｖを個別
に転送する場合には、アクセス制御部２１は、ＶＲＡＭ
２２ａ，ＶＲＡＭ２２ｂから読み出された変換データＤ
ａｔａ［１５．．０］を輝度データＹd［１５．．
０］、色データＵd［１５．．０］、或は、色データＶd
［１５．．０］に振り分け、個別に外部記憶装置２００
を転送する。
【００７４】上述のように、本実施例では、入力された
画像データを画像メモリ２２に書き込むためのデータに
変換し、画像メモリ２２には、２枚の２メガビットビデ
オ用デュアルポートメモリを使用しているため、メモリ
のコストを低減することができる。
画像データを画像メモリ２２に書き込むためのデータに
変換し、画像メモリ２２には、２枚の２メガビットビデ
オ用デュアルポートメモリを使用しているため、メモリ
のコストを低減することができる。
【００７５】また、この画像記憶装置１００から外部記
憶装置２００に輝度信号Ｙ、色信号Ｕ、及び、色信号Ｖ
を個別にデータ転送する場合には、１６ビット単位でア
クセスすることができるため、高速にデータを転送する
ことができる。
憶装置２００に輝度信号Ｙ、色信号Ｕ、及び、色信号Ｖ
を個別にデータ転送する場合には、１６ビット単位でア
クセスすることができるため、高速にデータを転送する
ことができる。
【００７６】次に、本発明の第２の実施例に係る画像記
憶装置について説明する。
憶装置について説明する。
【００７７】上述した第１の実施例では、画像メモリ２
２として、２枚の２メガビットＶＲＡＭを使用すること
としたが、本実施例では、画像メモリ２２として、４メ
ガビットシンクロナスダイナミックラムを使用する。
２として、２枚の２メガビットＶＲＡＭを使用すること
としたが、本実施例では、画像メモリ２２として、４メ
ガビットシンクロナスダイナミックラムを使用する。
【００７８】尚、画像記憶装置の構成、及び、データの
入出力シーケンスは、第１の実施例と同様であり、その
詳細な説明を省略する。
入出力シーケンスは、第１の実施例と同様であり、その
詳細な説明を省略する。
【００７９】まず、シンクロナスダイナミックラム（以
下、シンクロナスＤＲＡＭと言う。）では、データの入
出力が外部クロックに同期して行われるため、データ間
のスキュが無視される。また、データの記録、及び、読
出しは、同一ロウ・アドレス上のデータを２，４，８ワ
ードのブロック単位で連続して行われる。さらに、その
アクセスは、ブロックの開始アドレスのみを与えるだけ
で、以降のアドレスはシンクロナスＤＲＡＭ内部でイン
クリメントされる。このような、クロックに同期したア
クセスが可能な４メガビットシンクロナスＤＲＡＭを画
像メモリ２２とする。
下、シンクロナスＤＲＡＭと言う。）では、データの入
出力が外部クロックに同期して行われるため、データ間
のスキュが無視される。また、データの記録、及び、読
出しは、同一ロウ・アドレス上のデータを２，４，８ワ
ードのブロック単位で連続して行われる。さらに、その
アクセスは、ブロックの開始アドレスのみを与えるだけ
で、以降のアドレスはシンクロナスＤＲＡＭ内部でイン
クリメントされる。このような、クロックに同期したア
クセスが可能な４メガビットシンクロナスＤＲＡＭを画
像メモリ２２とする。
【００８０】ここで、シンクロナスＤＲＡＭでは、メモ
リへの書き込み及び読出しが同時に行うことができない
ため、１クロック毎に交互にメモリへの書き込みと読出
しを行う。即ち、シンクロナスＤＲＡＭでは、メモリへ
の書き込み、及び、読出しは、ビデオレートの２倍の速
さで行われる。このため、制御部４は、データの書き込
み、及び、読出しが２倍のクロックで同時に行われるよ
うにアクセス制御部２１を制御する。
リへの書き込み及び読出しが同時に行うことができない
ため、１クロック毎に交互にメモリへの書き込みと読出
しを行う。即ち、シンクロナスＤＲＡＭでは、メモリへ
の書き込み、及び、読出しは、ビデオレートの２倍の速
さで行われる。このため、制御部４は、データの書き込
み、及び、読出しが２倍のクロックで同時に行われるよ
うにアクセス制御部２１を制御する。
【００８１】上述のように、２枚の２メガビットＶＲＡ
Ｍの換わりに４メガビットシンクロナスＤＲＡＭを画像
メモリ２２と使用することにより、さらに高速にデータ
を転送することができる。
Ｍの換わりに４メガビットシンクロナスＤＲＡＭを画像
メモリ２２と使用することにより、さらに高速にデータ
を転送することができる。
【００８２】次に、本発明の第３の実施例に係る画像記
憶装置について説明する。
憶装置について説明する。
【００８３】上述した第１の実施例では、画像メモリ２
２に２枚の２メガビットＶＲＡＭを使用し、第２の実施
例では、画像メモリ２２に４メガビットシンクロナスＤ
ＲＡＭを使用したが、本実施例では、画像メモリ２２に
複数の２メガビットＶＲＡＭを使用する。
２に２枚の２メガビットＶＲＡＭを使用し、第２の実施
例では、画像メモリ２２に４メガビットシンクロナスＤ
ＲＡＭを使用したが、本実施例では、画像メモリ２２に
複数の２メガビットＶＲＡＭを使用する。
【００８４】尚、上記図３に示した画像記憶部２と同じ
構成要素には同一の符号を付し、その詳細な説明を省略
する。
構成要素には同一の符号を付し、その詳細な説明を省略
する。
【００８５】即ち、画像メモリ２２は、図９に示すよう
に、各々２枚の２メガビットＶＲＡＭから成るｎ個のメ
モリＭ１〜Ｍｎと、ｎ個のメモリＭ１〜Ｍｎからデータ
を記録するメモリを選択するセレクタ２２ａと、ｎ個の
メモリＭ１〜Ｍｎからデータを読み出すメモリを選択す
るセレクタ２２ｂとを備えている。また、本実施例で
は、上記図１に示した制御部４は、セレクタ２２ａ，２
ｂのメモリ選択の制御を行う。
に、各々２枚の２メガビットＶＲＡＭから成るｎ個のメ
モリＭ１〜Ｍｎと、ｎ個のメモリＭ１〜Ｍｎからデータ
を記録するメモリを選択するセレクタ２２ａと、ｎ個の
メモリＭ１〜Ｍｎからデータを読み出すメモリを選択す
るセレクタ２２ｂとを備えている。また、本実施例で
は、上記図１に示した制御部４は、セレクタ２２ａ，２
ｂのメモリ選択の制御を行う。
【００８６】メモリＭ１〜Ｍｎは、各々が、上記図５で
示したような２枚の２メガビットＶＲＡＭ２２ａ，ＶＲ
ＡＭ２２ｂとから成り、入力された画像データがｎ枚分
記憶される。
示したような２枚の２メガビットＶＲＡＭ２２ａ，ＶＲ
ＡＭ２２ｂとから成り、入力された画像データがｎ枚分
記憶される。
【００８７】この時、制御部４は、データを記録するメ
モリをｎ個のメモリＭ１〜Ｍｎから選択するためのチッ
プセレクト信号Ｃ１をセレクタ２２ａに供給する。
モリをｎ個のメモリＭ１〜Ｍｎから選択するためのチッ
プセレクト信号Ｃ１をセレクタ２２ａに供給する。
【００８８】セレクタ２２ａは、制御部４からのチップ
セレクト信号Ｃ１で示されたメモリＭｘをｎ個のメモリ
Ｍ１〜Ｍｎから選択する。
セレクト信号Ｃ１で示されたメモリＭｘをｎ個のメモリ
Ｍ１〜Ｍｎから選択する。
【００８９】アクセス制御部２１は、セレクタ２２ａは
で選択されたメモリＭｘをアクセスして、記録する順に
並べ変えたデータを順に書き込む。
で選択されたメモリＭｘをアクセスして、記録する順に
並べ変えたデータを順に書き込む。
【００９０】また、メモリＭ１〜Ｍｎに書き込まれたデ
ータを読み出す場合、制御部２５は、データを読み出す
メモリをｎ個のメモリＭ１〜Ｍｎから選択するためのチ
ップセレクト信号Ｃ２をセレクタ２２ｂに供給する。
ータを読み出す場合、制御部２５は、データを読み出す
メモリをｎ個のメモリＭ１〜Ｍｎから選択するためのチ
ップセレクト信号Ｃ２をセレクタ２２ｂに供給する。
【００９１】セレクタ２２ｂは、制御部４からのチップ
セレクト信号Ｃ２で示されたメモリＭｙをｎ個のメモリ
Ｍ１〜Ｍｎから選択する。これと同時に制御部４は、選
択されたメモリＭｙからデータが読み出されるようにア
クセス制御部２１を制御する。セレクタ２２ｂは、選択
されたメモリＭｙから読み出されるデータをデータ出力
部２３に供給する。
セレクト信号Ｃ２で示されたメモリＭｙをｎ個のメモリ
Ｍ１〜Ｍｎから選択する。これと同時に制御部４は、選
択されたメモリＭｙからデータが読み出されるようにア
クセス制御部２１を制御する。セレクタ２２ｂは、選択
されたメモリＭｙから読み出されるデータをデータ出力
部２３に供給する。
【００９２】上述のように、各々少なくとも１フレーム
分の記憶容量を有する複数のメモリを画像メモリ２２に
備えることにより、高速に複数の画像をアクセスするこ
とができる。
分の記憶容量を有する複数のメモリを画像メモリ２２に
備えることにより、高速に複数の画像をアクセスするこ
とができる。
【００９３】尚、各々２枚の２メガビットＶＲＡＭから
成るｎ個のメモリＭ１〜Ｍｎの換わりに、ｎ枚の４メガ
ビットシンクロナスＤＲＡＭを使用してもよい。
成るｎ個のメモリＭ１〜Ｍｎの換わりに、ｎ枚の４メガ
ビットシンクロナスＤＲＡＭを使用してもよい。
【００９４】
【発明の効果】本発明に係る画像記憶装置では、入力デ
ータ変換手段は、輝度信号と２系統の色信号のサンプリ
ングレートが４：２：０でノンインターレースのデータ
形式である入力されたカラー画像データの輝度信号を偶
数番目の画素のデータ列と奇数番目の画素のデータ列と
に分離し、上記カラー画像データの２系統の色信号を前
半の画素のデータ列と後半の画素のデータ列とに分離
し、分離した各データを分配して並べ変える。記憶手段
は、少なくとも１フレーム分の記憶容量を有し、上記入
力変換手段により並び変えられた順に各データを記憶す
る。表示データ変換手段は、上記記憶手段に記憶された
データを画像表示データに変換する。制御手段は、上記
記憶手段へのデータの書き込みに同期するように上記入
力データ変換手段を制御する。記録手段には、輝度信号
２行に対して２系統の色信号１行が入力データ変換手段
により変換された順に記録される。これにより、記録手
段の必要容量を少なくすることができるため、記録手段
のコストを低減することができる。また、記録手段に記
録された輝度信号と２系統の色信号を個別にアクセスす
る場合、輝度信号と２系統の色信号を各々記録手段から
読み出されるデータ単位でアクセスすることができるた
め、高速にデータを転送することができる。
ータ変換手段は、輝度信号と２系統の色信号のサンプリ
ングレートが４：２：０でノンインターレースのデータ
形式である入力されたカラー画像データの輝度信号を偶
数番目の画素のデータ列と奇数番目の画素のデータ列と
に分離し、上記カラー画像データの２系統の色信号を前
半の画素のデータ列と後半の画素のデータ列とに分離
し、分離した各データを分配して並べ変える。記憶手段
は、少なくとも１フレーム分の記憶容量を有し、上記入
力変換手段により並び変えられた順に各データを記憶す
る。表示データ変換手段は、上記記憶手段に記憶された
データを画像表示データに変換する。制御手段は、上記
記憶手段へのデータの書き込みに同期するように上記入
力データ変換手段を制御する。記録手段には、輝度信号
２行に対して２系統の色信号１行が入力データ変換手段
により変換された順に記録される。これにより、記録手
段の必要容量を少なくすることができるため、記録手段
のコストを低減することができる。また、記録手段に記
録された輝度信号と２系統の色信号を個別にアクセスす
る場合、輝度信号と２系統の色信号を各々記録手段から
読み出されるデータ単位でアクセスすることができるた
め、高速にデータを転送することができる。
【００９５】また、本発明に係る画像記憶装置では、上
記記憶手段は、デュアルポートメモリである。上記制御
手段は、上記記憶手段へのデータの書き込み及び読出し
が同時に行われるように上記入力データ変換手段と上記
表示データ変換手段を制御する。これにより、さらに高
速にデータを転送することができる。
記記憶手段は、デュアルポートメモリである。上記制御
手段は、上記記憶手段へのデータの書き込み及び読出し
が同時に行われるように上記入力データ変換手段と上記
表示データ変換手段を制御する。これにより、さらに高
速にデータを転送することができる。
【００９６】また、本発明に係る画像記憶装置では、上
記記憶手段は、シンクロナスダイナミック形ランダムア
クセスメモリである。上記制御手段は、上記記憶手段へ
のデータの書き込み及び読出しが１クロックに交互に行
われるように上記入力データ変換手段と上記表示データ
変換手段を制御する。これにより、さらに高速にデータ
を転送することができる。
記記憶手段は、シンクロナスダイナミック形ランダムア
クセスメモリである。上記制御手段は、上記記憶手段へ
のデータの書き込み及び読出しが１クロックに交互に行
われるように上記入力データ変換手段と上記表示データ
変換手段を制御する。これにより、さらに高速にデータ
を転送することができる。
【００９７】また、本発明に係る画像記憶装置では、デ
ータ形式変換手段は、入力されたカラー画像データのサ
ンプリングレートが４：２：０でノンインターレースの
データ形式に変換し、４：２：０のデータ形式に変換し
たカラー画像データを上記入力データ変換手段に供給す
る。これにより、入力されるカラー画像データのデータ
形式にかかわらず、記録手段のコストを低減することが
でき、高速にデータを転送することができる。
ータ形式変換手段は、入力されたカラー画像データのサ
ンプリングレートが４：２：０でノンインターレースの
データ形式に変換し、４：２：０のデータ形式に変換し
たカラー画像データを上記入力データ変換手段に供給す
る。これにより、入力されるカラー画像データのデータ
形式にかかわらず、記録手段のコストを低減することが
でき、高速にデータを転送することができる。
【００９８】また、本発明に係る画像記憶装置では、上
記記憶手段は、各々少なくとも１フレーム分の記憶容量
を有する複数のメモリ手段から成る。上記制御手段は、
上記記憶手段からデータの書き込み及び読出しを行うメ
モリ手段を選択し、選択したメモリ手段にデータの書き
込み及び読出しが行われるように制御する。これによ
り、複数の画像を取り扱う場合においても、記録手段の
コストを低減することができ、高速にデータを転送する
ことができる。
記記憶手段は、各々少なくとも１フレーム分の記憶容量
を有する複数のメモリ手段から成る。上記制御手段は、
上記記憶手段からデータの書き込み及び読出しを行うメ
モリ手段を選択し、選択したメモリ手段にデータの書き
込み及び読出しが行われるように制御する。これによ
り、複数の画像を取り扱う場合においても、記録手段の
コストを低減することができ、高速にデータを転送する
ことができる。
【図１】本発明の第１の実施例に係る画像記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】入力されたカラー画像データの輝度信号及びク
ロマ信号のデータ変換のタイミングを説明するためのタ
イミングチャートである。
ロマ信号のデータ変換のタイミングを説明するためのタ
イミングチャートである。
【図３】上記画像記憶装置の画像記憶部の構成を示すブ
ロック図である。
ロック図である。
【図４】上記画像記憶部のアクセス制御部の構成の一部
を示すブロック図である。
を示すブロック図である。
【図５】画像記憶部の画像メモリに画像データが記録さ
れた状態のメモリフォーマットを示す図である。
れた状態のメモリフォーマットを示す図である。
【図６】上記画像メモリのシリアルポートから読み出さ
れるデータのタイミングを示すタイミングチャートであ
る。
れるデータのタイミングを示すタイミングチャートであ
る。
【図７】上記画像記憶部から出力されるデータのタイミ
ングをを示すタイミングチャートである。
ングをを示すタイミングチャートである。
【図８】上記画像メモリへの記録、及び、読出しタイミ
ングを示すタイミングチャートである。
ングを示すタイミングチャートである。
【図９】本発明の第２の実施例に係る画像記憶装置の画
像記憶部の構成を示すブロック図である。
像記憶部の構成を示すブロック図である。
【図１０】従来の画像メモリに画像データが記録された
状態のメモリフォーマットを示す図である。
状態のメモリフォーマットを示す図である。
１ 入力データ変換部 ２ 画像記憶部 ３ 再生データ変換部 ４ 制御部 ２１ アクセス制御部 ２２ 画像メモリ ２３ データ出力部 １００ 画像記憶装置 ２００ 外部記憶装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 9/07 Ａ
Claims (5)
- 【請求項１】 輝度信号と２系統の色信号のサンプリン
グレートが４：２：０でノンインターレースのデータ形
式で入力されたカラー画像データの輝度信号を偶数番目
の画素のデータ列と奇数番目の画素のデータ列とに分離
し、上記カラー画像データの２系統の色信号を前半の画
素のデータ列と後半の画素のデータ列とに分離し、分離
した各データを分配して並べ変える入力データ変換手段
と、 少なくとも１フレーム分の記憶容量を有し、上記
入力変換手段により並び変えられた順に各データを記憶
する記憶手段と、 上記記憶手段に記憶されたデータを画像表示データに変
換する表示データ変換手段と、 上記記憶手段へのデータの書き込みに同期するように上
記入力データ変換手段を制御する制御手段とを備えるこ
とを特徴とする画像記憶装置。 - 【請求項２】 上記記憶手段は、デュアルポートメモリ
であり、 上記制御手段は、上記記憶手段へのデータの書き込み及
び読出しが同時に行われるように上記入力データ変換手
段と上記表示データ変換手段を制御することを特徴とす
る請求項１記載の画像記憶装置。 - 【請求項３】 上記記憶手段は、シンクロナスダイナミ
ック形ランダムアクセスメモリであり、 上記制御手段は、１クロック毎に上記記憶手段へのデー
タの書き込み及び読出しが交互に行われるように上記入
力データ変換手段と上記表示データ変換手段を制御する
ことを特徴とする請求項１記載の画像記憶装置。 - 【請求項４】 入力されたカラー画像データをサンプリ
ングレートが４：２：０でノンインターレースのデータ
形式に変換するデータ形式変換手段を備え、 上記データ形式変換手段は、サンプリングレートを４：
２：０のデータ形式に変換したカラー画像データを上記
入力データ変換手段に供給することを特徴とする請求項
１記載の画像記憶装置。 - 【請求項５】 上記記憶手段は、各々少なくとも１フレ
ーム分の記憶容量を有する複数のメモリ手段から成り、 上記制御手段は、データの書き込み及び読出しを行うメ
モリ手段を選択し、選択したメモリ手段にデータの書き
込み及び読出しが行われるように制御することを特徴と
する請求項１記載の画像記憶装置。
Priority Applications (3)
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|---|---|---|---|
| JP30894594A JP3489228B2 (ja) | 1994-12-13 | 1994-12-13 | 画像記憶装置 |
| US08/568,646 US5654773A (en) | 1994-12-13 | 1995-12-07 | Picture storage device separates luminance signal into even number and odd number data and separates two channel color signal into former half pixels and latter half pixels |
| US08/828,390 US5838394A (en) | 1994-12-13 | 1997-03-28 | Picture storage device separates luminance signal into even number and odd number data and separates two channel color signal into former half pixels and latter half pixels |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30894594A JP3489228B2 (ja) | 1994-12-13 | 1994-12-13 | 画像記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP3489228B2 JP3489228B2 (ja) | 2004-01-19 |
Family
ID=17987152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30894594A Expired - Fee Related JP3489228B2 (ja) | 1994-12-13 | 1994-12-13 | 画像記憶装置 |
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| TWI288568B (en) * | 2004-12-10 | 2007-10-11 | Seiko Epson Corp | Image display method and device, and projector |
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-
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1997
- 1997-03-28 US US08/828,390 patent/US5838394A/en not_active Expired - Fee Related
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