JP2594750B2 - 高画質テレビジョンのメモリアドレスコントロールおよびディスプレイコントロール装置 - Google Patents
高画質テレビジョンのメモリアドレスコントロールおよびディスプレイコントロール装置Info
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- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高画質ＴＶ（ＨＤＴＶ）
の動きの補償のためのメモリアドレスコントロールおよ
びディスプレイ装置に関するもので、高画質ＴＶ（ＨＤ
ＴＶ）の動きの補償のためにコントローラから発生され
たアドレスをメモリと効果的にインターフェーシング
し、入出力データのＩ／Ｏコントローラを用いてメモリ
の入出力データを制御することができ、アドレスコント
ローラのディスプレイリードコントロール手段によりフ
レームメモリにブロック単位で貯蔵されたデータをラス
タスキャン方式でリードして画面にディスプレイさせる
ようにし、ディスプレイコントロール手段によりフレー
ムメモリから出力されたデータから輝度信号と色差信号
を分離することにより高画質ＴＶを始めとしてビデオフ
ォーン、ＭＰＥＧ、カラオケ、マルチメディア等のデジ
タル映像圧縮方式の動き補償回路に適用させるようにし
たものに関するものである。
の動きの補償のためのメモリアドレスコントロールおよ
びディスプレイ装置に関するもので、高画質ＴＶ（ＨＤ
ＴＶ）の動きの補償のためにコントローラから発生され
たアドレスをメモリと効果的にインターフェーシング
し、入出力データのＩ／Ｏコントローラを用いてメモリ
の入出力データを制御することができ、アドレスコント
ローラのディスプレイリードコントロール手段によりフ
レームメモリにブロック単位で貯蔵されたデータをラス
タスキャン方式でリードして画面にディスプレイさせる
ようにし、ディスプレイコントロール手段によりフレー
ムメモリから出力されたデータから輝度信号と色差信号
を分離することにより高画質ＴＶを始めとしてビデオフ
ォーン、ＭＰＥＧ、カラオケ、マルチメディア等のデジ
タル映像圧縮方式の動き補償回路に適用させるようにし
たものに関するものである。
【０００２】
【従来の技術】一般に高画質テレビジョン（ＡＴＶ；Ad
vanced Television、ＨＤＴＶ；HighDefinition Televi
sion）は、既存のテレビジョンに比べて走査線数を２倍
以上に増し縦横比を増して、画面の高精密化、大型化を
実現させ得るようにしたものである。
vanced Television、ＨＤＴＶ；HighDefinition Televi
sion）は、既存のテレビジョンに比べて走査線数を２倍
以上に増し縦横比を増して、画面の高精密化、大型化を
実現させ得るようにしたものである。
【０００３】これは、１１２５走査線数（Scanning lin
e number）、１０３５有効走査線数（Active scanning
line）、６０Ｈｚフィールド周波数（Fieid frequenc
y）、２：１飛び越し走査（Interlaced scanning）、１
６：９縦横比（Aspect ratio）、走査線数当り画素数
（Pixel number）、１９２０輝度信号（Luminance sign
al）、９６０色差信号（Color difference signal）を
基本骨格として国際無線通信諮問委員会（ＣＣＩＲ；co
mie Consultatif International das Radiocommunicati
ons）により規格化が誘導されている。
e number）、１０３５有効走査線数（Active scanning
line）、６０Ｈｚフィールド周波数（Fieid frequenc
y）、２：１飛び越し走査（Interlaced scanning）、１
６：９縦横比（Aspect ratio）、走査線数当り画素数
（Pixel number）、１９２０輝度信号（Luminance sign
al）、９６０色差信号（Color difference signal）を
基本骨格として国際無線通信諮問委員会（ＣＣＩＲ；co
mie Consultatif International das Radiocommunicati
ons）により規格化が誘導されている。
【０００４】このような高画質テレビジョンの技術の一
例としては、アメリカ合衆国のNorth American Philips
Corporation社の米国特許第４，８９９，２２０号を例
示することができる。
例としては、アメリカ合衆国のNorth American Philips
Corporation社の米国特許第４，８９９，２２０号を例
示することができる。
【０００５】これは、大きい縦横比のＴＶ信号を主パネ
ル信号（Main panel component）と増補パネル信号（Au
gmentation panel component）とに分離して送信した信
号を標準ＮＴＳＣ受像機（Standard NTSC Receiver）で
受信する時に２つ以上のパネル信号を受像機でエラーな
く再結合して画像を具現する技術で、ＮＴＳＣテレビジ
ョンシステムとの互換性を念頭において開発されたもの
である。
ル信号（Main panel component）と増補パネル信号（Au
gmentation panel component）とに分離して送信した信
号を標準ＮＴＳＣ受像機（Standard NTSC Receiver）で
受信する時に２つ以上のパネル信号を受像機でエラーな
く再結合して画像を具現する技術で、ＮＴＳＣテレビジ
ョンシステムとの互換性を念頭において開発されたもの
である。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の技術はＮＴＳＣテレビジョンシステムとの互
換性のための技術であるため、動きの補償のためのフレ
ームメモリアドレスコントロールおよびディスプレイ技
術は提示されなかった。したがって、本発明は前記問題
点に鑑みてなされたもので、高画質テレビジョンのメモ
リアドレスおよびディスプレイコントロール装置を提供
することを目的とする。
うな従来の技術はＮＴＳＣテレビジョンシステムとの互
換性のための技術であるため、動きの補償のためのフレ
ームメモリアドレスコントロールおよびディスプレイ技
術は提示されなかった。したがって、本発明は前記問題
点に鑑みてなされたもので、高画質テレビジョンのメモ
リアドレスおよびディスプレイコントロール装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に本発明は、動きベクトルとコントロール信号とを用い
てリードアドレスおよびライトアドレスをコントロール
するものであって、ディスプレイリードアドレスを発生
するディスプレイリードコントロール手段と、動き補償
リードアドレスを発生する動き補償リードコントロール
手段と、ラスターフォーマットライトアドレスを発生す
るラスターフォーマットライトコントロール手段とから
なるアドレスコントローラー（１００）と、以前のフレ
ームの映像データを貯蔵する前メモリ（２００）と、現
在のフレームの映像データを貯蔵する現メモリ（３０
０）とからなるメモリ部（３５０）と、前記メモリ部
（３５０）における前メモリ（２００）と現メモリ（３
００）を交互に機能させるため、前記アドレスコントロ
ーラー（１００）から出力されるアドレスを２：１にマ
ルチプレクシングするマルチプレクシング手段と、フレ
ーム信号と当該フレーム信号を反転させた逆フレーム信
号とを用いて前記メモリ部（３５０）への映像データの
入出力を制御するＩ／Ｏコントローラー（４００）と、
前記Ｉ／Ｏコント ローラー（４００）の制御下で前記メ
モリ部（３５０）からの映像データの入力を制御するデ
ィスプレイコントロール手段（５００）と、前記Ｉ／Ｏ
コントローラー（４００）の制御により前記メモリ部
（３５０）から以前のフレームの映像データを読み出
し、これに差映像（ＤＣＴ係数）を加えて現在のフレー
ムの映像データに変換する動き補償部（６００）とから
構成されることを特徴とする。
に本発明は、動きベクトルとコントロール信号とを用い
てリードアドレスおよびライトアドレスをコントロール
するものであって、ディスプレイリードアドレスを発生
するディスプレイリードコントロール手段と、動き補償
リードアドレスを発生する動き補償リードコントロール
手段と、ラスターフォーマットライトアドレスを発生す
るラスターフォーマットライトコントロール手段とから
なるアドレスコントローラー（１００）と、以前のフレ
ームの映像データを貯蔵する前メモリ（２００）と、現
在のフレームの映像データを貯蔵する現メモリ（３０
０）とからなるメモリ部（３５０）と、前記メモリ部
（３５０）における前メモリ（２００）と現メモリ（３
００）を交互に機能させるため、前記アドレスコントロ
ーラー（１００）から出力されるアドレスを２：１にマ
ルチプレクシングするマルチプレクシング手段と、フレ
ーム信号と当該フレーム信号を反転させた逆フレーム信
号とを用いて前記メモリ部（３５０）への映像データの
入出力を制御するＩ／Ｏコントローラー（４００）と、
前記Ｉ／Ｏコント ローラー（４００）の制御下で前記メ
モリ部（３５０）からの映像データの入力を制御するデ
ィスプレイコントロール手段（５００）と、前記Ｉ／Ｏ
コントローラー（４００）の制御により前記メモリ部
（３５０）から以前のフレームの映像データを読み出
し、これに差映像（ＤＣＴ係数）を加えて現在のフレー
ムの映像データに変換する動き補償部（６００）とから
構成されることを特徴とする。
【０００８】また、前記メモリ部のマルチプレクシング
手段は、アドレスコントローラーのディスプレイリード
コントロール手段と動き補償リードコントロール手段か
ら発生された垂直アドレス（ＤＲＶ）（ＭＲＶ）をマル
チプレクシングする第１マルチプレクサーと、ディスプ
レイリードコントロール手段から発生された水平アドレ
ス（ＤＲＨ）を共通とし、動き補償リードコントロール
手段から発生された偶数メモリ水平アドレス（ＭＲＨ
Ｅ）、奇数メモリ水平アドレス（ＭＲＨＯ）を選択して
マルチプレクシングする第２および第３マルチプレクサ
と、第１乃至第３マルチプレクサからそれぞれ出力され
た垂直アドレス（ＯＵＴ０）、偶数メモリ水平アドレス
（ＯＵＴ１）、奇数メモリ水平アドレス（ＯＵＴ２）と
ラスターフォーマットライトコントロール手段から発生
された垂直、水平アドレス（ＷＶ）、（ＷＨ）とを順次
入力してメモリ部で２：１マルチプレクシングする第４
乃至第９マルチプレクサとを備えてなり、アドレスコン
トローラから発生されたリードアドレスとライトアドレ
スがマルチプレクサによりフレームごとにメモリを交換
するようにアドレシングすることを特徴とする。
手段は、アドレスコントローラーのディスプレイリード
コントロール手段と動き補償リードコントロール手段か
ら発生された垂直アドレス（ＤＲＶ）（ＭＲＶ）をマル
チプレクシングする第１マルチプレクサーと、ディスプ
レイリードコントロール手段から発生された水平アドレ
ス（ＤＲＨ）を共通とし、動き補償リードコントロール
手段から発生された偶数メモリ水平アドレス（ＭＲＨ
Ｅ）、奇数メモリ水平アドレス（ＭＲＨＯ）を選択して
マルチプレクシングする第２および第３マルチプレクサ
と、第１乃至第３マルチプレクサからそれぞれ出力され
た垂直アドレス（ＯＵＴ０）、偶数メモリ水平アドレス
（ＯＵＴ１）、奇数メモリ水平アドレス（ＯＵＴ２）と
ラスターフォーマットライトコントロール手段から発生
された垂直、水平アドレス（ＷＶ）、（ＷＨ）とを順次
入力してメモリ部で２：１マルチプレクシングする第４
乃至第９マルチプレクサとを備えてなり、アドレスコン
トローラから発生されたリードアドレスとライトアドレ
スがマルチプレクサによりフレームごとにメモリを交換
するようにアドレシングすることを特徴とする。
【０００９】さらに、前記Ｉ／Ｏコントローラーは、メ
モリ部の前後メモリをなす各々の偶数、奇数メモリから
ディスプレイコントロール手段および動き補償部へデー
タを供給するデータバスにディレー機能を提供する第１
乃至第４フリップフロップと、第１乃至第４フリップフ
ロップの各入力データバスに、ＤＣＴ係数を遅延するよ
うに並列に印加された第５乃至第８フリップフロップと
を備えてなり、前記第１および第２フリップフロップと
第７および第８フリップフロップとの出力イネーブル端
ではフレーム信号を第３および第４フリップフロップと
第５および第６フリップフロップの出力イネーブル端で
は当該フレーム信号を反転させた逆フレーム信号を受け
てデータの入力方向を制御することを特徴とする。
モリ部の前後メモリをなす各々の偶数、奇数メモリから
ディスプレイコントロール手段および動き補償部へデー
タを供給するデータバスにディレー機能を提供する第１
乃至第４フリップフロップと、第１乃至第４フリップフ
ロップの各入力データバスに、ＤＣＴ係数を遅延するよ
うに並列に印加された第５乃至第８フリップフロップと
を備えてなり、前記第１および第２フリップフロップと
第７および第８フリップフロップとの出力イネーブル端
ではフレーム信号を第３および第４フリップフロップと
第５および第６フリップフロップの出力イネーブル端で
は当該フレーム信号を反転させた逆フレーム信号を受け
てデータの入力方向を制御することを特徴とする。
【００１０】そして、前記アドレスコントローラーのデ
ィスプレイリードコントロール手段は、メモリ部（３５
０）にブロック単位で貯蔵されたデータをラスタースキ
ャン方式で画面にディスプレイするようにライン毎に１
アドレスづつ増加させ、フィールドの開始点でクリアし
て１フィールドをカウントする垂直アドレスカウンタ
と、クロックの２周期毎に１アドレスづつ増加させ、ラ
インの開始点でクリアして１ラインをカウントする水平
アドレスカウンタと、前記垂直アドレスカウンタの出力
ＶＡＤはＹ垂直アドレスの最小位９ビットＶＹとして使
用され、Ｙアドレスの最下位１ビットＶＹは１フィール
ドで０となり、２フィールドで１となる信号フィールド
を使用し、Ｙ水平アドレスＨＹは水平アドレスカウンタ
の出力ＨＡＤを使用する輝度信号（Ｙ）アドレスジェネ
レータと、Ｃ垂直アドレスの最上位１ビットＶＣは水平
アドレスカウンタのＨＡＤを使用し、Ｃ垂直アドレスの
最下位９ビットＶＣは垂直アドレスカウンタの出力ＶＡ
Ｄを使用し、Ｃ水平アドレスの最上位２ビットＨＣはハ
イで固定し、Ｃ水平アドレスの最下位６ビットＨＣは水
平アドレスカウンタの最上位６ビットＨＡＤを使用する
色差信号（Ｃ）アドレスカウンタと、前記輝度信号
（Ｙ）アドレスカウンタと色差信号（Ｃ）アドレスカウ
ンタの出力ＹアドレスとＣアドレスをクロック毎に順次
に選択して出力するマルチプレクサ（ＭＵＸ）とから構
成されることを特徴とする。
ィスプレイリードコントロール手段は、メモリ部（３５
０）にブロック単位で貯蔵されたデータをラスタースキ
ャン方式で画面にディスプレイするようにライン毎に１
アドレスづつ増加させ、フィールドの開始点でクリアし
て１フィールドをカウントする垂直アドレスカウンタ
と、クロックの２周期毎に１アドレスづつ増加させ、ラ
インの開始点でクリアして１ラインをカウントする水平
アドレスカウンタと、前記垂直アドレスカウンタの出力
ＶＡＤはＹ垂直アドレスの最小位９ビットＶＹとして使
用され、Ｙアドレスの最下位１ビットＶＹは１フィール
ドで０となり、２フィールドで１となる信号フィールド
を使用し、Ｙ水平アドレスＨＹは水平アドレスカウンタ
の出力ＨＡＤを使用する輝度信号（Ｙ）アドレスジェネ
レータと、Ｃ垂直アドレスの最上位１ビットＶＣは水平
アドレスカウンタのＨＡＤを使用し、Ｃ垂直アドレスの
最下位９ビットＶＣは垂直アドレスカウンタの出力ＶＡ
Ｄを使用し、Ｃ水平アドレスの最上位２ビットＨＣはハ
イで固定し、Ｃ水平アドレスの最下位６ビットＨＣは水
平アドレスカウンタの最上位６ビットＨＡＤを使用する
色差信号（Ｃ）アドレスカウンタと、前記輝度信号
（Ｙ）アドレスカウンタと色差信号（Ｃ）アドレスカウ
ンタの出力ＹアドレスとＣアドレスをクロック毎に順次
に選択して出力するマルチプレクサ（ＭＵＸ）とから構
成されることを特徴とする。
【００１１】さらに、前記ディスプレイコントロール手
段は、メモリ部から入力されるデータ入力信号（ＤＡＴ
Ａ ＩＮ）をクロックパルスのクロック信号ＳＯ（Ｔ１
３）でラッチして、Ｙ、Ｕ、Ｖデータのうち輝度（Ｙ）
データのみを分離してタイミング信号（ＳＯ Ｙ ＬＡ
ＴＣＨ）を出力するフリップフロップと、前記Ｙタイミ
ング信号（ＳＯ Ｙ ＬＡＴＣＨ）を分離してＹ偶数信
号（Ｙ ＥＶＥＮ ＯＵＴ）とＹ奇数信号（Ｙ ＯＤＤ
ＯＵＴ）を出力する４：１マルチプレクサと、メモリ
部（３５０）から入力されるデータ入力信号（ＤＡＴＡ
ＩＮ）をクロックパルスの８倍周期であるクロック信
号（Ｓ２）でラッチして、Ｙ、Ｕ、Ｖデータのうち色差
信号（Ｕ）のみを分離してタイミング信号（Ｓ２ Ｕ
ＬＡＴＣＨ）を出力するフリップフロップと、ＵとＶの
出力タイミングを合わせるために前記タイミング信号
（Ｓ２ Ｕ ＬＡＴＧＨ）をＳ２の反転信号である所定
のクロック信号（Ｓ２（ＩＮＶ））でラッチしてタイミ
ング信号（Ｓ２（ＩＮＶ）Ｕ ＬＡＴＣＨ）を出力する
フリップフロップと、前記タイミング信号（Ｓ２（ＩＮ
Ｖ） Ｕ ＬＡＴＣＨ）を分離して色差信号（Ｕ）を出
力する８：１マルチプレクサと、メモリ部から入力され
るデータ入力信号（ＤＡＴＡ ＩＮ）をクロック信号
（Ｓ２（ＩＮＶ））でラッチして、Ｙ、Ｕ、Ｖデータの
うち色差信号（Ｖ）のみを分離してタイミング信号（Ｓ
２（ＩＮＶ）Ｖ ＬＡＴＣＨ）を出力するフリップフロ
ップと、前記タイミング信号（Ｓ２（ＩＮＶ）Ｖ ＬＡ
ＴＣＨ）を分離して色差信号（Ｖ）を出力するマルチプ
レクサとから構成されることを特徴とする。
段は、メモリ部から入力されるデータ入力信号（ＤＡＴ
Ａ ＩＮ）をクロックパルスのクロック信号ＳＯ（Ｔ１
３）でラッチして、Ｙ、Ｕ、Ｖデータのうち輝度（Ｙ）
データのみを分離してタイミング信号（ＳＯ Ｙ ＬＡ
ＴＣＨ）を出力するフリップフロップと、前記Ｙタイミ
ング信号（ＳＯ Ｙ ＬＡＴＣＨ）を分離してＹ偶数信
号（Ｙ ＥＶＥＮ ＯＵＴ）とＹ奇数信号（Ｙ ＯＤＤ
ＯＵＴ）を出力する４：１マルチプレクサと、メモリ
部（３５０）から入力されるデータ入力信号（ＤＡＴＡ
ＩＮ）をクロックパルスの８倍周期であるクロック信
号（Ｓ２）でラッチして、Ｙ、Ｕ、Ｖデータのうち色差
信号（Ｕ）のみを分離してタイミング信号（Ｓ２ Ｕ
ＬＡＴＣＨ）を出力するフリップフロップと、ＵとＶの
出力タイミングを合わせるために前記タイミング信号
（Ｓ２ Ｕ ＬＡＴＧＨ）をＳ２の反転信号である所定
のクロック信号（Ｓ２（ＩＮＶ））でラッチしてタイミ
ング信号（Ｓ２（ＩＮＶ）Ｕ ＬＡＴＣＨ）を出力する
フリップフロップと、前記タイミング信号（Ｓ２（ＩＮ
Ｖ） Ｕ ＬＡＴＣＨ）を分離して色差信号（Ｕ）を出
力する８：１マルチプレクサと、メモリ部から入力され
るデータ入力信号（ＤＡＴＡ ＩＮ）をクロック信号
（Ｓ２（ＩＮＶ））でラッチして、Ｙ、Ｕ、Ｖデータの
うち色差信号（Ｖ）のみを分離してタイミング信号（Ｓ
２（ＩＮＶ）Ｖ ＬＡＴＣＨ）を出力するフリップフロ
ップと、前記タイミング信号（Ｓ２（ＩＮＶ）Ｖ ＬＡ
ＴＣＨ）を分離して色差信号（Ｖ）を出力するマルチプ
レクサとから構成されることを特徴とする。
【００１２】
【作用】本発明では、動きベクトルとコントロール信号
を用いてリードアドレスおよびライトアドレスデータを
メモリ部に入出力するように指示し、水平および垂直ア
ドレスカウンタによりディスプレイリードアドレスを発
生させるディスプレイリード手段を有するアドレスコン
トローラと、以前のフレームメモリの映像信号を貯蔵す
る前メモリと現在フレームメモリの映像信号を貯蔵する
現メモリとからなり、前、現メモリ機能が交互に反復さ
れるメモリ部と、メモリ部の出力イネーブル信号にフレ
ーム信号と逆フレーム信号を使用してメモリデータの入
出力を制御するＩ／Ｏコントローラと、Ｉ／Ｏコントロ
ーラにより制御されてメモリ部のメモリデータを引き出
し、ディスプレイ可能にフリップフロップとマルチプレ
クサ（ＭＵＸ）によりアドレスを制御するディスプレイ
コントロール手段と、Ｉ／Ｏコントローラの制御により
前フレームデータを引き出し、差映像（ＤＣＴ係数）に
加えて現フレームの映像信号に変換する動き補償部とか
ら構成し、前記アドレスコントローラから発生されたリ
ードアドレスとライトアドレスは、２：１マルチプレク
サを用いてフレーム毎にメモリを交換してアドレシング
する。
を用いてリードアドレスおよびライトアドレスデータを
メモリ部に入出力するように指示し、水平および垂直ア
ドレスカウンタによりディスプレイリードアドレスを発
生させるディスプレイリード手段を有するアドレスコン
トローラと、以前のフレームメモリの映像信号を貯蔵す
る前メモリと現在フレームメモリの映像信号を貯蔵する
現メモリとからなり、前、現メモリ機能が交互に反復さ
れるメモリ部と、メモリ部の出力イネーブル信号にフレ
ーム信号と逆フレーム信号を使用してメモリデータの入
出力を制御するＩ／Ｏコントローラと、Ｉ／Ｏコントロ
ーラにより制御されてメモリ部のメモリデータを引き出
し、ディスプレイ可能にフリップフロップとマルチプレ
クサ（ＭＵＸ）によりアドレスを制御するディスプレイ
コントロール手段と、Ｉ／Ｏコントローラの制御により
前フレームデータを引き出し、差映像（ＤＣＴ係数）に
加えて現フレームの映像信号に変換する動き補償部とか
ら構成し、前記アドレスコントローラから発生されたリ
ードアドレスとライトアドレスは、２：１マルチプレク
サを用いてフレーム毎にメモリを交換してアドレシング
する。
【００１３】前記Ｉ／Ｏコントローラは、メモリ部の出
力イネーブル信号にフレーム信号と逆フレーム信号を使
用して、メモリから出力された動き補償に必要な映像信
号およびディスプレイ信号とメモリに貯蔵される動き補
償された信号とをそれぞれ分類し、動き補償部とディス
プレイコントロール手段およびメモリ部へデータを送る
ように構成される。
力イネーブル信号にフレーム信号と逆フレーム信号を使
用して、メモリから出力された動き補償に必要な映像信
号およびディスプレイ信号とメモリに貯蔵される動き補
償された信号とをそれぞれ分類し、動き補償部とディス
プレイコントロール手段およびメモリ部へデータを送る
ように構成される。
【００１４】本発明において、高画質ＴＶの動き補償回
路の設計は、メモリの使用が主な課題であり、高画質Ｔ
Ｖの場合に高速のデータ処理を要求するため、輝度、色
差信号に応じてメモリを分離しなく、入力データ順のフ
レーム単位で８段並列処理する。入力データは、４つの
画素単位で結んでデータを貯蔵処理することにより、デ
ータ処理速度を１／４に低める効果を得ると共に、２フ
レーム容量のメモリを使用してデータの貯蔵と出力とを
独立的に遂行するので総１／６速度を低めることにな
る。すなわち、２つのフレームメモリはそれぞれフレー
ム単位で交互にリードとライトされ、特に２つの独立的
なアドレスを有しているので、リードとライトのアドレ
シングは互いに干渉されないように設計される。特に各
フレームメモリは入力順序に応じて再び奇数、偶数に分
けられて２つの偶数、奇数メモリに貯蔵され、動き補償
の効率化が図られる。
路の設計は、メモリの使用が主な課題であり、高画質Ｔ
Ｖの場合に高速のデータ処理を要求するため、輝度、色
差信号に応じてメモリを分離しなく、入力データ順のフ
レーム単位で８段並列処理する。入力データは、４つの
画素単位で結んでデータを貯蔵処理することにより、デ
ータ処理速度を１／４に低める効果を得ると共に、２フ
レーム容量のメモリを使用してデータの貯蔵と出力とを
独立的に遂行するので総１／６速度を低めることにな
る。すなわち、２つのフレームメモリはそれぞれフレー
ム単位で交互にリードとライトされ、特に２つの独立的
なアドレスを有しているので、リードとライトのアドレ
シングは互いに干渉されないように設計される。特に各
フレームメモリは入力順序に応じて再び奇数、偶数に分
けられて２つの偶数、奇数メモリに貯蔵され、動き補償
の効率化が図られる。
【００１５】
【実施例】以下、本発明を添付図面に基づいて詳細に説
明する。
明する。
【００１６】図１は、本発明の高画質ＴＶのメモリアド
レスコントロールおよびディスプレイコントロール装置
の回路構成図である。同図に示すように、本発明の高画
質ＴＶのメモリアドレスコントロールおよびディスプレ
イコントロール装置は、動きベクトルとコントロール信
号を用いてリードアドレスおよびライトアドレスデータ
をメモリ部３５０に入出力するように指示し、アドレス
カウンタによりディスプレイリードアドレスを発生する
ディスプレイリードコントロール手段と、動き補償リー
ドコントロール手段と、ラスターフォーマットライトコ
ントロール手段とからなるアドレスコントローラ１００
と、以前フレームメモリの映像信号を貯蔵する前メモリ
２００と、現在フレームの映像信号を貯蔵する現メモリ
３００とからなり、アドレスコントローラ１００の出力
アドレスが２：１マルチプレクサによるマルチプレシン
グ手段より前、現メモリ機能が交互に反復されるメモリ
部３５０と、メモリ部３５０の出力イネーブル信号とし
てフレーム信号と逆フレーム信号とを使用してメモリデ
ータの入出力を制御するＩ／Ｏコントローラ４００と、
Ｉ／Ｏコントローラ４００により制御されてメモリ部３
５０のメモリデータを引き出し、ディスプレイ可能にフ
リップフロップとマルチプレクサＭＵＸによりアドレス
を制御するディスプレイコントロール手段５００と、Ｉ
／Ｏコントローラの制御により前フレームデータを引き
出し、差映像（ＤＣＴ係数）に加えて現フレームの映像
信号に変換してＩ／Ｏコントローラー４００に提供する
動き補償部６００とから構成される。ここで、ＤＣＴ係
数は、８×４ｂｉｔで、制御信号セレクタは前フレーム
メモリを選択する信号で、ＩＮＴＥＲは、ＤＣＴ係数と
前フレームデータに加えて現フレームメモリで作られる
ようにする信号で、ＩＮＴＲＡは、ＤＣＴ係数だけをＩ
／Ｏコントローラー４００で出力させる信号である。
レスコントロールおよびディスプレイコントロール装置
の回路構成図である。同図に示すように、本発明の高画
質ＴＶのメモリアドレスコントロールおよびディスプレ
イコントロール装置は、動きベクトルとコントロール信
号を用いてリードアドレスおよびライトアドレスデータ
をメモリ部３５０に入出力するように指示し、アドレス
カウンタによりディスプレイリードアドレスを発生する
ディスプレイリードコントロール手段と、動き補償リー
ドコントロール手段と、ラスターフォーマットライトコ
ントロール手段とからなるアドレスコントローラ１００
と、以前フレームメモリの映像信号を貯蔵する前メモリ
２００と、現在フレームの映像信号を貯蔵する現メモリ
３００とからなり、アドレスコントローラ１００の出力
アドレスが２：１マルチプレクサによるマルチプレシン
グ手段より前、現メモリ機能が交互に反復されるメモリ
部３５０と、メモリ部３５０の出力イネーブル信号とし
てフレーム信号と逆フレーム信号とを使用してメモリデ
ータの入出力を制御するＩ／Ｏコントローラ４００と、
Ｉ／Ｏコントローラ４００により制御されてメモリ部３
５０のメモリデータを引き出し、ディスプレイ可能にフ
リップフロップとマルチプレクサＭＵＸによりアドレス
を制御するディスプレイコントロール手段５００と、Ｉ
／Ｏコントローラの制御により前フレームデータを引き
出し、差映像（ＤＣＴ係数）に加えて現フレームの映像
信号に変換してＩ／Ｏコントローラー４００に提供する
動き補償部６００とから構成される。ここで、ＤＣＴ係
数は、８×４ｂｉｔで、制御信号セレクタは前フレーム
メモリを選択する信号で、ＩＮＴＥＲは、ＤＣＴ係数と
前フレームデータに加えて現フレームメモリで作られる
ようにする信号で、ＩＮＴＲＡは、ＤＣＴ係数だけをＩ
／Ｏコントローラー４００で出力させる信号である。
【００１７】図２は、本発明装置で使用されるメモリ構
造を示している。フレームメモリ上に輝度信号（Ｙ）と
色差信号（Ｕ，Ｖ）の位置を示し、Ｙ、Ｕ、Ｖのデータ
をリードするために水平および垂直アドレスの最上位ビ
ット（ＭＳＢ）を使用してつぎのようにＹ、Ｕ、Ｖのア
ドレスを区別する。 水平アドレス 垂直アドレス Ｙ ００ＸＸＸＸＸＸ ＸＸＸＸＸＸＸＸ Ｙ ０１ＸＸＸＸＸＸ ＸＸＸＸＸＸＸＸ Ｙ １０ＸＸＸＸＸＸ ＸＸＸＸＸＸＸＸ Ｕ １１ＸＸＸＸＸＸ ０ＸＸＸＸＸＸＸ Ｖ １１ＸＸＸＸＸＸ １ＸＸＸＸＸＸＸ メモリアドレスコントローラ１００は映像データの動き
補償およびディスプレイのためにメモリ部３５０をコン
トロールする部分で、全１８個のメモリアドレスバスを
使用してメモリ部３５０をコントロールし、これらのう
ち、１０個は垂直アドレス、８個は水平アドレスとして
使用される。
造を示している。フレームメモリ上に輝度信号（Ｙ）と
色差信号（Ｕ，Ｖ）の位置を示し、Ｙ、Ｕ、Ｖのデータ
をリードするために水平および垂直アドレスの最上位ビ
ット（ＭＳＢ）を使用してつぎのようにＹ、Ｕ、Ｖのア
ドレスを区別する。 水平アドレス 垂直アドレス Ｙ ００ＸＸＸＸＸＸ ＸＸＸＸＸＸＸＸ Ｙ ０１ＸＸＸＸＸＸ ＸＸＸＸＸＸＸＸ Ｙ １０ＸＸＸＸＸＸ ＸＸＸＸＸＸＸＸ Ｕ １１ＸＸＸＸＸＸ ０ＸＸＸＸＸＸＸ Ｖ １１ＸＸＸＸＸＸ １ＸＸＸＸＸＸＸ メモリアドレスコントローラ１００は映像データの動き
補償およびディスプレイのためにメモリ部３５０をコン
トロールする部分で、全１８個のメモリアドレスバスを
使用してメモリ部３５０をコントロールし、これらのう
ち、１０個は垂直アドレス、８個は水平アドレスとして
使用される。
【００１８】アドレスコントローラー１００の機能とし
ては、ブロック走査方式単位の映像データをディスプレ
イラスターフォーマット単位の映像データに変換するラ
スターフォーマットライトコントロール手段と、動き補
償のために以前フレームの映像データを出力する動き補
償リードコントロール手段と、ディスプレイのために
Ｙ、Ｕ、Ｖデータを出力するディスプレイリードコント
ロール手段（図９に図示）との３つの部分により構成さ
れている。図３はこれらの部分のアドレスタイミング図
である。
ては、ブロック走査方式単位の映像データをディスプレ
イラスターフォーマット単位の映像データに変換するラ
スターフォーマットライトコントロール手段と、動き補
償のために以前フレームの映像データを出力する動き補
償リードコントロール手段と、ディスプレイのために
Ｙ、Ｕ、Ｖデータを出力するディスプレイリードコント
ロール手段（図９に図示）との３つの部分により構成さ
れている。図３はこれらの部分のアドレスタイミング図
である。
【００１９】アドレスコントローラー１００から発生さ
れた二つのリードアドレスと一つのライトアドレスは、
フレーム単位で使用メモリが交換されるように働かなけ
ればならない。アドレスコントローラー１００から発生
されたこれらのアドレスをマルチプレクシング（多重
化）する部分の一例を示すと、図４に示すように、アド
レスコントローラー１００のディスプレイリードコント
ロール手段と動き補償リードコントロール手段から発生
された垂直アドレス（ＤＲＶ）（ＭＲＶ）をマルチプレ
クシングする第１マルチプレクサ１１と、ディスプレイ
リードコントロール手段から発生された水平アドレス
（ＤＲＨ）を共通とし、動き補償リードコントロール手
段から発生された偶数メモリ水平アドレス（ＭＲＨ
Ｅ）、奇数メモリ水平アドレス（ＭＲＨ０）を選択して
マルチプレクシングする第２および第３マルチプレクサ
１２、１３と、第１乃至第３マルチプレクサ１１〜１３
からそれぞれ出力された垂直アドレス（ＯＵＴ０）、偶
数メモリ水平アドレス（ＯＵＴ１）、奇数メモリ水平ア
ドレス（ＯＵＴ２）、ラスターフォーマットライトコン
トロール手段から発生された垂直、水平アドレス（Ｗ
Ｖ）、（ＷＨ）を順次入力して、メモリ部３５０に２：
１マルチプレクシングする第４乃至第９マルチプレクサ
１４〜１９とを備えて成り、アドレスコントローラー１
００から発生されたリードアドレスとライトアドレスと
がマルチプレクサによりフレーム毎にメモリを交換する
よ うにアドレシングされる。
れた二つのリードアドレスと一つのライトアドレスは、
フレーム単位で使用メモリが交換されるように働かなけ
ればならない。アドレスコントローラー１００から発生
されたこれらのアドレスをマルチプレクシング（多重
化）する部分の一例を示すと、図４に示すように、アド
レスコントローラー１００のディスプレイリードコント
ロール手段と動き補償リードコントロール手段から発生
された垂直アドレス（ＤＲＶ）（ＭＲＶ）をマルチプレ
クシングする第１マルチプレクサ１１と、ディスプレイ
リードコントロール手段から発生された水平アドレス
（ＤＲＨ）を共通とし、動き補償リードコントロール手
段から発生された偶数メモリ水平アドレス（ＭＲＨ
Ｅ）、奇数メモリ水平アドレス（ＭＲＨ０）を選択して
マルチプレクシングする第２および第３マルチプレクサ
１２、１３と、第１乃至第３マルチプレクサ１１〜１３
からそれぞれ出力された垂直アドレス（ＯＵＴ０）、偶
数メモリ水平アドレス（ＯＵＴ１）、奇数メモリ水平ア
ドレス（ＯＵＴ２）、ラスターフォーマットライトコン
トロール手段から発生された垂直、水平アドレス（Ｗ
Ｖ）、（ＷＨ）を順次入力して、メモリ部３５０に２：
１マルチプレクシングする第４乃至第９マルチプレクサ
１４〜１９とを備えて成り、アドレスコントローラー１
００から発生されたリードアドレスとライトアドレスと
がマルチプレクサによりフレーム毎にメモリを交換する
よ うにアドレシングされる。
【００２０】図５は、メモリ部３５０の入出力データを
制御するＩ／Ｏコントローラ４００の構成図である。こ
のＩ／Ｏコントローラは、メモリ部３５０の前後メモリ
を成すおのおのの偶数、奇数メモリからディスプレイコ
ントロール手段５００および動き補償部６００にフレー
ムデータを提供するデータバスにディレー機能を提供す
る第１乃至第４フリップフロップ２１〜２４と、第１乃
至第４フリップフロップ２１〜２４の各データバスに動
き補償されたフレームデータ（ＤＣＴ係数）を遅延する
ように並列に印加された第５乃至第８フリップフロップ
２５〜２８とを備えてなり、前記第１および第２フリッ
プフロップ２１、２２と第７および第８フリップフロッ
プ２７、２８との出力イネーブル端子ではフレーム信号
を、第３および第４フリップフロップ２３、２４と第５
および第６フリップフロップ２５、２６の出力イネーブ
ル端子ではフレーム信号を反転させた信号である逆フレ
ーム信号を受けてデータの入出力方向を制御する。動き
補償リードコントロール手段は、制御信号（SELECT／IN
TRA ）によって３２ビットの前フレームデータを選択
し、前述の動き補償されたフレームデータ（ＤＣＴ係
数）に加えて現フレームデータで変換した後、Ｉ／Ｏコ
ントローラー４００を介してディスプレイコントロール
手段５００に出力する。
制御するＩ／Ｏコントローラ４００の構成図である。こ
のＩ／Ｏコントローラは、メモリ部３５０の前後メモリ
を成すおのおのの偶数、奇数メモリからディスプレイコ
ントロール手段５００および動き補償部６００にフレー
ムデータを提供するデータバスにディレー機能を提供す
る第１乃至第４フリップフロップ２１〜２４と、第１乃
至第４フリップフロップ２１〜２４の各データバスに動
き補償されたフレームデータ（ＤＣＴ係数）を遅延する
ように並列に印加された第５乃至第８フリップフロップ
２５〜２８とを備えてなり、前記第１および第２フリッ
プフロップ２１、２２と第７および第８フリップフロッ
プ２７、２８との出力イネーブル端子ではフレーム信号
を、第３および第４フリップフロップ２３、２４と第５
および第６フリップフロップ２５、２６の出力イネーブ
ル端子ではフレーム信号を反転させた信号である逆フレ
ーム信号を受けてデータの入出力方向を制御する。動き
補償リードコントロール手段は、制御信号（SELECT／IN
TRA ）によって３２ビットの前フレームデータを選択
し、前述の動き補償されたフレームデータ（ＤＣＴ係
数）に加えて現フレームデータで変換した後、Ｉ／Ｏコ
ントローラー４００を介してディスプレイコントロール
手段５００に出力する。
【００２１】図９は、アドレスコントローラー１００を
構成するディスプレイリードコントロール手段の一実施
例の構成図である。このディスプレイリードコントロー
ル手段は、ライン毎に１アドレスづつ増加させ、コント
ロール信号であるフィールドスタート信号に応じてフィ
ールドの開始点でクリアして１フィールドをカウントす
る垂直アドレスカウンタ１１０とクロックの２周期ごと
に１アドレスづつ増加させ、コントロール信号であるラ
インスタート信号に応じてラインの開始点でクリアして
１ラインをカウントする水平アドレスカウンタ１２０
と、前記垂直アドレスカウンタ１１０の出力ＶＡＤ０〜
８は、Ｙ垂直アドレスの最上位（ＭＳＢ）９ビットＶＹ
（１〜９）として使用され、Ｙアドレスの最下位（ＬＳ
Ｂ）１ビットＶＹ（０）は１フィールドで０になり、２
フィールドで１となる信号フィールドを使用し、Ｙ水平
アドレスＨＹ（０〜７）は、水平アドレスカウンタ１２
０の出力ＨＡＤ（０〜７）を使用する輝度信号（Ｙ）ア
ドレスジェネレータ１２６と、Ｃ垂直アドレスの最上位
１ビットＶＣ（９）は水平アドレスカウンタ１２０のＨ
ＡＤ（１）を使用し、Ｃ垂直アドレスの最下位９ビット
ＶＣ（０〜８）は垂直アドレスカウンタ１１０の出力Ｖ
ＡＤ０〜８を使用し、Ｃ水平アドレスの最上位２ビット
ＨＣ（６〜７）は、ハイで固定し、Ｃ水平アドレスの最
下位６ビットＨＣ（０〜５）は、水平アドレスカウンタ
１２０の最上位６ビットＨＡＤ（２〜７）を使用する色
差信号（Ｃ）アドレスジェネレータ１２７と、前記輝度
信号（Ｙ）アドレスジェネレータ１２６と色差信号
（Ｃ）アドレスジェネレータ１２７の出力であるＹアド
レスとＣアドレスをクロック毎に順次選択して出力する
マルチプレクサ（ＭＵＸ）１３０とから構成される。
構成するディスプレイリードコントロール手段の一実施
例の構成図である。このディスプレイリードコントロー
ル手段は、ライン毎に１アドレスづつ増加させ、コント
ロール信号であるフィールドスタート信号に応じてフィ
ールドの開始点でクリアして１フィールドをカウントす
る垂直アドレスカウンタ１１０とクロックの２周期ごと
に１アドレスづつ増加させ、コントロール信号であるラ
インスタート信号に応じてラインの開始点でクリアして
１ラインをカウントする水平アドレスカウンタ１２０
と、前記垂直アドレスカウンタ１１０の出力ＶＡＤ０〜
８は、Ｙ垂直アドレスの最上位（ＭＳＢ）９ビットＶＹ
（１〜９）として使用され、Ｙアドレスの最下位（ＬＳ
Ｂ）１ビットＶＹ（０）は１フィールドで０になり、２
フィールドで１となる信号フィールドを使用し、Ｙ水平
アドレスＨＹ（０〜７）は、水平アドレスカウンタ１２
０の出力ＨＡＤ（０〜７）を使用する輝度信号（Ｙ）ア
ドレスジェネレータ１２６と、Ｃ垂直アドレスの最上位
１ビットＶＣ（９）は水平アドレスカウンタ１２０のＨ
ＡＤ（１）を使用し、Ｃ垂直アドレスの最下位９ビット
ＶＣ（０〜８）は垂直アドレスカウンタ１１０の出力Ｖ
ＡＤ０〜８を使用し、Ｃ水平アドレスの最上位２ビット
ＨＣ（６〜７）は、ハイで固定し、Ｃ水平アドレスの最
下位６ビットＨＣ（０〜５）は、水平アドレスカウンタ
１２０の最上位６ビットＨＡＤ（２〜７）を使用する色
差信号（Ｃ）アドレスジェネレータ１２７と、前記輝度
信号（Ｙ）アドレスジェネレータ１２６と色差信号
（Ｃ）アドレスジェネレータ１２７の出力であるＹアド
レスとＣアドレスをクロック毎に順次選択して出力する
マルチプレクサ（ＭＵＸ）１３０とから構成される。
【００２２】図１０は、ディスプレイコントロール手段
５００の一実施例の構成図である。このディスプレイコ
ントロール手段５００を図１１に基づいて説明すると、
フレームメモリから出力された並列Ｙ、Ｕ、Ｖデータ
を、ディスプレイフォーマットに合うように直列Ｙ、
Ｕ、Ｖデータに分離するためにフレームメモリから出力
されたデータ入力信号（Ｔ１７）を所定のクロック信号
ＳＯ（Ｔ１３）でラッチしてＹ、Ｕ、ＶデータのうちＹ
のみを分離して、（Ｔ１８）のようなタイミング信号を
作るのに使用されるフリップフロップ１４０と、前記タ
イミング信号（Ｔ１８）を分離してＹ偶数出力（Ｔ１
９）とＹ奇数出力（Ｔ２０）信号を出力するのに使用さ
れる４：１マルチプレクサ１５０と、フレームメモリか
ら入力されるデータ入力（Ｔ１７）信号を所定のクロッ
ク信号Ｓ２（Ｔ１５）でラッチしてＹ、Ｕ、Ｖデータの
うちＵデータのみを分離して（Ｔ２１）のようなタイミ
ング信号を作るのに使用されるフリップフロップ１６０
と、ＵとＶの出力タイミングを合わせるために前記タイ
ミング信号（Ｔ２１）をＳ２が反転された信号Ｓ２（Ｉ
ＮＶ）（Ｔ１６）でラッチして（Ｔ２２）のようなタイ
ミング信号を作るのに使用されるフリップフロップ１７
０と、前記タイミング信号（Ｔ２２）を分離して（Ｔ２
３）のような色差信号（Ｕ）を出力するのに使用される
８：１マルチプレクサ１８０と、フレームメモリから入
力される図１１の（Ｔ１７）のようなデータ入力信号を
所定のクロック信号Ｓ２（ＩＮＶ）（Ｔ１６）でラッチ
して、Ｙ、Ｕ、Ｖデータの内Ｖデータのみを分離してＳ
２（ＩＮＶ）Ｖ ＬＡＴＣＨ（Ｔ２４）のようなタイミ
ング信号を作るのに使用されるフリップフロップ１９０
と、前記タイミング信号（Ｔ２４）を分離して（Ｔ２
５）のような色差信号（Ｖ）を出力するのに使用される
８：１マルチプレクサ１１１とから構成される。
５００の一実施例の構成図である。このディスプレイコ
ントロール手段５００を図１１に基づいて説明すると、
フレームメモリから出力された並列Ｙ、Ｕ、Ｖデータ
を、ディスプレイフォーマットに合うように直列Ｙ、
Ｕ、Ｖデータに分離するためにフレームメモリから出力
されたデータ入力信号（Ｔ１７）を所定のクロック信号
ＳＯ（Ｔ１３）でラッチしてＹ、Ｕ、ＶデータのうちＹ
のみを分離して、（Ｔ１８）のようなタイミング信号を
作るのに使用されるフリップフロップ１４０と、前記タ
イミング信号（Ｔ１８）を分離してＹ偶数出力（Ｔ１
９）とＹ奇数出力（Ｔ２０）信号を出力するのに使用さ
れる４：１マルチプレクサ１５０と、フレームメモリか
ら入力されるデータ入力（Ｔ１７）信号を所定のクロッ
ク信号Ｓ２（Ｔ１５）でラッチしてＹ、Ｕ、Ｖデータの
うちＵデータのみを分離して（Ｔ２１）のようなタイミ
ング信号を作るのに使用されるフリップフロップ１６０
と、ＵとＶの出力タイミングを合わせるために前記タイ
ミング信号（Ｔ２１）をＳ２が反転された信号Ｓ２（Ｉ
ＮＶ）（Ｔ１６）でラッチして（Ｔ２２）のようなタイ
ミング信号を作るのに使用されるフリップフロップ１７
０と、前記タイミング信号（Ｔ２２）を分離して（Ｔ２
３）のような色差信号（Ｕ）を出力するのに使用される
８：１マルチプレクサ１８０と、フレームメモリから入
力される図１１の（Ｔ１７）のようなデータ入力信号を
所定のクロック信号Ｓ２（ＩＮＶ）（Ｔ１６）でラッチ
して、Ｙ、Ｕ、Ｖデータの内Ｖデータのみを分離してＳ
２（ＩＮＶ）Ｖ ＬＡＴＣＨ（Ｔ２４）のようなタイミ
ング信号を作るのに使用されるフリップフロップ１９０
と、前記タイミング信号（Ｔ２４）を分離して（Ｔ２
５）のような色差信号（Ｖ）を出力するのに使用される
８：１マルチプレクサ１１１とから構成される。
【００２３】このように構成された本発明装置の動作を
説明すると次のようである。まず、図４のように、アド
レスコントローラー１００をなすディスプレイリードコ
ントロール手段と動き補償リードコントロール手段から
発生された垂直アドレス（ＤＲＶ）と（ＭＲＶ）を第１
マルチプレクサ１１で２：１マルチプレクシングする。
また、ディスプレイリードコントロール手段から発生さ
れた水平アドレス（ＤＲＨ）を共通に提供し、動き補償
リードコントロール手段から発生された偶数メモリ水平
アドレス（ＭＲＨＥ）と奇数メモリ水平アドレス（ＭＲ
ＨＯ）をそれぞれ第２および第３マルチプレクサ１２、
１３に順次提供して２：１マルチプレシングする。そし
て、第１乃至第３マルチプレクサー１１〜１３を通して
それぞれ出力され、ディレー２０により遅延された垂直
アドレス（ＯＵＴ０）、偶数メモリ水平アドレス（ＯＵ
Ｔ１）および奇数メモリ水平アドレス（ＯＵＴ２）と、
アドレスコントローラー１００をなすラスターフォーマ
ットラインコントロール手段から発生され、ディレー２
０により遅延された垂直、水平アドレス（ＷＶ）、（Ｗ
Ｈ）とは対応する垂直および水平アドレス同士第４乃至
第９マルチプレクサー１４〜１９を通して、順次２：１
マルチプレシングしてメモリ部３５０へアドレスをマル
チプレシングするようになる。この際、前記第４乃至第
９マルチプレクサー１４〜１９はフレームごとに選択制
御することがわかる。
説明すると次のようである。まず、図４のように、アド
レスコントローラー１００をなすディスプレイリードコ
ントロール手段と動き補償リードコントロール手段から
発生された垂直アドレス（ＤＲＶ）と（ＭＲＶ）を第１
マルチプレクサ１１で２：１マルチプレクシングする。
また、ディスプレイリードコントロール手段から発生さ
れた水平アドレス（ＤＲＨ）を共通に提供し、動き補償
リードコントロール手段から発生された偶数メモリ水平
アドレス（ＭＲＨＥ）と奇数メモリ水平アドレス（ＭＲ
ＨＯ）をそれぞれ第２および第３マルチプレクサ１２、
１３に順次提供して２：１マルチプレシングする。そし
て、第１乃至第３マルチプレクサー１１〜１３を通して
それぞれ出力され、ディレー２０により遅延された垂直
アドレス（ＯＵＴ０）、偶数メモリ水平アドレス（ＯＵ
Ｔ１）および奇数メモリ水平アドレス（ＯＵＴ２）と、
アドレスコントローラー１００をなすラスターフォーマ
ットラインコントロール手段から発生され、ディレー２
０により遅延された垂直、水平アドレス（ＷＶ）、（Ｗ
Ｈ）とは対応する垂直および水平アドレス同士第４乃至
第９マルチプレクサー１４〜１９を通して、順次２：１
マルチプレシングしてメモリ部３５０へアドレスをマル
チプレシングするようになる。この際、前記第４乃至第
９マルチプレクサー１４〜１９はフレームごとに選択制
御することがわかる。
【００２４】以上のアドレスマルチプレシングにより入
出力されるメモリデータの制御のために、本発明では図
５に示すメモリ入出力データのＩ／Ｏコントローラー４
００を使用する。メモリ入出力データのＩ／Ｏコントロ
ーラー４００は、図１に示すアドレスコ ントローラー１
００の動き補償およびディスプレイリードコントロール
手段から出力された動き補償リードアドレスとディスプ
レイリードアドレス（図３参照）によって動き補償に必
要な映像信号およびディスプレイ出力信号と、ラスター
フォーマットライトコントロール手段から出力されたラ
スターフォーマットアドレス（図３参照）にしたがって
メモリに貯蔵される動き補償された信号とをそれぞれ分
類して、図１の動き補償部６００とディスプレイコント
ロール手段５００とメモリ部３５０とへデータを送る役
割をする。
出力されるメモリデータの制御のために、本発明では図
５に示すメモリ入出力データのＩ／Ｏコントローラー４
００を使用する。メモリ入出力データのＩ／Ｏコントロ
ーラー４００は、図１に示すアドレスコ ントローラー１
００の動き補償およびディスプレイリードコントロール
手段から出力された動き補償リードアドレスとディスプ
レイリードアドレス（図３参照）によって動き補償に必
要な映像信号およびディスプレイ出力信号と、ラスター
フォーマットライトコントロール手段から出力されたラ
スターフォーマットアドレス（図３参照）にしたがって
メモリに貯蔵される動き補償された信号とをそれぞれ分
類して、図１の動き補償部６００とディスプレイコント
ロール手段５００とメモリ部３５０とへデータを送る役
割をする。
【００２５】２フレーム容量のフレームメモリ中の各メ
モリは、リード、ライトの使用がフレーム単位で変わる
ので、Ｉ／Ｏコントローラ４００もデータバスをフレー
ム単位に調節する。具体的には、メモリ部３５０のデー
タは、データバスで第１乃至第４フリップフロップ２１
〜２４によりディレーされて、ディスプレイコントロー
ル手段５００および動き補償部６００へデータを提供す
る。この際、第１乃至第４フリップフロップ２１〜２４
の入力データバスには、動き補償されたフレームデータ
（ＤＣＴ係数）が第５乃至第８フリップフロップ２５〜
２８により遅延された状態で並列印加される。併せて、
前記第１および第２フリップフロップ２１、２２と第７
および第８フリップフロップ２７、２８の出力イネーブ
ル端にフレーム信号が提供され、第３および第４フリッ
プフロップ２３、２４と第５および第６フリップフロッ
プ２５、２６の出力イネーブル端には逆フレーム信号(I
nvert Frame )が提供されて、データの入力方向を制御
する。
モリは、リード、ライトの使用がフレーム単位で変わる
ので、Ｉ／Ｏコントローラ４００もデータバスをフレー
ム単位に調節する。具体的には、メモリ部３５０のデー
タは、データバスで第１乃至第４フリップフロップ２１
〜２４によりディレーされて、ディスプレイコントロー
ル手段５００および動き補償部６００へデータを提供す
る。この際、第１乃至第４フリップフロップ２１〜２４
の入力データバスには、動き補償されたフレームデータ
（ＤＣＴ係数）が第５乃至第８フリップフロップ２５〜
２８により遅延された状態で並列印加される。併せて、
前記第１および第２フリップフロップ２１、２２と第７
および第８フリップフロップ２７、２８の出力イネーブ
ル端にフレーム信号が提供され、第３および第４フリッ
プフロップ２３、２４と第５および第６フリップフロッ
プ２５、２６の出力イネーブル端には逆フレーム信号(I
nvert Frame )が提供されて、データの入力方向を制御
する。
【００２６】すなわち、フレーム信号が１であるとき、
入力されたデータはメモリＡ（例えば前メモリ２００）
にライトされ、メモリＢ（例えば現メモリ３００）のデ
ータはリードされて動き補償部６００とディスプレイコ
ントロール手段５００へ出力される。このとき、動き補
償部６００で提供される動き補償されたフレームデータ
（ＤＣＴ係数）は、図３の動き補償コントロール信号が
示すように、Module＃１〜＃４はそれぞれ８ビットで全
３２ビット、Module＃１のＤ0 〜Ｄ3 、Module＃２のＤ
0 〜Ｄ3 およびModule＃３のＤ0 〜Ｄ3 の順序でModule
＃１、＃１、＃ ３および＃４が４byteづつ順に出力され
ていることがわかる。
入力されたデータはメモリＡ（例えば前メモリ２００）
にライトされ、メモリＢ（例えば現メモリ３００）のデ
ータはリードされて動き補償部６００とディスプレイコ
ントロール手段５００へ出力される。このとき、動き補
償部６００で提供される動き補償されたフレームデータ
（ＤＣＴ係数）は、図３の動き補償コントロール信号が
示すように、Module＃１〜＃４はそれぞれ８ビットで全
３２ビット、Module＃１のＤ0 〜Ｄ3 、Module＃２のＤ
0 〜Ｄ3 およびModule＃３のＤ0 〜Ｄ3 の順序でModule
＃１、＃１、＃ ３および＃４が４byteづつ順に出力され
ていることがわかる。
【００２７】本発明のディスプレイフォーマットは、水
平１７０４画素、垂直１０５０ラインのインターレース
方式で、図６に示すようであり、水平ブランクの幅は２
９６画素で、垂直ブランクの幅は４５ラインを例示し得
る。この際、図２のフレームメモリで、輝度信号（Ｙ）
データは１フレームのデータであるので、図６のように
ディスプレイするためには、偶数フィールドで偶数ライ
ンを、奇数フィールドで奇数ラインをフレームメモリか
らリードする。また、色差信号（Ｕ、Ｖ）の場合は、
８：１：１デシマーション(Decimation)して処理された
データが図２のようにフレームメモリに貯蔵されている
ので、輝度信号の場合に反して偶数フィールドと奇数フ
ィールドに同一データをリードする。したがって、色差
信号（Ｕ、Ｖ）データは輝度信号（Ｙ）データを４画素
リードするとき、画素をリードするとよく、図７のよう
なフォーマットでリードする。
平１７０４画素、垂直１０５０ラインのインターレース
方式で、図６に示すようであり、水平ブランクの幅は２
９６画素で、垂直ブランクの幅は４５ラインを例示し得
る。この際、図２のフレームメモリで、輝度信号（Ｙ）
データは１フレームのデータであるので、図６のように
ディスプレイするためには、偶数フィールドで偶数ライ
ンを、奇数フィールドで奇数ラインをフレームメモリか
らリードする。また、色差信号（Ｕ、Ｖ）の場合は、
８：１：１デシマーション(Decimation)して処理された
データが図２のようにフレームメモリに貯蔵されている
ので、輝度信号の場合に反して偶数フィールドと奇数フ
ィールドに同一データをリードする。したがって、色差
信号（Ｕ、Ｖ）データは輝度信号（Ｙ）データを４画素
リードするとき、画素をリードするとよく、図７のよう
なフォーマットでリードする。
【００２８】また、図６のようなディスプレイフォーマ
ットでディスプレイするためには、輝度信号（Ｙ）、色
差信号（Ｕ、Ｖ）が同時に必要であるが、図２のように
Ｙ、Ｕ、Ｖ信号が同一メモリ貯蔵されているため同時リ
ードが不可能である。したがって、図８のように各Ｙ、
Ｕ、Ｖ信号を順次にリードした後、ディスプレイコント
ロール手段５００でＹ、Ｕ、Ｖを分離する。そして、色
差信号（Ｕ、Ｖ）データは輝度信号（Ｙ）データを４画
素リードするときに１画素をリードするとよいので、図
８のように輝度信号（Ｙ０、Ｙ１、Ｙ２、Ｙ３）をリー
ドする間、色差信号（Ｕ、Ｖ）をそれぞれ１画素、つま
りＵ０，Ｖ０をリードする。
ットでディスプレイするためには、輝度信号（Ｙ）、色
差信号（Ｕ、Ｖ）が同時に必要であるが、図２のように
Ｙ、Ｕ、Ｖ信号が同一メモリ貯蔵されているため同時リ
ードが不可能である。したがって、図８のように各Ｙ、
Ｕ、Ｖ信号を順次にリードした後、ディスプレイコント
ロール手段５００でＹ、Ｕ、Ｖを分離する。そして、色
差信号（Ｕ、Ｖ）データは輝度信号（Ｙ）データを４画
素リードするときに１画素をリードするとよいので、図
８のように輝度信号（Ｙ０、Ｙ１、Ｙ２、Ｙ３）をリー
ドする間、色差信号（Ｕ、Ｖ）をそれぞれ１画素、つま
りＵ０，Ｖ０をリードする。
【００２９】また、図２のフレームメモリから図８のよ
うな形態にデータをリードするために図９のディスプレ
イコントロール手段５００を使用する。図９に示すよう
に、垂直アドレスカウンタ１１０は垂直アドレスをカウ
ントするためのカウンタで、ライン毎に１アドレスずつ
増加させながら１フィールドをカウントする。そして、
図９の水平アドレスカウンタ１２０は水平アドレスをカ
ウントするためのカウンタで、クロック２周期毎に１ア
ドレスずつ増加させながら１ラインをカウントする。
うな形態にデータをリードするために図９のディスプレ
イコントロール手段５００を使用する。図９に示すよう
に、垂直アドレスカウンタ１１０は垂直アドレスをカウ
ントするためのカウンタで、ライン毎に１アドレスずつ
増加させながら１フィールドをカウントする。そして、
図９の水平アドレスカウンタ１２０は水平アドレスをカ
ウントするためのカウンタで、クロック２周期毎に１ア
ドレスずつ増加させながら１ラインをカウントする。
【００３０】さらに、垂直アドレスカウンタ１１０はフ
ィールドの開始点でクリアされ、水平アドレスカウンタ
１２０はラインの開始点でクリアされる。前記垂直アド
レスカウンタ１１０の出力ＶＡＤ０〜８はＹ垂直アドレ
スの上位９ビットＶＹ１〜９として使用され、フレーム
メモリから、１フィールドは偶数ラインを、２フィール
ドは奇数ラインをリードし得るように、Ｙアドレスの最
下位１ビットＶＹ０は１フィールドで０、２フィールド
で１となるフィールド信号を使用する。しかしながら、
Ｙ水平アドレスＨＹ０〜７は水平アドレスカウンタ１２
０の出力をそのまま使用する。
ィールドの開始点でクリアされ、水平アドレスカウンタ
１２０はラインの開始点でクリアされる。前記垂直アド
レスカウンタ１１０の出力ＶＡＤ０〜８はＹ垂直アドレ
スの上位９ビットＶＹ１〜９として使用され、フレーム
メモリから、１フィールドは偶数ラインを、２フィール
ドは奇数ラインをリードし得るように、Ｙアドレスの最
下位１ビットＶＹ０は１フィールドで０、２フィールド
で１となるフィールド信号を使用する。しかしながら、
Ｙ水平アドレスＨＹ０〜７は水平アドレスカウンタ１２
０の出力をそのまま使用する。
【００３１】一方、色差信号（Ｃ）アドレスは図２のフ
レームメモリでＵ、Ｖ位置をＹと区別するために垂直ア
ドレスの最上位１ビットと水平アドレスの最上位２ビッ
トとを使用する。また、図９のＣ垂直アドレスの最上位
１ビットＶＣ９は図８のように４クロック周期でＵとＶ
を反復し得るように水平アドレスカウンタ１２０の水平
アドレスデータＨＡＤ１を使用し、Ｃ垂直アドレスの最
下位９ビットＶＣ０〜８は垂直アドレスカウンタ１１０
の垂直アドレスデータ出力ＶＡＤ０〜８を使用する。
レームメモリでＵ、Ｖ位置をＹと区別するために垂直ア
ドレスの最上位１ビットと水平アドレスの最上位２ビッ
トとを使用する。また、図９のＣ垂直アドレスの最上位
１ビットＶＣ９は図８のように４クロック周期でＵとＶ
を反復し得るように水平アドレスカウンタ１２０の水平
アドレスデータＨＡＤ１を使用し、Ｃ垂直アドレスの最
下位９ビットＶＣ０〜８は垂直アドレスカウンタ１１０
の垂直アドレスデータ出力ＶＡＤ０〜８を使用する。
【００３２】図９のＣ水平アドレスの最上位２ビットＨ
Ｃ６〜７は図２のフレームメモリでＹとＵ、Ｖの位置を
区別するためにハイに固定する。Ｃ水平アドレスの最下
位６ビットＨＣ０〜５は図８のように８クロック毎に
Ｕ、Ｖアドレスが１回発生し得るように水平アドレスカ
ウンタ１２０の最上位６ビットＨＡＤ２〜７を使用す
る。
Ｃ６〜７は図２のフレームメモリでＹとＵ、Ｖの位置を
区別するためにハイに固定する。Ｃ水平アドレスの最下
位６ビットＨＣ０〜５は図８のように８クロック毎に
Ｕ、Ｖアドレスが１回発生し得るように水平アドレスカ
ウンタ１２０の最上位６ビットＨＡＤ２〜７を使用す
る。
【００３３】今に至るまで作ったＹ水平、垂直アドレス
と、Ｃ水平、垂直アドレスは、図８のようにクロック毎
に輝度信号（Ｙ）と色差信号（Ｕ、Ｖ）を反復するよう
に図９のマルチプレクサ１３０でクロック毎にＹアドレ
スとＣアドレスを順次に選択して出力する。
と、Ｃ水平、垂直アドレスは、図８のようにクロック毎
に輝度信号（Ｙ）と色差信号（Ｕ、Ｖ）を反復するよう
に図９のマルチプレクサ１３０でクロック毎にＹアドレ
スとＣアドレスを順次に選択して出力する。
【００３４】また、本発明のメモリ部３５０から出力さ
れた直列Ｙ、Ｕ、Ｖデータをディスプレイフォーマット
に合うように並列Ｙ、Ｕ、Ｖデータに分離するために図
１０のディスプレイコントロール回路を使用する。ここ
で、図１１は図１０のディスプレイコントローラのタイ
ミング図である。図１０のフリップフロップ１４０はフ
レームメモリ３５０から入力される図１１のＴ１７のよ
うなデータ入力信号（ＤＡＴＡ ＩＮ）を所定のクロッ
ク信号ＳＯ（Ｔ１３）でラッチし、Ｙ、Ｕ、Ｖデータの
うちＹ信号のみを分離してＳＯ Ｙ ＬＡＴＣＨ（Ｔ１
８）のようなタイミング信号を作る。図１１のＴ１８の
ようなタイミング信号でＹ０、Ｙ１、Ｙ２、Ｙ３等はそ
れぞれ００〜０７、１０〜１７、２０〜２７、３０〜３
７の８画素ずつ有し、この際に図１０の４：１マルチプ
レクサ１５０は図１１のＴ１８のように分離してＹ偶数
出力（Ｙ ＥＶＥＮ ＯＵＴ）（Ｔ１９）とＹ奇数出力
（Ｙ ＯＤＤ ＯＵＴ）（Ｔ２０）信号を作る。
れた直列Ｙ、Ｕ、Ｖデータをディスプレイフォーマット
に合うように並列Ｙ、Ｕ、Ｖデータに分離するために図
１０のディスプレイコントロール回路を使用する。ここ
で、図１１は図１０のディスプレイコントローラのタイ
ミング図である。図１０のフリップフロップ１４０はフ
レームメモリ３５０から入力される図１１のＴ１７のよ
うなデータ入力信号（ＤＡＴＡ ＩＮ）を所定のクロッ
ク信号ＳＯ（Ｔ１３）でラッチし、Ｙ、Ｕ、Ｖデータの
うちＹ信号のみを分離してＳＯ Ｙ ＬＡＴＣＨ（Ｔ１
８）のようなタイミング信号を作る。図１１のＴ１８の
ようなタイミング信号でＹ０、Ｙ１、Ｙ２、Ｙ３等はそ
れぞれ００〜０７、１０〜１７、２０〜２７、３０〜３
７の８画素ずつ有し、この際に図１０の４：１マルチプ
レクサ１５０は図１１のＴ１８のように分離してＹ偶数
出力（Ｙ ＥＶＥＮ ＯＵＴ）（Ｔ１９）とＹ奇数出力
（Ｙ ＯＤＤ ＯＵＴ）（Ｔ２０）信号を作る。
【００３５】そして、図１０のフリップフロップ１６０
はフィルタメモリ３５０から入力される図１１の（Ｔ１
７）のようなデータ入力信号（ＤＡＴＡ ＩＮ）を所定
のクロック信号（Ｔ１５）のＳ２でラッチして、Ｙ、
Ｕ、ＶデータのうちＵのみを分離してＳ２ Ｕ ＬＡＴ
ＣＨ（Ｔ２１）のようなタイミング信号を作る。そし
て、ＵとＶの出力タイミングを合わせるために図１１の
Ｔ２１のようなクロック信号（Ｓ２ Ｕ ＬＡＴＣＨ）
を、クロック信号（Ｔ１５）に反転されたクロック信号
（Ｔ１６）に同期してラッチするここととして（Ｔ２
２）のようなタイミング信号Ｓ2 （ＩＮＶ）Ｕ ＬＡＴ
ＣＨを作る。
はフィルタメモリ３５０から入力される図１１の（Ｔ１
７）のようなデータ入力信号（ＤＡＴＡ ＩＮ）を所定
のクロック信号（Ｔ１５）のＳ２でラッチして、Ｙ、
Ｕ、ＶデータのうちＵのみを分離してＳ２ Ｕ ＬＡＴ
ＣＨ（Ｔ２１）のようなタイミング信号を作る。そし
て、ＵとＶの出力タイミングを合わせるために図１１の
Ｔ２１のようなクロック信号（Ｓ２ Ｕ ＬＡＴＣＨ）
を、クロック信号（Ｔ１５）に反転されたクロック信号
（Ｔ１６）に同期してラッチするここととして（Ｔ２
２）のようなタイミング信号Ｓ2 （ＩＮＶ）Ｕ ＬＡＴ
ＣＨを作る。
【００３６】図１１に（Ｔ２２）で示したＵ０、Ｕ１等
はそれぞれＵ００〜Ｕ０７、Ｕ１０〜Ｕ１７の８画素ず
つを有し、図１０の８：１マルチプレクサ１８０は図１
１のタイミング信号（Ｔ２２）を分離して（Ｔ２３）の
ような色差信号（Ｕ）を出力する。
はそれぞれＵ００〜Ｕ０７、Ｕ１０〜Ｕ１７の８画素ず
つを有し、図１０の８：１マルチプレクサ１８０は図１
１のタイミング信号（Ｔ２２）を分離して（Ｔ２３）の
ような色差信号（Ｕ）を出力する。
【００３７】そして、図１０のフリップフロップ１９０
はメモリ部３５０から入力される図１１の（Ｔ１７）の
ようなデータ入力信号（ＤＡＴＡ ＩＮ）を（Ｔ１６）
のようなクロック信号（Ｓ２（ＩＮＶ））でラッチし
て、Ｙ、Ｕ、Ｖデータ中からＶのみを分離して（Ｔ２
４）のようなタイミング信号を作る。図１１で（Ｔ２
４）で示したＶ０、Ｖ１等はそれぞれＶ００〜Ｖ０７、
Ｖ１０〜Ｖ１７の８画素を有し、図１０の８：１マルチ
プレクサ１１１は図１１のタイミング信号（Ｔ２４）を
分離して（Ｔ２５）のような色差信号（Ｖ）を出力す
る。結局、図１０ではメモリ部３５０から入力される図
１１の（Ｔ１７）のようなデータ入力信号からＹ、Ｕ、
Ｖを分離し、輝度信号（Ｙ）は２段並列処理してＹ偶数
とＹ奇数信号で出力し、色差信号（Ｕ）、色差信号
（Ｖ）を出力する。
はメモリ部３５０から入力される図１１の（Ｔ１７）の
ようなデータ入力信号（ＤＡＴＡ ＩＮ）を（Ｔ１６）
のようなクロック信号（Ｓ２（ＩＮＶ））でラッチし
て、Ｙ、Ｕ、Ｖデータ中からＶのみを分離して（Ｔ２
４）のようなタイミング信号を作る。図１１で（Ｔ２
４）で示したＶ０、Ｖ１等はそれぞれＶ００〜Ｖ０７、
Ｖ１０〜Ｖ１７の８画素を有し、図１０の８：１マルチ
プレクサ１１１は図１１のタイミング信号（Ｔ２４）を
分離して（Ｔ２５）のような色差信号（Ｖ）を出力す
る。結局、図１０ではメモリ部３５０から入力される図
１１の（Ｔ１７）のようなデータ入力信号からＹ、Ｕ、
Ｖを分離し、輝度信号（Ｙ）は２段並列処理してＹ偶数
とＹ奇数信号で出力し、色差信号（Ｕ）、色差信号
（Ｖ）を出力する。
【００３８】このような本発明は離散コサイン変換（Ｄ
ＣＴ）、ベクトル量子化（ＶＱ）等を含むブロックトラ
ンスフォームを使用して映像データを圧縮する全てのシ
ステム、つまりＨＤＴＶ、ＭＰＥＧ、ＪＰＥＧおよびビ
デオフォン等に適用し得ることは勿論である。
ＣＴ）、ベクトル量子化（ＶＱ）等を含むブロックトラ
ンスフォームを使用して映像データを圧縮する全てのシ
ステム、つまりＨＤＴＶ、ＭＰＥＧ、ＪＰＥＧおよびビ
デオフォン等に適用し得ることは勿論である。
【００３９】
【発明の効果】以上説明したように、本発明は、高画質
テレビジョンの動き補償のためのメモリ部とメモリアド
レスコントローラー、動き補償部、ディスプレイコント
ロール手段間のインターフェーシング設計方式によりメ
モリデータの入出力制御と効果的なメモリ使用を可能に
する。
テレビジョンの動き補償のためのメモリ部とメモリアド
レスコントローラー、動き補償部、ディスプレイコント
ロール手段間のインターフェーシング設計方式によりメ
モリデータの入出力制御と効果的なメモリ使用を可能に
する。
【図１】本発明の高画質ＴＶのメモリアドレスコントロ
ールおよびディスプレイコントロール装置の回路構成図
である。
ールおよびディスプレイコントロール装置の回路構成図
である。
【図２】本発明の高画質ＴＶのメモリアドレスコントロ
ールおよびディスプレイコントロール装置に用いられる
メモリ構造を示す図（２５６Ｋ×３２）である。
ールおよびディスプレイコントロール装置に用いられる
メモリ構造を示す図（２５６Ｋ×３２）である。
【図３】本発明によるメモリアドレスのタイミング図で
ある。
ある。
【図４】本発明の動き補償とディスプレイのためのアド
レスのマルチプレクシング手段の構造図である。
レスのマルチプレクシング手段の構造図である。
【図５】本発明で使用されるメモリ入出力データのＩ／
Ｏコントローラの構造図である。
Ｏコントローラの構造図である。
【図６】本発明のディスプレイのフォーマットである。
【図７】本発明の色差信号ディスプレイのフォーマット
である。
である。
【図８】本発明のディスプレイリードのタイミング図で
ある。
ある。
【図９】本発明のディスプレイリードコントロール手段
の構成図である。
の構成図である。
【図１０】本発明のディスプレイコントロール手段の構
成図である。
成図である。
【図１１】本発明のディスプレイコントロールタイミン
グ図である。
グ図である。
１１〜１９…マルチプレクサ ２０…ディレー ２１〜２８…フリップフロップ １００…アドレスコントローラ １１０…垂直アドレスカウンタ １１１…８：１マルチプレクサ １２０…水平アドレスカウンタ １２６…輝度信号アドレスジェネレータ １２７…色差信号アドレスカウンタ １３０…マルチプレクサ １４０…フリップフロップ １５０…４：１マルチプレクサ １６０…フリップフロップ １７０…フリップフロップ １８０…８：１マルチプレクサ １９０…フリップフロップ ２００…前メモリ ３００…現メモリ ３５０…メモリ部 ４００…Ｉ／Ｏコントローラ ５００…ディスプレイコントロール手段 ６００…動き補償部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−34080（ＪＰ，Ａ) 特開 平２−264571（ＪＰ，Ａ) 特開 平４−248788（ＪＰ，Ａ) 特開 昭62−142487（ＪＰ，Ａ)
Claims (5)
- 【請求項１】動きベクトルとコントロール信号とを用い
てリードアドレスおよびライトアドレスをコントロール
するものであって、ディスプレイリードアドレスを発生
するディスプレイリードコントロール手段と、動き補償
リードアドレスを発生する動き補償リードコントロール
手段と、ラスターフォーマットライトアドレスを発生す
るラスターフォーマットライトコントロール手段とから
なるアドレスコントローラー（１００）と、 以前のフレームの映像データを貯蔵する前メモリ（２０
０）と、現在のフレームの映像データを貯蔵する現メモ
リ（３００）とからなるメモリ部（３５０）と、 前記メモリ部（３５０）における前メモリ（２００）と
現メモリ（３００）を交互に機能させるため、前記アド
レスコントローラー（１００）から出力されるアドレス
を２：１にマルチプレクシングするマルチプレクシング
手段と、 フレーム信号と当該フレーム信号を反転させた逆フレー
ム信号とを用いて前記メモリ部（３５０）への映像デー
タの入出力を制御するＩ／Ｏコントローラー（４００）
と、 前記Ｉ／Ｏコントローラー（４００）の制御下で前記メ
モリ部（３５０）からの映像データの入力を制御するデ
ィスプレイコントロール手段（５００）と、 前記Ｉ／Ｏコントローラー（４００）の制御により前記
メモリ部（３５０）から以前のフレームの映像データを
読み出し、これに差映像（ＤＣＴ係数）を加えて現在の
フレームの映像データに変換する 動き補償部（６００）
とから構成されることを特徴とする高画質テレビジョン
のメモリアドレスコントロールおよびディスプレイコン
トロール装置。 - 【請求項２】前記メモリ部（３５０）のマルチプレクシ
ング手段は、アドレスコントローラ ー（１００）のディ
スプレイリードコントロール手段と動き補償リードコン
トロール手段から発生された垂直アドレス（ＤＲＶ）
（ＭＲＶ）をマルチプレクシングする第１マルチプレク
サー（１１）と、 ディスプレイリードコントロール手段から発生された水
平アドレス（ＤＲＨ）を共通とし、動き補償リードコン
トロール手段から発生された偶数メモリ水平アドレス
（ＭＲＨＥ）、奇数メモリ水平アドレス（ＭＲＨＯ）を
選択してマルチプレクシングする第２および第３マルチ
プレクサ（１２）、（１３）と、 第１乃至第３マルチプレクサ（１１〜１３）からそれぞ
れ出力された垂直アドレス（ＯＵＴ０）、偶数メモリ水
平アドレス（ＯＵＴ１）、奇数メモリ水平アドレス（Ｏ
ＵＴ２）とラスターフォーマットライトコントロール手
段から発生された垂直、水平アドレス（ＷＶ）、（Ｗ
Ｈ）とを順次入力してメモリ部（３５０）で２：１マル
チプレクシングする第４乃至第９マルチプレクサ（１４
〜１９）とを備えてなり、アドレスコントローラから発
生されたリードアドレスとライトアドレスがマルチプレ
クサによりフレームごとにメモリを交換するようにアド
レシングされることを特徴とする請求項１記載の高画質
テレビジョンのメモリアドレスコントロールおよびディ
スプレイコントロール装置。 - 【請求項３】前記Ｉ／Ｏコントローラー（４００）は、
メモリ部（３５０）の前後メモリをなす各々の偶数、奇
数メモリからディスプレイコントロール手段（５００）
および動き補償部（６００）へデータを供給するデータ
バスにディレー機能を提供する第１乃至第４フリップフ
ロップ（２１〜２４）と、 第１乃至第４フリップフロップ（２１〜２４）の各入力
データバスに、ＤＣＴ係数を遅延するように並列に印加
された第５乃至第８フリップフロップ（２５〜２８）と
を備えてなり、前記第１および第２フリップフロップ
（２１，２２）と第７および第８フリップフロップ（２
７，２８）との出力イネーブル端ではフレーム信号を第
３および第４フリップフロップ（２３，２４）と第５お
よび第６フリップフロップ（２５，２６）の出力イネー
ブル端では当該フレーム信号を反転させた逆フレーム信
号を受けてデータの入力方向を制御することを特徴とす
る請求項１記載の高画質テレビジョンのメモリアドレス
コントロールおよびディスプレイコントロール装置。 - 【請求項４】前記アドレスコントローラー（１００）の
ディスプレイリードコントロール手段は、メモリ部（３５０） にブロック単位で貯蔵されたデータ
をラスタースキャン方式で画面にディスプレイするよう
にライン毎に１アドレスづつ増加させ、フィールドの開
始点でクリアして１フィールドをカウントする垂直アド
レスカウンタ（１１０）と、 クロックの２周期毎に１アドレスづつ増加させ、ライン
の開始点でクリアして１ラインをカウントする水平アド
レスカウンタ（１２０）と、 前記垂直アドレスカウンタ（１１０）の出力ＶＡＤ（０
〜８）はＹ垂直アドレスの最小位９ビットＶＹ（１〜
９）として使用され、Ｙアドレスの最下位１ビットＶＹ
（０）は１フィールドで０となり、２フィールドで１と
なる信号フィールドを使用し、Ｙ水平アドレスＨＹ（０
〜７）は水平アドレスカウンタ（１２０）の出力ＨＡＤ
（０〜７）を使用する輝度信号（Ｙ）アドレスジェネレ
ータ（１２６）と、 Ｃ垂直アドレスの最上位１ビットＶＣ（９）は水平アド
レスカウンタ（１２０）のＨＡＤ（１）を使用し、Ｃ垂
直アドレスの最下位９ビットＶＣ（０〜８）は垂直アド
レスカウンタ（１１０）の出力ＶＡＤ（０〜８）を使用
し、Ｃ水平アドレスの最上位２ビットＨＣ（６〜７）は
ハイで固定し、Ｃ水平アドレスの最下位６ビットＨＣ
（０〜５）は水平アドレスカウンタ（１２０）の最上位
６ビットＨＡＤ（２〜７）を使用する色差信号（Ｃ）ア
ドレスカウンタ（１２７）と、 前記輝度信号（Ｙ）アドレスカウンタ（１２６）と色差
信号（Ｃ）アドレスカウンタ（１２７）の出力Ｙアドレ
スとＣアドレスをクロック毎に順次に選択して出力する
マルチプレクサ（ＭＵＸ）（１３０）とから構成される
ことを特徴とする請求項１記載の高画質テレビジョンの
メモリアドレスコントロールおよびディスプレイコント
ロール装置。 - 【請求項５】前記ディスプレイコントロール手段（５０
０）は、 メモリ部（３５０）から入力されるデータ入力信号（Ｄ
ＡＴＡ ＩＮ）をクロックパルスのクロック信号ＳＯ
（Ｔ１３）でラッチして、Ｙ、Ｕ、Ｖデータのうち輝度
（Ｙ）データのみを分離してタイミング信号（ＳＯ Ｙ
ＬＡＴＣＨ）を出力するフリップフロップ（１４０）
と、 前記Ｙタイミング信号（ＳＯ Ｙ ＬＡＴＣＨ）を分離
してＹ偶数信号（ＹＥＶＥＮ ＯＵＴ）とＹ奇数信号
（Ｙ ＯＤＤ ＯＵＴ）を出力する４：１マルチプレク
サ（１５０）と、メモリ部（３５０） から入力されるデータ入力信号（Ｄ
ＡＴＡ ＩＮ）をクロックパルスの８倍周期であるクロ
ック信号（Ｓ２）でラッチして、Ｙ、Ｕ、Ｖデータのう
ち色差信号（Ｕ）のみを分離してタイミング信号（Ｓ２
Ｕ ＬＡＴＣＨ）を出力するフリップフロップ（１６
０）と、 ＵとＶの出力タイミングを合わせるために前記タイミン
グ信号（Ｓ２ Ｕ ＬＡＴＧＨ）をＳ２の反転信号であ
る所定のクロック信号（Ｓ２（ＩＮＶ））でラッチして
タイミング信号（Ｓ２（ＩＮＶ） Ｕ ＬＡＴＣＨ）を
出力するフリップフロップ（１７０）と、 前記タイミング信号（Ｓ２（ＩＮＶ） Ｕ ＬＡＴＣ
Ｈ）を分離して色差信号（Ｕ）を出力する８：１マルチ
プレクサ（１８０）と、 メモリ部（３５０）から入力されるデータ入力信号（Ｄ
ＡＴＡ ＩＮ）をクロック信号（Ｓ２（ＩＮＶ））でラ
ッチして、Ｙ、Ｕ、Ｖデータのうち色差信号（Ｖ）のみ
を分離してタイミング信号（Ｓ２（ＩＮＶ）Ｖ ＬＡＴ
ＣＨ）を出力するフリップフロップ（１９０）と、 前記タイミング信号（Ｓ２（ＩＮＶ）Ｖ ＬＡＴＣＨ）
を分離して色差信号（Ｖ）を出力するマルチプレクサ
（１１１）とから構成されることを特徴とする請求項１
記載の高画質テレビジョンのメモリアドレスコントロー
ルおよびディスプレイコントロール装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027243A KR960013233B1 (ko) | 1992-12-31 | 1992-12-31 | 고화질 텔레비전의 움직임 보상과 디스플레이를 위한 메모리 어드레스와 디스플레이의 콘트롤 장치 |
| KR1019920027240A KR950006767B1 (ko) | 1992-12-31 | 1992-12-31 | 고선명 텔레비젼의 디스플레이 어드레스 제네레이터 및 콘트롤러회로 |
| KR92P27243 | 1992-12-31 | ||
| KR92P27240 | 1992-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773097A JPH0773097A (ja) | 1995-03-17 |
| JP2594750B2 true JP2594750B2 (ja) | 1997-03-26 |
Family
ID=26629471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33799093A Expired - Fee Related JP2594750B2 (ja) | 1992-12-31 | 1993-12-28 | 高画質テレビジョンのメモリアドレスコントロールおよびディスプレイコントロール装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5469228A (ja) |
| JP (1) | JP2594750B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866496A (en) * | 1989-03-10 | 1999-02-02 | Thiele Kaolin Company | Cracking catalyst and process for preparing same |
| US5330943A (en) * | 1989-03-10 | 1994-07-19 | Thiele Kaolin Company | Process for improving the physical and catalytic properties of a fluid cracking catalyst |
| US5711930A (en) * | 1989-03-10 | 1998-01-27 | Thiele Kaolin Company | Process for improving the phyiscal properties of formed particles |
| US5583575A (en) * | 1993-07-08 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Image reproduction apparatus performing interfield or interframe interpolation |
| KR970010091B1 (en) * | 1994-06-13 | 1997-06-21 | Lg Electronics Inc | Address generating apparatus for image moving compensation |
| JP3489228B2 (ja) * | 1994-12-13 | 2004-01-19 | ソニー株式会社 | 画像記憶装置 |
| TW311316B (ja) * | 1995-01-30 | 1997-07-21 | Hitachi Ltd | |
| KR0183155B1 (ko) * | 1995-06-19 | 1999-05-01 | 김광호 | 동영상 압축부호화시 움직임 보상을 위한 시작 및 끝주소 발생회로 |
| JPH0983790A (ja) * | 1995-09-07 | 1997-03-28 | Canon Inc | 二値化処理装置 |
| US6005546A (en) | 1996-03-21 | 1999-12-21 | S3 Incorporated | Hardware assist for YUV data format conversion to software MPEG decoder |
| JP2942497B2 (ja) * | 1996-03-22 | 1999-08-30 | ローム株式会社 | 画像データ復号表示方法および装置 |
| DE19618351A1 (de) * | 1996-05-08 | 1997-11-13 | Thomson Brandt Gmbh | Verfahren und Schaltungsanordnung zum speicheroptimierten Verarbeiten eines FBAS-Signals |
| US5923385A (en) * | 1996-10-11 | 1999-07-13 | C-Cube Microsystems Inc. | Processing system with single-buffered display capture |
| JP2923875B2 (ja) * | 1997-01-14 | 1999-07-26 | 日本電気株式会社 | 動画像符号化装置 |
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-
1993
- 1993-12-28 JP JP33799093A patent/JP2594750B2/ja not_active Expired - Fee Related
- 1993-12-28 US US08/174,241 patent/US5469228A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0773097A (ja) | 1995-03-17 |
| US5469228A (en) | 1995-11-21 |
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