JPH05252522A - デジタルビデオカメラ - Google Patents

Abstract

(57)【要約】 【目的】 動画用に画像圧縮を行う場合、フレームメモ
リを用いずラインメモリのみラスタースキャンからブロ
ックデータ変換と、撮像素子(ＣＣＤ)からの出力信号を
輝度信号と色差信号に変換処理して実現する。 【構成】 ラスター信号から画像圧縮処理するため画像
信号変換に用いるラインメモリ６(２系統または１系統)
と、カメラプロセス回路，ブロックバッファ，マルチプ
レクサ等を有しブロック単位で輝度信号と色差信号に変
換処理する信号処理回路７と、圧縮回路８と、ラインメ
モリ６からの読み出しを書き込みクロックの２倍(また
は４倍)の周波数(あるいは入力データクロックの２倍の
周波数で読み出し書き込みを制御する)で制御するアド
レスコントローラ10等を備え、撮像素子３からの出力信
号を輝度信号と色差信号に変換するデジタルビデオカメ
ラ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像圧縮を行うデジタ
ルビデオカメラに関するものである。

【０００２】

【従来の技術】カラー画像の圧縮の標準であるジョイン
ト・ホトグラフィックコーディング・エキスパート・グ
ループ(ＪＰＥＧ)やモーション・ピクチュア・イメージ
コーディング・エキスパート・グループ(ＭＰＥＧ)シス
テムにおいて、これらの画像圧縮の標準であるアダプテ
ィブ・ディスクリート・コサイン・トランスフォーム
(ＡＤＣＴ)変換のためには電荷結合素子(ＣＣＤ)出力を
ラスタースキャンの処理ではなく、８×８のブロック単
位の処理を行わなければならない。従来は、このため通
常はフレームメモリを用いフレームメモリに画像データ
を一時保持し、フレームメモリからの読み出しアドレス
を制御してこのラスタースキャンからブロック単位の変
換を行っていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来のフレームメモリに画像データを一時保持し、ラスタ
ースキャンからブロック単位の変換を行う方法は、フレ
ームメモリ画が必須であり、このコストが高く低価格の
デジタルビデオカメラには大きな問題点であった。本発
明は上記従来の問題を解決するものであり、フレームメ
モリを用いずに撮像素子からの出力を８×８のブロック
単位の処理を行うデジタルビデオカメラを提供すること
を目的とするものである。

【０００４】

【課題を解決するための手段】本発明は上記目的を達成
するために、 (1）動画用に画像圧縮を行う場合、リアルタイムでラス
タースキャンから処理用のブロックデータへの変換が必
要であり、このためラインメモリのみでラスタースキャ
ンからブロックデータ変換と、撮像素子(ＣＣＤ)からの
出力信号を輝度信号，色差信号へ変換するものである。

【０００５】(2）デジタルカメラは、ＣＣＤ出力を直接
ラスター信号から画像圧縮処理のために必要なブロック
単位の画像信号に変換するためのｎライン分のラインメ
モリ２系統と、入力用のレシーバと、前記ラインメモリ
２系統の出力を切り替える切り替えスイッチと、ライン
メモリからの読み出しを書き込みクロックの２倍の周波
数で制御するアドレスコントローラと、ＣＣＤ出力信号
からｎ×ｍのブロック

【０００６】

【外５】

【０００７】プロセス回路と、ブロック単位でアパーチ
ャー補正を行うアパーチャー補正回路と、ブロック単位
の輝度信号，色差信号を一時保持するブロックバッファ
ーと、前記ブロック単位の輝度信号，色差信号をマルチ
プレックスするマルチプレクサ

【０００８】

【外６】

【０００９】ブロックの輝度信号と色差信号に変換する
ものである。 (3）または、デジタルカメラは、ＣＣＤ出力を直接ラス
ター信号から画像圧縮処理のために必要なブロック単位
の画像信号に変換するためのｎライン分のラインメモリ
１系統と、該ラインメモリの制御で読み出しのクロック
を書き込みのクロックの４倍の周波数で行うアドレスコ
ントローラと、ＣＣＤの出力信号から

【００１０】

【外７】

【００１１】に変換するカメラプロセス回路と、ブロッ
ク単位でアパーチャー補正を行うアパーチャー補正回路
と、ブロック単位の輝度信号，色差信号を一時保持する
ブロックバッファーと、ブロック単位の輝度信号，色差
信号をマルチプレックスするマ

【００１２】

【外８】

【００１３】画素のブロックの輝度信号と色差信号に変
換処理するものである。

【００１４】(4）または、デジタルカメラにおいて、Ｃ
ＣＤ出力を直接ラスター信号から画像圧縮処理のために
必要なブロック単位の画像信号に変換するためのｎライ
ン分のラインメモリと、このラインメモリの読み出し書
き込みをＣＣＤからの入力データクロックの２倍の周波
数で制御するアドレスコントローラと、ＣＣＤからの出
力信号をｎ×ｎのブロック単位で処理を行いｎ×ｎのブ
ロック単位の輝度信号，色差信号に変換するカメラプロ
セス回路とｎ×ｎブロック単位の輝度信号と色差信号を
一時保持するブロックバッファーと、ブロック単位の輝
度信号，色差信号をマルチプレックスするマルチプレク
サと、ブロック単位の出力回路と、水平・垂直のアパー
チャー補正を行うアパーチャー補正回路とを備え、撮像
画像を実時間でｎ×ｎ画素のブロックの輝度信号と色差
信号に変換処理して画像を記録し、再生時にアパーチャ
ー補正を行うものである。

【００１５】

【作用】したがって本発明によれば、 (イ）フレームメモリを用いず実時間処理により画像処
理を行うので高速連写が可能であり、またリアルタイム
で処理ができるので動画像の圧縮も可能となる。 (ロ）デジタルカメラにおいて、ラインメモリを２系統
持たせた場合はアドレス発生回路が大幅に簡略化され
る。また上記(3)に示したラインメモリ１系統持たせた
場合は、ラインメモリの節約と切り替えスイッチの不要
に伴う部品点数の削減ができる。

【００１６】(ハ）上記(4)に示した場合は、ラインメモ
リの容量が少ないのでラインメモリが節約でき、また書
き込みと読み出しのクロックがデータクロックの単純に
２倍の比なのでアドレス発生回路の構成が大幅に簡素化
でき、クロックも高い周波数を必要としない。さらに、
再生回路にアパーチャー補正回路を持たせたことにより
記録回路が大幅に簡素化でき、再生時のアパーチャー補
正であればブロック単位でアパーチャー補正を行わず、
ライン単位でアパーチャー補正をすることができるので
簡略化できる。

【００１７】

【実施例】図１は本発明におけるデジタルビデオカメラ
の基本ブロック構成を示すものである。図１において、
１はデジタルビデオカメラ、２はレンズ、３は入射光を
光電変換する撮像素子(ＣＣＤ)、４は相関二重サンプリ
ング回路(ＣＤＳ)、５はＡ／Ｄコンバータ、６はライン
メモリ、７は輝度信号，色差信号に変換する信号処理回
路、８は圧縮回路、９はタイミングジェネレータ、10は
タイミングで制御されたアドレスコントローラ、11は各
部を制御する制御回路(ＣＰＵ)、12はメモリカードであ
る。

【００１８】次に図１の動作について説明する。記録時
レンズ２を通ってきた入射光は撮像素子(ＣＣＤ)３で光
電変換されて電気信号になり、ＣＤＳ回路４でＣＣＤの
リセットノイズが除去されＡ／Ｄコンバータ５でデジタ
ル信号に変換され、タイミングジェネレータ９のタイミ
ングによりアドレスコントローラ10で制御され、ライン
メモリ６でＣＣＤ３出力のラスター信号からｎ×ｎのブ
ロックに変換される。ブロック単位の信号は信号処理回
路７によりブロック単位の輝度信号(Ｙ)，色差信号(Ｒ
−Ｙ，Ｂ−Ｙ)に変換する。ブロック単位の輝度信号，
色差信号は圧縮回路８により画像圧縮され、圧縮画像デ
ータはメモリカード12に記録される。これら一連のシー
ケンスはＣＰＵ11により制御される。

【００１９】図２は図１に示す信号処理回路７の一例の
詳細なブロック構成を示したものである。図２におい
て、13はカメラプロセス回路であって、マトリックス回
路(1)17とガンマ補正回路18とマトリックス回路(2)19と
で構成される。14はアパーチャー補正回路、15はブロッ
クバッファー、16は出力回路の切り替えスイッチであ
る。アドレスコントローラ10により制御されたｎライン
分のラインメモリ６によりラスタースキャンからブロッ
ク単位のデータに変換された出力信号はカメラプロセス
回路13に送られる。ここでブロック単位でマトリックス
回路(1)17で輝度信号および色差信号に変換されて、ガ
ンマ補正回路18によりブラウン管用のガンマに合うよう
に補正される。さらにマトリックス回路(2)19により輝
度信号(Ｙ)，色差信号(Ｒ−Ｙ，Ｂ−Ｙ)に変換される。
輝度信号はアパーチャー補正回路14により周波数特性を
補正して輝度信号は２ブロック分、色差信号はそれぞれ
１ブロック分ブロックバッファー15に蓄えられる。出力
回路の切り替えスイッチ16により輝度信号，色差信号は
ブロック単位でインターリーブされてＹブロック，Ｙブ
ロック，Ｒ−Ｙ(Ｖ)ブロック，Ｂ−Ｙ(ｕ)ブロックの順
に圧縮回路に送られる。

【００２０】図３は本発明の第１の実施例におけるビデ
オカメラの要部ブロック図であり、図４は第１の実施例
のタイミングチャートを示すものである。図３におい
て、20はバスレシーバ、21はラインメモリ(1)、22はラ
インメモリ(2)、23は切り替えスイッチであり、Ａ／Ｄ
コンバータ(図１)の出力信号はバスレシーバ20により切
り替えられ、まずラインメモリ(1)21に書き込まれる。
ここで８ライン分書き込まれると、その次の２ライン分
はシングルポートのラインメモリ(2)22にも同時に書き
込まれる。次の11ラインからバスレシーバ20が切り替わ
り同じくシングルポートのラインメモリ(2)22に書き込
まれる。次にラインメモリ(1)21に書き込まれたデータ
は書き込みクロックの２倍の周波数で読み出される。２
つのラインメモリ(1)，(2)からの読み出されたデータは
図４に示す読み出しのタイミングで切り替えスイッチ23
により切り替えられ信号処理回路７に送られ、圧縮回路
８で圧縮される。このラインメモリの書き込み読み出し
のタイミングは、アドレスコントローラ10により制御さ
れる。なお、それぞれのラインメモリ(1)21，ラインメ
モリ(2)22の読み出しは、交互に６ラインの間に２倍の
クロックで読み出される。

【００２１】図５は本発明の第１の実施例におけるアド
レスコントローラ書き込み回路の具体例を示すものであ
る。ラインメモリの構成をｒｏｗ＝10，Ｃolumn＝768と
する。ここで書き込みはラスター信号として行われるの
で書き込みアドレスのｒｏｗは水平同期信号(ＨＤ)を４
ビットカウンタ30でカウントし、(０〜９)の４ビットの
ｒｏｗアドレスとして出力する。そしてデコーダ32でｒ
ｏｗアドレスが(10)になるとパルスを出力し４ビットカ
ウンタ30をリセットする。また垂直ブランキング信号
(ＶＢＬＫ)でもリセットされる。Ｃolumnアドレスは、
ＣＤＤからの入力信号のクロックであるマスタークロッ
クであるＣＬＫの２分周したクロック(２ＣＬＫ)をクロ
ックとして10ビットカウンタ31でカウントして10ビット
のＣolumnアドレスを発生させる。デコーダ33でＣolumn
アドレス768をデコードして10ビットカウンタ31のリセ
ットパルスを発生しカウンタをリセットする。

【００２２】図６の本発明の第１の実施例におけるアド
レスコントローラ読み出し回路の具体例を示したもので
ある。ラインメモリの読み出しはＣＣＤのマスタークロ
ックにより６Ｈ(６ホリゾンタル)期間中にブロック単位
で行われる。ＣolumnアドレスはＣＣＤのマスタークロ
ックであるＣＬＫをクロックとして、ラインメモリの読
み出し期間を規定する６ＨパルスとのＡＮＤ出力をクロ
ックとして４ビットカウンタ34に入力される。ここでク
ロックをカウントし、ブロック処理のライン単位である
８Ｈラインのブロックラインの第１ブロックは水平10画
素読み出されるので(10)、以下のブロックは８画素ずつ
読み出されるので(８)のアドレスをデコーダ35でデコー
ドし４ビットカウンタ34をリセットする。この４ビット
にアドレスは加算器36とラッチ回路41により累積加算さ
れ、最終的に10ビットのＣolumnアドレスとして出力さ
れる。次にｒｏｗアドレスはブロック単位のアドレスな
のでＣolumnアドレス発生の４ビットカウンタ34のデコ
ードされたパルスをクロックとして４ビットカウンタ39
でカウントされ、ｒｏｗアドレスごとにデコーダ40でパ
ルスを出力し４ビットカウンタ39をリセットする。この
リセットパルスの出力は累積加算器のラッチ回路41のラ
ッチパルスとしても使用される。このデコーダ40のリセ
ットパルスをＤ−Ｆ／Ｆ(Ｄ−フリップフロップ)でラッ
チし、第１ブロックとそれ以外の切り替えのパルスとし
て出力しＣolumnアドレスのデコーダ35の出力を切り替
える切り替えスイッチ37を制御し、上記のようにブロッ
クのアクセスを(10)と(８)とを切り替える。このように
することでラインメモリをブロック単位でアクセスでき
る。

【００２３】図７は本発明の第１の実施例におけるブロ
ック単位でのアクセスの様子を示したものであるＣＣＤ
の出力であるＣＤＳデータは、図５の書き込み回路によ
りラスター順にラインメモリに書き込まれる。読み出し
はブロック単位でかつブロックのアクセスもカメラ信号
処理回路の内部レジスタを使用することができるので、
図７のように最初は10×10のブロックを読み出し、次か
らは10×８のブロックでアクセスする。

【００２４】図８は本発明の第１の実施例におけるライ
ンメモリの読み出しと書き込みを切り替える切り替えパ
ルスである６Ｈパルス発生回路の具体例を示したもので
ある。この切り替えは10Ｈと６Ｈの計16Ｈの周期で行わ
れるのでまず水平同期信号(ＨＤ)を16分周回路42で16分
周し、この16分周されたＨＤパルスをシフトレジスタ43
で10ＨＤ遅らせ、図８に示すロジックで10Ｈ期間ＨＩＧ
Ｈで６Ｈ期間Ｌｏｗのパルスが発生できる。さらにライ
ンメモリ(2)用にシフトレジスタ44で８Ｈ期間遅れたパ
ルスを発生させる。

【００２５】図９は本発明の第１の実施例における信号
処理回路の一例を示したものである。図９において、45
は４(水平)×10(垂直)のレジスタＲＡＭ、46は水平10，
垂直10のシフトレジスタ、47はマトリックス回路、48は
ゲート回路、49〜52はブロックメモリ、53は切り替えス
イッチであって、はじめのブロックラインメモリからの
出力である水平10画素，垂直10画素のブロック単位で読
み出されたＣＤＳデータはシフトレジスタ46に送られる
と同時に、ブロックの画像の左側４×10のＣＤＳデータ
はレジスタＲＡＭ45に一時保持される。次のブロックの
読み出しの前にレジスタＲＡＭ45から４×10のＣＤＳデ
ータが読み出され、その後にラインメモリからの水平８
画素，垂直10画素はＣＤＳデータがシフトレジスタに入
力される。またこれと同時に前のブロックと同様にブロ
ックの画像の左側４×10のＣＤＳデータはレジスタＲＡ
Ｍ45に記録される。

【００２６】シフトレジスタ46により水平６画素，垂直
３ラインの計18(６×３)画素のデータが同時にマトリッ
クス回路47へ入力される。このマトリックス回路47を制
御するゲート回路48があり、このゲート回路48にはＣＤ
Ｓデータの転送クロックと、12×10のＣＤＳデータのブ
ロック単位のブロックパルスとが入力されそのタイミン
グでマトリックス回路47を制御する。このマトリックス
回路47の出力である輝度信号と色差信号はブロックメモ
リ49〜52によりブロック単位に一時記憶され、各ブロッ
クメモリの読み出しを切り替えスイッチ53により切り替
えることで輝度信号と色差信号の出力を輝度信号のブロ
ック２ブロックと、各色差信号の１ブロックずつのクロ
ック単位の図で示したブロックインターリーブのシーケ
ンスで出力する。

【００２７】図10は図９の第１の実施例における水平６
画素，垂直３ラインの計18(６×３)画素のデータが同時
に出力されるシフトレジスタのブロックを示したもので
ある。まずレジスタＲＡＭ45から読み出された処理され
るブロック画像の右側の４×10のＣＤＳデータと、次の
ラインメモリからの出力である残りの８×10のＣＤＳデ
ータは合わせて12×10のＣＤＳデータが、ブロック単位
で処理されるプロセス回路の入力としてのこのシフトレ
ジスタにより水平６画素，垂直３ラインの計18画素のＣ
ＤＳデータとしてマトリックス回路47に入力される。こ
こで、シフトレジスタの入力である12×10画素のＣＤＳ
データは水平方向に読み出され、水平12データ読んだら
垂直方向に１つ進むようにデータは入力される。図10の
ようにレジスタ(Ｄ)を配列することで注目する画素の上
下２ライン，左右３画素のデータ18個が同時に読み出さ
れる。

【００２８】図11は図９の実施例におけるマトリックス
回路のブロックを示したものである。図11において、55
はＹプロセス回路、56はアパーチャー補正回路、57はγ
(ガンマ)補正回路、58はＲＧＢプロセス回路、59はγ補
正回路、60は色差マトリックス回路であって、シフトレ
ジスタからの出力である18画素のＣＤＳデータは同時に
マトリックス回路に入力される。ここで太線で表わして
あるのは同時に多くのデータが入力されていることを示
すものである。

【００２９】まず輝度信号用の輝度(Ｙ)プロセス回路55
によりＣＤＳデータは輝度信号に変換され、水平５画
素，垂直３ラインの計15(５×３)画素の輝度データが同
時にアパーチャー補正回路56に入力され水平，垂直方向
のアパーチャー補正を行い、アパーチャー補正信号はガ
ンマ補正回路57によりガンマ補正を行い輝度信号として
出力される。色差信号についてはＲＧＢプロセス回路58
で輝度信号と同様にシフトレジスタからの出力を演算し
て第１の色差信号を得る。さらにＹプロセス回路55の出
力の輝度信号をこの第１の色差信号と演算してＲ信号，
Ｇ信号，Ｂ信号の３出力を得て輝度信号と同様にガンマ
補正回路59でガンマ補正を行い、色差マトリックス回路
60によりＲ−Ｙ信号とＢ−Ｙ信号の第２の色差信号を得
る。これらの輝度信号と第２の色差信号の出力はブロッ
ク単位で出力される。

【００３０】図12は図11の輝度(Ｙ)プロセス回路とＲＧ
Ｂプロセス回路の一例を示したものである。図12に示す
ように６(水平)×３(垂直)の18個のＣＤＳデータ(Ｄ₀₀
〜Ｄ₅₀，Ｄ₀₁〜Ｄ₅₁，Ｄ₀₂〜Ｄ₅₂)の入力であるが、輝
度信号は水平方向に隣りあうＣＤＳデータを加算するこ
とで得られる。これにより水平５画素×垂直３ラインの
計15画素の輝度データが得られる。ＲＧＢプロセス回路
の場合は、水平方向のあい隣りあうＣＤＳデータの差分
を求めることでまず色差データを得ることができる。さ
らにこの色差データに輝度データとの演算を行うことで
Ｒ信号，Ｇ信号，Ｂ信号の３信号を得ることができる。

【００３１】ここで本発明の第１の実施例の具体例を図
13に示す。40万画素のＣＣＤを使用し、ＣＣＤのクロッ
クは14.3MHzで水平画素数が768画素，ラインメモリの読
み出しクロック28.6MHzのシステムを考えると画像圧縮
回路に送るデータ１ブロックラインつまり96ブロック
(８ライン分)を得るためには10ライン分を処理しなけれ
ばならない。ここで１ブロック分のデータについて注目
すると、ラインメモリからの出力はまず最初のブロック
を処理するためには12(水平)×10(垂直)のデータが必要
になるが次のブロックを処理するためにはプロセス回路
内のレジスタに４×10画素は保持されているので８×10
のデータだけでよく、以下同様であり１ブロックサイン
を処理するためにラインメモリから読み出しが必要なデ
ータ数は、10×10＋95×(８×10)画素つまり7700画素と
なり、このデータを読み出すための時間は、7700×35ns
＝269.5μsであり、このデータは図４に示すように６ラ
インで読み出すことができる。ビデオカメラでは、レン
ズの周波数特性(ＭＴＦ)が高域で劣化することと、撮像
素子の受光部が有限なためにおこるアパーチャー効果に
よる高周波領域の出力の劣化を補正するためにアパーチ
ャー補正が必要になる。ここでアパーチャー補正回路で
は注目する画素に対し水平アパーチャー補正ではその画
素のとなり合う左右の画素から補正を行い、垂直アパー
チャー補正ではその画素の上下の画素から補正を行う。

【００３２】図14にアパーチャー補正の一例を示す。垂
直アパーチャー補正は注目する画素の上下に画素から補
正し、水平アパーチャー補正は左右２画素となりの画素
から補正する。その場合のアパーチャー補正の一般的な
式は数１の式で表わされる。

【００３３】

【数１】 Ｘ′＝Ｘ−α｛(Ａ＋Ｄ)／２−Ｘ｝−β｛(Ｂ＋Ｃ)／２−Ｘ｝ 但し、α｛(Ａ＋Ｄ)／２−Ｘ｝は垂直アパーチャー、β
｛(Ｂ＋Ｃ)／２−Ｘ｝は水平アパーチャー、α，βは垂
直，水平アパーチャー補正の係数、このとき図14のよう
にディスクリート・コサイン変換(ＤＣＴ)演算用の８×
８画素のブロック単位の画像処理において注目するブロ
ックを処理するためには、そのブロックよりひとまわり
大きいエリア(例えば12×10画素)のブロックを取り出し
アパーチャーの補正を行う必要がある。

【００３４】図15は本発明の第２の実施例の要部ブロッ
クであり、図16は図15のタイミングチャートの詳細を示
したものである。図15において、ラインメモリ６はディ
スクリート・コサイン変換(ＤＣＴ)演算が８×８のブロ
ック単位で行われるので上下に１ラインずつ加え10ライ
ンのラインメモリを使用する。ＣＣＤからの出力信号
は、まずシングルポートのラインメモリ６に10ライン分
書き込まれる。次に１系統10ライン分のシングルポート
のラインメモリ６から書き込みの４倍のクロックで読み
出され、信号処理回路７にブロック単位で送られる。信
号処理回路７の出力であるブロック単位の輝度信号およ
び色差信号は圧縮回路８により画像圧縮される。このタ
イミングはアドレスコントローラ10により制御される。
図16に示すタイミングはラインメモリ６の書き込み読み
出しのタイミングを示し、書き込み読み出しの制御信号
はＣＣＤのクロックの４倍の周波数をもとに生成され
る。図16のようにＣＣＤの出力データに対し書き込みパ
ルスは１／４のデューティであり、書き込みパルスの前
後にメモリから読み出される。ＣＣＤのデータの書き込
みとその前の読み出しとは同じアドレスであり、メモリ
で一般的にいうリード・モディファイ・ライトのシーケ
ンスを取っている。この処理によりアドレスの周波数も
メモリの出力周波数もＣＣＤがクロック例えば14.3MHz
の場合その２倍の周波数28.6MHzであり、タイミングは
それほどきびしくない。また静止画像の場合のＣＣＤの
読み出しクロックを7.15MHzのシステムの場合などはさ
らにアクセスのスピードが低速のスタティックランダム
アクセスメモリ(ＳＲＡＭ)をラインメモリとして使用す
ることができる。

【００３５】次に本発明の第３の実施例について説明す
る。

【００３６】第３の実施例におけるデジタルビデオカメ
ラの基本ブロックの構成は本発明の第１の実施例の基本
ブロックの構成(図１)と同様であるので説明を省略す
る。

【００３７】図17は図１に示す第３の実施例における信
号処理回路７の詳細なブロック構成を示したものであ
る。図17において、13はカメラプロセス回路であって、
マトリックス回路(1)17とガンマ補正回路18とマトリッ
クス回路(2)19とで構成される。15はブロックバッファ
ー、16は出力回路の切り替えスイッチ、24は再生装置で
あって、伸長回路25，アパーチャー補正回路26，バッフ
ァーメモリ27，出力回路28およびＤ／Ａコンバータ29で
構成される。

【００３８】アドレスコントローラ10により制御された
ｎライン分のラインメモリ６によりラスタースキャンか
らブロック単位のデータに変換されたＣＣＤの出力信号
はカメラプロセス回路13は送られる。ここでブロック単
位でマトリック回路(1)17で輝度信号および色差信号に
変換されて、ガンマ補正回路18によりブラウン管用のガ
ンマに合うように補正される。さらにマトリックス回路
(2)19により輝度信号(Y)，色差信号(Ｒ−Ｙ，Ｂ−Ｙ)に
変換される。輝度信号は２ブロック分、色差信号はそれ
ぞれ１ブロック分ブロックバッファー15に蓄えられる。
出力回路の切り替えスイッチ16により輝度信号および色
差信号はブロック単位でインタリーブされてＹブロッ
ク，Ｙブロック，Ｒ−Ｙブロック，Ｂ−Ｙブロックの順
に圧縮回路８に送られメモリカード12に記録される。メ
モリカード12に記録された圧縮画像データは再生時、再
生装置24の伸長回路25により圧縮画像データは伸長さ
れ、アパーチャー補正回路26でカメラ用のアパーチャー
補正を行い１画面分のバッファメモリ27に１画面分を一
時保持し、出力回路28により再生ビデオ信号として変換
され、Ｄ／Ａコンバータ29によりアナログビデオ信号と
してビデオ出力端子25より再生ビデオ信号として出力さ
れる。

【００３９】図18は本発明の第３の実施例におけるライ
ンメモリの書き込みと読み出しのタイミングを示したも
のである。図18において、まずＣＣＤの出力データはＣ
ＣＤクロックでラインメモリに８ライン分書き込まれ
る。次に、ここでラインメモリの読み出しと書き込みは
ＣＣＤクロックの２倍の周波数で交互に行われ、１つの
アドレスデータを読み出して直ぐそのアドレスにＣＣＤ
のデータを書き込むことを繰り返す。このときアドレス
はブロック順のアドレスを発生する。このことにより１
つのラインメモリでＣＣＤのデータのラスタースキャン
からディスクリート・コサイン変換(ＤＣＴ)のような８
×８ブロックデータへ変換することができる。メモリ出
力の最後の８ラインは、メモリへのＣＣＤからの入力は
なくメモリ内のデータの読み出しだけとなり画像の最終
８ライン分のブロックデータが出力されて一画面が終わ
る。

【００４０】図19は本発明の第３の実施例における再生
時のアパーチャー補正回路の一例を示したものである。
図19において、80，81は１水平期間遅延線、82は加算回
路、83，85は減算回路、84は乗算回路である。ビデオカ
メラでは、レンズの周波数特性(ＭＴＦ)が高域で劣化す
ることと、撮像素子の受光部が有限なために起こるアパ
ーチャー効果による高周波領域の出力の劣化を補正する
ためにアパーチャー補正が必要になる。垂直アパーチャ
ー補正は注目する画素の上下に画素から補正し、水平ア
パーチャー補正は左右２画素となりの画素から補正す
る。その場合のアパーチャー補正の一般的な式は図19
(b)により前述の本発明の第１の実施例に示した数１の
式で表される。

【００４１】再生輝度信号は２つの１水平期間遅延線8
0，81により１水平期間(Ｈ)前の信号(Ａ)と１Ｈあとの
信号(Ｄ)を得る。ここで信号(Ａ)と(Ｄ)を加算回路82で
加算し１／２したものから現信号(Ｘ)を減算回路83で引
くことでアパーチャー成分が求められ、これに乗算回路
84で係数αをかけてアパーチャーのかけかたを調整す
る。そして現信号(Ｘ)からアパーチャー成分を減算回路
85で引くことにより垂直アパーチャー補正ができる。水
平アパーチャー補正についても同様である。

【００４２】ラインメモリを使用せず動画を処理するデ
ジタルビデオカメラを実現することは技術的に可能であ
る。図20はラインメモリの代わりに１フレーム分のＣＤ
Ｓデータを記憶できるフレームメモリを有する動画を処
理するデジタルビデオカメラのシステム例の要部を示し
たものである。ここでは１フレーム分のメモリ２つを持
ち切り替えて使用するものである。図20において、100
はフレームメモリ(1)、101はフレームメモリ(2)、103は
切り替えスイッチ、104はプロセス回路、105は圧縮回路
である。

【００４３】このフレームメモリ(1)100およびフレーム
メモリ(2)101のアドレスは、読み出しアドレスと書き込
みアドレスがフレーム単位でフレームメモリ(1)100とフ
レームメモリ(2)101と交互に与えられる。つまり最初フ
レームメモリ(1)100にＣＤＳデータを書き込み、次のフ
レームではフレームメモリ(2)にＣＤＳデータを書き込
む同時にフレームメモリ(1)100のＣＤＳデータを図20
(b)のように12×10のブロック単位で読み出すものであ
る。このように12×10のブロックで読み出すことにより
図９に示したレジスタＲＡＭ45が必要なくなる。但しフ
レームメモリ２組設けるのでメモリ量を増加する。上記
のように切り替えで読み書きすることでＣＤＳデータを
リアルタイムにカメラ処理回路であるプロセス回路で処
理することができる。

【００４４】図21は図20におけるフレームメモリの読み
出しのアドレス回路の一例を示したものである。図21に
おいて、106および109は４ビットカウンタ、107，110は
デコーダ、108，111は加算器、112はカウンタ、113は切
り替えスイッチである。ＣＤＳデータの書き込みは単純
にラスター順にアドレスを発生するだけでよい。読み出
しの場合は図20(b)のようにブロック単位にアドレスを
発生しなければならない。このアドレスの発生は、ライ
ンメモリのアドレス発生回路と同様にＣＤＳデータの転
送クロックを４ビットカウンタ106でカウントして12ク
ロックでデコーダ107の出力で４ビットカウンタ106をリ
セットする。このリセットパルスを垂直方向のクロック
として10クロックで４ビットカウンタ109をリセットす
ることでブロック単位でＣＤＳデータを読み出すことが
できる。この水平と垂直のアドレスを基本アドレスとし
て、ブロック単位のパルスであるブロックパルスをカウ
ントするカウンタ112の出力と基本アドレスを加算器108
と加算器111で水平，垂直方向に累積加算して読み出し
アドレスとする。この読み出しアドレスの水平Ｃolumn
と垂直ｒowは切り替えスイッチ113でマルチプレックス
されフレームメモリのアドレスとして出力される。

【００４５】

【発明の効果】本発明は上記実施例から明らかなよう
に、以下に示す効果を有する。 (1）フレームメモリを用いず実時間処理により画像処理
を行う場合は、高速連写が可能であり、またリアルタイ
ム処理ができるので動画像の圧縮も可能となる。

【００４６】(2）ラインメモリを２系統持たせる場合は
アドレス発生回路が大幅に簡略化される。また、ライン
メモリを１系統持たせる場合はラインメモリの節約がで
き、切り替えスイッチが不要となり部品点数が削減でき
部品コストが低減する。

【００４７】(3）ｎライン分のラインメモリとこのライ
ンメモリの読み出し書き込みをＣＣＤからの入力の２倍
の周波数で制御する場合は、ラインメモリの容量が少な
く経済的であり、またアドレス発生回路の構成が大幅に
簡素化でき、クロックも高い周波数を必要としない。さ
らに再生回路にアパーチャー補正回路をもたせると記録
回路が大幅に簡素化でき、またブロック単位でアパーチ
ャー補正を行なわずライン単位でアパーチャー補正をで
きるので簡略化できる。

【図面の簡単な説明】

【図１】本発明におけるデジタルビデオカメラの基本ブ
ロック構成図である。

【図２】図１の信号処理回路の詳細ブロック図である。

【図３】本発明の第１の実施例におけるビデオカメラの
要部ブロック図である。

【図４】本発明の第１の実施例のタイミングチャートで
ある。

【図５】本発明の第１の実施例におけるアドレスコント
ローラ書き込み回路の具体例を示す図である。

【図６】本発明の第１の実施例におけるアドレスコント
ローラ読み出し回路の具体例を示す図である。

【図７】本発明の第１の実施例におけるブロック単位で
のアクセスの説明図である。

【図８】本発明の実施例におけるラインメモリの読み出
しと書き込みを切り替える切り替えパルス発生回路の具
体例を示す図である。

【図９】本発明の第１の実施例における信号処理回路の
一例を示した図である。

【図１０】図９における水平６画素，垂直３ラインの計
18(６×３)画素のデータが同時に出力されるシフトレジ
スタのブロック図である。

【図１１】図９におけるマトリックス回路のブロック図
である。

【図１２】図11の輝度(Ｙ)プロセス回路とＲＧＢプロセ
ス回路の例を示した図である。

【図１３】本発明の第１の実施例の具体例を説明する図
である。

【図１４】本発明の第１の実施例のアパーチャー補正の
一例を説明する図である。

【図１５】本発明の第２の実施例におけるビデオカメラ
の要部ブロック図である。

【図１６】本発明の第２の実施例のタイミングチャート
である。

【図１７】本発明の第３の実施例における信号処理回路
の詳細なブロック構成図である。

【図１８】本発明の第３の実施例におけるラインメモリ
の書き込みと読み出しのタイミングチャートである。

【図１９】本発明の第３の実施例におけるアパーチャー
補正回路図である。

【図２０】ラインメモリの代わりに１フレーム分のＣＤ
Ｓデータを記憶できるデジタルビデオカメラのシステム
例の要部を示した図である。

【図２１】ラインメモリの代わりに１フレーム分のＣＤ
Ｓデータを記憶できる図20におけるフレームメモリの読
み出し回路図の一例を示すものである。

【符号の説明】

１…デジタルビデオカメラ、 ２…レンズ、 ３…撮像
素子、 ４…相関二重サンプリング回路、 ５…Ａ／Ｄ
コンバータ、 ６…ラインメモリ、 ７…信号処理回
路、 ８，105…圧縮回路、 ９…タイミングジェネレ
ータ、 10…アドレスコントローラ、 11…制御回路、
12…メモリカード、 13…カメラプロセス回路、 1
4，26，56…アパーチャー補正回路、 15…ブロックバ
ッファー、16…出力回路の切り替えスイッチ、 17…マ
トリックス回路(1)、 18，57，59…ガンマ補正回路、
19…マトリックス回路(2)、 20…バスレシーバ、 2
1…ラインメモリ(1)、 22…ラインメモリ(2)、 23，3
7，53，103，113…切り替えスイッチ、 24…再生装
置、 25…伸長回路、 27…バッファーメモリ、 28…
出力回路、 29…Ｄ／Ａコンバータ、 30，34，39，10
6，109…４ビットカウンタ、 31…10ビットカウンタ、
32，33，35，40，107，110…デコーダ、 36，108，1
11…加算器、 38…Ｄ−Ｆ／Ｆ、 41…ラッチ回路、
42…16分周回路、43，44，46…シフトレジスタ、 45…
レジスタＲＡＭ、 47…マトリックス回路、 48…ゲー
ト回路、 49，50，51，52…ブロックメモリ、 55…Ｙ
(輝度)プロセス回路、 58…ＲＧＢプロセス回路、 60
…色差マトリックス回路、 80，81…１水平期間遅延
線、 82…加算回路、 83，85…減算回路、 84…乗算
回路、100…フレームメモリ(1)、 101…フレームメモ
リ(2)、 104…プロセス回路、112…カウンタ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 動画用に画像圧縮を行う場合にフレーム
   メモリを使用せず、ラインメモリのみでラスタースキャ
   ンからブロックデータ変換と、撮像素子(ＣＣＤ)からの
   出力信号を輝度信号および色差信号へ変換することを特
   徴とするデジタルビデオカメラ。
2. 【請求項２】 デジタル信号処理を用いたデジタルカメ
   ラにおいて、撮像素子(ＣＣＤ)出力を直接ラスター信号
   から画像圧縮処理のために必要なブロック単位の画像信
   号に変換するためのｎライン分のラインメモリ２系統
   と、入力用のバスレシーバと、前記ラインメモリ２系統
   の出力を切り替える切り替えスイッチと、前記ラインメ
   モリからの読み出しを書き込みクロックの２倍の周波数
   で制御するアドレスコントローラと、ＣＣＤ出力信号か
   らｎ×ｍのブロック単位で処理を 【外１】 と、ブロック単位でアパーチャー補正を行うアパーチャ
   ー補正回路と、ブロック単位の輝度信号，色差信号を一
   時保持するブロックバッファーと、前記ブロック単位の
   輝度信号，色差信号をマルチプレックスするマルチプレ
   クサと、ブロック 【外２】 と色差信号に変換処理することを特徴とするデジタルビ
   デオカメラ。
3. 【請求項３】 デジタル信号処理を用いたデジタルカメ
   ラにおいて、撮像素子(ＣＣＤ)出力を直接ラスター信号
   から画像圧縮処理のために必要なブロック単位の画像信
   号に変換するためのｎライン分のラインメモリ１系統
   と、該ラインメモリの制御で読み出しのクロックを書き
   込みのクロックの４倍の周波数で行うアドレスコントロ
   ーラと、ＣＣＤの出力信号からｎ×ｍのブロック単位で
   処理を行 【外３】 、ブロック単位でアパーチャー補正を行うアパーチャー
   補正回路と、ブロック単位の輝度信号，色差信号を一時
   保持するブロックバッファーと、前記ブロック単位の輝
   度信号，色差信号をマルチプレックスするマルチプレク
   サと、ブロック単 【外４】 色差信号に変換処理することを特徴とするデジタルビデ
   オカメラ。
4. 【請求項４】 デジタル信号処理を用いたデジタルカメ
   ラにおいて、撮像素子(ＣＣＤ)出力を直接ラスター信号
   から画像圧縮処理のために必要なブロック単位の画像信
   号に変換するためのｎライン分のラインメモリと、該ラ
   インメモリの読み出し書き込みをＣＣＤからの入力デー
   タクロックの２倍の周波数で制御するアドレスコントロ
   ーラと、ＣＣＤからの出力信号をｎ×ｎのブロック単位
   で処理を行いｎ×ｎブロック単位の輝度信号，色差信号
   に変換するカメラプロセス回路と、ｎ×ｎブロック単位
   の輝度信号と色差信号を一時保持するブロックバッファ
   ーと、ブロック単位の輝度信号と色差信号をマルチプレ
   ックスするマルチプレクサと、ブロック単位の出力回路
   と、水平・垂直のアパーチャー補正を行うアパーチャー
   補正回路とを備え、撮像画像を実時間でｎ×ｎ画素のブ
   ロックの輝度信号と色差信号に変換処理して画像を記録
   し、再生時アパーチャー補正を行うことを特徴とするデ
   ジタルビデオカメラ。
5. 【請求項５】 ２つの１水平期間遅延線と、２つの減算
   回路と、１つの加算回路と乗算回路からなり、再生信号
   は前記１水平期間遅延線により１水平期間前の信号と１
   水平期間後の信号を求め前記加算回路で加算したものか
   ら現信号を前記減算回路で減算することでアパーチャー
   成分を求め、これに前記乗算回路で係数をかけてアパー
   チャーを調整したアパーチャー成分を現信号から前記減
   算回路で減算することにより水平または垂直のアパーチ
   ャー補正を行うことを特徴とする請求項４記載のデジタ
   ルビデオカメラ。