JPH06296246A - 電子式スチルカメラ - Google Patents
電子式スチルカメラInfo
- Publication number
- JPH06296246A JPH06296246A JP5080599A JP8059993A JPH06296246A JP H06296246 A JPH06296246 A JP H06296246A JP 5080599 A JP5080599 A JP 5080599A JP 8059993 A JP8059993 A JP 8059993A JP H06296246 A JPH06296246 A JP H06296246A
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- JP
- Japan
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- video signal
- product
- image
- sum
- memory
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Abstract
(57)【要約】
【目的】フレーム周期よりも長時間のシャッター速度に
よる撮像を可能とする電子式スチルカメラを提供する。 【構成】積和演算器１２に、Ａ／Ｄ変換器７より撮像ビ
デオ信号Ｖin を供給すると共に、フレームメモリ８の
出力ビデオ信号Ｖoutを供給する。演算器１２の出力ビ
デオ信号をメモリ８に供給する。メモリ８を書き込み読
み出しを並行して行ない得るデュアルポート構成のもの
とし、このメモリ８でビデオ信号を１フレーム期間遅延
する。メモリ８及び演算器１２でディジタルフィルタを
構成する。演算器１２における係数を制御してローパス
フィルタを構成する。シャッター機構２の閉動作に伴っ
てメモリ８への書き込みを停止すると、ビデオ信号Ｖou
tはそれ以前の複数フレームのビデオ信号Ｖinを個々の
画素について積分したものとなり、実質的に複数フレー
ム期間のシャッター速度による撮像が可能となる。低照
度でも充分なレベルのビデオ信号Ｖoutが得られる。
よる撮像を可能とする電子式スチルカメラを提供する。 【構成】積和演算器１２に、Ａ／Ｄ変換器７より撮像ビ
デオ信号Ｖin を供給すると共に、フレームメモリ８の
出力ビデオ信号Ｖoutを供給する。演算器１２の出力ビ
デオ信号をメモリ８に供給する。メモリ８を書き込み読
み出しを並行して行ない得るデュアルポート構成のもの
とし、このメモリ８でビデオ信号を１フレーム期間遅延
する。メモリ８及び演算器１２でディジタルフィルタを
構成する。演算器１２における係数を制御してローパス
フィルタを構成する。シャッター機構２の閉動作に伴っ
てメモリ８への書き込みを停止すると、ビデオ信号Ｖou
tはそれ以前の複数フレームのビデオ信号Ｖinを個々の
画素について積分したものとなり、実質的に複数フレー
ム期間のシャッター速度による撮像が可能となる。低照
度でも充分なレベルのビデオ信号Ｖoutが得られる。
Description
【０００１】
【産業上の利用分野】この発明は、撮像素子からのビデ
オ信号をディジタル信号に変換してメモリカード等の記
録媒体に静止画用ビデオ信号として記録する電子式スチ
ルカメラに関する。
オ信号をディジタル信号に変換してメモリカード等の記
録媒体に静止画用ビデオ信号として記録する電子式スチ
ルカメラに関する。
【０００２】
【従来の技術】図６は、従来の電子式スチルカメラの構
成例を示している。図において、１はレンズ系、２はシ
ャッター機構、３はＣＣＤ等の撮像素子である。撮像素
子３より出力される撮像信号はプロセス回路（カメラ信
号処理回路）４に供給される。このプロセス回路４では
撮像信号が処理され、ビデオ信号が赤、緑、青の原色信
号Ｒ，Ｇ，Ｂ、あるいは輝度信号Ｙおよび色差信号Ｕ，
Ｖの形式でもって出力される。
成例を示している。図において、１はレンズ系、２はシ
ャッター機構、３はＣＣＤ等の撮像素子である。撮像素
子３より出力される撮像信号はプロセス回路（カメラ信
号処理回路）４に供給される。このプロセス回路４では
撮像信号が処理され、ビデオ信号が赤、緑、青の原色信
号Ｒ，Ｇ，Ｂ、あるいは輝度信号Ｙおよび色差信号Ｕ，
Ｖの形式でもって出力される。
【０００３】シャッター機構２はコントロール回路５の
制御のもと、シャッタードライブ回路６でもって開閉制
御される。シャッター機構２の開動作によって撮像素子
３で撮像され、これに伴ってプロセス回路４より出力さ
れるビデオ信号はＡ／Ｄ変換器７でディジタル信号に変
換された後に画像メモリを構成するフレームメモリ８に
供給され、このフレームメモリ８に１フレーム分のビデ
オ信号が書き込まれる。
制御のもと、シャッタードライブ回路６でもって開閉制
御される。シャッター機構２の開動作によって撮像素子
３で撮像され、これに伴ってプロセス回路４より出力さ
れるビデオ信号はＡ／Ｄ変換器７でディジタル信号に変
換された後に画像メモリを構成するフレームメモリ８に
供給され、このフレームメモリ８に１フレーム分のビデ
オ信号が書き込まれる。
【０００４】そして、フレームメモリ８より読み出され
る１フレーム分のビデオ信号は画像圧縮回路９で圧縮処
理が行なわれた後に記録媒体としてのメモリカード１０
に書き込まれる。画像圧縮回路９では、例えばＪＰＥＧ
方式による高能率圧縮等が行なわれる。
る１フレーム分のビデオ信号は画像圧縮回路９で圧縮処
理が行なわれた後に記録媒体としてのメモリカード１０
に書き込まれる。画像圧縮回路９では、例えばＪＰＥＧ
方式による高能率圧縮等が行なわれる。
【０００５】上述せずも、プロセス回路４、フレームメ
モリ８、画像圧縮回路９およびメモリカード１０等の動
作はコントロール回路５で制御され、撮像素子３で必要
とされる読み出しパルス、転送パルス等やＡ／Ｄ変換器
７で必要とされるサンプリングパルスおよびその他の必
要なタイミング信号はタイミング発生器１１より供給さ
れる。
モリ８、画像圧縮回路９およびメモリカード１０等の動
作はコントロール回路５で制御され、撮像素子３で必要
とされる読み出しパルス、転送パルス等やＡ／Ｄ変換器
７で必要とされるサンプリングパルスおよびその他の必
要なタイミング信号はタイミング発生器１１より供給さ
れる。
【０００６】
【発明が解決しようとする課題】ところで、図６に示す
電子式スチルカメラにおいては、撮像素子３にビデオカ
メラ用のものを用いているため、シャッター速度の下限
は、ビデオ信号のフレーム周期によって１／３０秒（Ｎ
ＴＳＣ方式の場合）、あるいは１／２５秒（ＰＡＬ方式
の場合）等に制限されていた。そのため、低照度の撮像
では光量が不足する場合があった。
電子式スチルカメラにおいては、撮像素子３にビデオカ
メラ用のものを用いているため、シャッター速度の下限
は、ビデオ信号のフレーム周期によって１／３０秒（Ｎ
ＴＳＣ方式の場合）、あるいは１／２５秒（ＰＡＬ方式
の場合）等に制限されていた。そのため、低照度の撮像
では光量が不足する場合があった。
【０００７】そこで、この発明では、ビデオ信号のフレ
ーム周期よりも長いシャッター速度での撮像が可能とな
る電子式スチルカメラを提供するものである。
ーム周期よりも長いシャッター速度での撮像が可能とな
る電子式スチルカメラを提供するものである。
【０００８】
【課題を解決するための手段】この発明は、撮像素子か
らのビデオ信号をディジタル信号に変換するＡ／Ｄ変換
器と、信号の書き込みと読み出しとを並行して行なうこ
とができる画像メモリ部と、Ａ／Ｄ変換器の出力信号お
よび画像メモリ部の読み出し信号を使用して積和演算を
する積和演算器とを備え、積和演算器の出力信号を画像
メモリ部に書き込み信号として供給すると共に、画像メ
モリ部より所定期間後に読み出されるビデオ信号を静止
画用ビデオ信号として記録媒体に記録するものである。
らのビデオ信号をディジタル信号に変換するＡ／Ｄ変換
器と、信号の書き込みと読み出しとを並行して行なうこ
とができる画像メモリ部と、Ａ／Ｄ変換器の出力信号お
よび画像メモリ部の読み出し信号を使用して積和演算を
する積和演算器とを備え、積和演算器の出力信号を画像
メモリ部に書き込み信号として供給すると共に、画像メ
モリ部より所定期間後に読み出されるビデオ信号を静止
画用ビデオ信号として記録媒体に記録するものである。
【０００９】
【作用】この発明においては、積和演算器の係数を調整
して積和演算器および画像メモリ部で構成されるディジ
タルフィルタでローパスフィルタを構成することで、撮
像素子より出力される例えば複数フレームのビデオ信号
を個々の画素について積分したビデオ信号を得ることが
でき、撮像素子側のシャッター速度の制限に拘らずに実
質的に複数フレーム期間のシャッター速度による撮像が
可能となる。
して積和演算器および画像メモリ部で構成されるディジ
タルフィルタでローパスフィルタを構成することで、撮
像素子より出力される例えば複数フレームのビデオ信号
を個々の画素について積分したビデオ信号を得ることが
でき、撮像素子側のシャッター速度の制限に拘らずに実
質的に複数フレーム期間のシャッター速度による撮像が
可能となる。
【００１０】
【実施例】以下、図１を参照しながら、この発明の一実
施例について説明する。この図１において、図６と対応
する部分には同一符号を付し、その詳細説明は省略す
る。
施例について説明する。この図１において、図６と対応
する部分には同一符号を付し、その詳細説明は省略す
る。
【００１１】図において、プロセス回路４より出力され
るビデオ信号ＶinはＡ／Ｄ変換器７でディジタル信号に
変換された後に積和演算器１２に供給される。この積和
演算器１２にはフレームメモリ８より読み出されるビデ
オ信号Ｖoutも供給される。そして、積和演算器１２で
積和演算処理されたビデオ信号はフレームメモリ８に書
き込み信号として供給される。
るビデオ信号ＶinはＡ／Ｄ変換器７でディジタル信号に
変換された後に積和演算器１２に供給される。この積和
演算器１２にはフレームメモリ８より読み出されるビデ
オ信号Ｖoutも供給される。そして、積和演算器１２で
積和演算処理されたビデオ信号はフレームメモリ８に書
き込み信号として供給される。
【００１２】本例のフレームメモリ８は、書き込みと読
み出しとを並行して行ない得るデュアルポート構成のも
のが使用される。フレームメモリ８に書き込まれるビデ
オ信号は１フレーム期間の遅延をもって順次読み出され
る。
み出しとを並行して行ない得るデュアルポート構成のも
のが使用される。フレームメモリ８に書き込まれるビデ
オ信号は１フレーム期間の遅延をもって順次読み出され
る。
【００１３】図２は、積和演算器１２の具体構成を示し
ている。積和演算器１２は、乗算器１２ａ，１２ｂおよ
び加算器１２ｃでもって構成される。Ａ／Ｄ変換器７で
ディジタル信号に変換されたビデオ信号Ｖinは乗算器１
２ａで係数ＣA（０≦ＣA≦１）が乗算された後に加算器
１２ｃに供給される。また、フレームメモリ８より読み
出されるビデオ信号Ｖoutは乗算器１２ｂで係数ＣB（０
≦ＣA≦１）が乗算された後に加算器１２ｃに供給され
る。そして、加算器１２ｃより出力される加算信号が積
和演算器１２の出力信号としてフレームメモリ８に供給
される。
ている。積和演算器１２は、乗算器１２ａ，１２ｂおよ
び加算器１２ｃでもって構成される。Ａ／Ｄ変換器７で
ディジタル信号に変換されたビデオ信号Ｖinは乗算器１
２ａで係数ＣA（０≦ＣA≦１）が乗算された後に加算器
１２ｃに供給される。また、フレームメモリ８より読み
出されるビデオ信号Ｖoutは乗算器１２ｂで係数ＣB（０
≦ＣA≦１）が乗算された後に加算器１２ｃに供給され
る。そして、加算器１２ｃより出力される加算信号が積
和演算器１２の出力信号としてフレームメモリ８に供給
される。
【００１４】ここで、ビデオ信号の１つの画素に注目し
て考えると、フレームメモリ８および積和演算器１２で
もってＩＩＲ型のディジタルフィルタが構成される。こ
の場合、フレームメモリ８ではビデオ信号が１フレーム
期間だけ遅延されるため、このディジタルフィルタのサ
ンプリング周波数はフレーム周波数になる。そのため、
このディジタルフィルタは空間周波数領域のフィルタで
はなく、個々の画素についての時間軸領域のフィルタと
なる。
て考えると、フレームメモリ８および積和演算器１２で
もってＩＩＲ型のディジタルフィルタが構成される。こ
の場合、フレームメモリ８ではビデオ信号が１フレーム
期間だけ遅延されるため、このディジタルフィルタのサ
ンプリング周波数はフレーム周波数になる。そのため、
このディジタルフィルタは空間周波数領域のフィルタで
はなく、個々の画素についての時間軸領域のフィルタと
なる。
【００１５】積和演算器１２の乗算器１２ａ，１２ｂに
おける係数ＣA，ＣBはコントロール回路５より与えら
れ、ディジタルフィルタのゲインおよび遮断周波数が制
御される。図３はディジタルフィルタの周波数特性の概
要を示しており、同図ＡはＣA＝１、ＣB＝０であってフ
ィルタなしの状態での周波数特性であり、同図ＢはＣA
＝１、ＣB＝１であるときの周波数特性であり、同図Ｃ
はＣA＝１、ＣB＝０．５であるときの周波数特性であ
る。
おける係数ＣA，ＣBはコントロール回路５より与えら
れ、ディジタルフィルタのゲインおよび遮断周波数が制
御される。図３はディジタルフィルタの周波数特性の概
要を示しており、同図ＡはＣA＝１、ＣB＝０であってフ
ィルタなしの状態での周波数特性であり、同図ＢはＣA
＝１、ＣB＝１であるときの周波数特性であり、同図Ｃ
はＣA＝１、ＣB＝０．５であるときの周波数特性であ
る。
【００１６】本例において、積和演算器１２における係
数ＣA，ＣBを制御してディジタルフィルタでローパスフ
ィルタを構成することで、個々の画素について複数フレ
ームの信号が積分され、シャッター速度を下げたと同等
の効果を持たせることができる。
数ＣA，ＣBを制御してディジタルフィルタでローパスフ
ィルタを構成することで、個々の画素について複数フレ
ームの信号が積分され、シャッター速度を下げたと同等
の効果を持たせることができる。
【００１７】図示しないシャッター釦によるシャッター
機構２の閉動作に伴ってフレームメモリ８への書き込み
を停止させることで、フレームメモリ８からはシャッタ
ー機構２が閉放状態となる以前の複数フレームで撮像さ
れて得られるビデオ信号Ｖinを個々の画素について積分
したビデオ信号Ｖoutが得られる。そして、このビデオ
信号Ｖoutが図６の例と同様に画像圧縮回路９で圧縮処
理されてメモリカード１０に書き込まれる。
機構２の閉動作に伴ってフレームメモリ８への書き込み
を停止させることで、フレームメモリ８からはシャッタ
ー機構２が閉放状態となる以前の複数フレームで撮像さ
れて得られるビデオ信号Ｖinを個々の画素について積分
したビデオ信号Ｖoutが得られる。そして、このビデオ
信号Ｖoutが図６の例と同様に画像圧縮回路９で圧縮処
理されてメモリカード１０に書き込まれる。
【００１８】したがって、本例によれば、撮像素子３側
のシャッター速度の制限に拘らずに実質的に複数フレー
ム期間のシャッター速度で撮像することが可能となり、
低照度でも充分なレベルのビデオ信号Ｖoutを得て、メ
モリカード１０に書き込むことができる。
のシャッター速度の制限に拘らずに実質的に複数フレー
ム期間のシャッター速度で撮像することが可能となり、
低照度でも充分なレベルのビデオ信号Ｖoutを得て、メ
モリカード１０に書き込むことができる。
【００１９】ところで、コントロール回路５で積和演算
器１２においてＣA＝１、ＣB＝０に制御することで、図
６の従来例と同様の構成となり、従来同様に撮像素子３
側のシャッター速度による撮像をすることができる。
器１２においてＣA＝１、ＣB＝０に制御することで、図
６の従来例と同様の構成となり、従来同様に撮像素子３
側のシャッター速度による撮像をすることができる。
【００２０】なお、上述実施例においては、１個のフレ
ームメモリ８を使用して構成したものであるが、一般的
に図４に示すように複数個のフレームメモリ８-1〜８-n
を使用して構成することもできる。図４において、図２
と対応する部分には、同一符号を付して示している。１
２ｂ-1〜１２ｂ-nは乗算器、１３は加算器、ＣB-1〜ＣB
-nは係数である。また、ＩＩＲ型のディジタルフィルタ
を構成するのではなく、ＦＩＲ型のディジタルフィルタ
を構成するようにしてもよい。ただし、ＦＩＲ型に構成
する場合には、シャッター速度を下げるにつれて、フレ
ームメモリの必要個数が増加するという不都合がある。
ームメモリ８を使用して構成したものであるが、一般的
に図４に示すように複数個のフレームメモリ８-1〜８-n
を使用して構成することもできる。図４において、図２
と対応する部分には、同一符号を付して示している。１
２ｂ-1〜１２ｂ-nは乗算器、１３は加算器、ＣB-1〜ＣB
-nは係数である。また、ＩＩＲ型のディジタルフィルタ
を構成するのではなく、ＦＩＲ型のディジタルフィルタ
を構成するようにしてもよい。ただし、ＦＩＲ型に構成
する場合には、シャッター速度を下げるにつれて、フレ
ームメモリの必要個数が増加するという不都合がある。
【００２１】また、上述せずも、積和演算器１２におい
て、積和演算の係数を画素毎に指定することで撮像素子
３のシェーディング補正をすることができ、また画素毎
に一定のオフセット値を加算または減算することで撮像
素子３の固定ノイズを除去することができる。図５は、
上述したシェーディング補正および固定ノイズ除去を可
能とする積和演算器１２の構成例を示している。図５に
おいて、図２と対応する部分には同一符号を付して示し
ている。１４は加算器、ＶOFFはオフセット値である。
て、積和演算の係数を画素毎に指定することで撮像素子
３のシェーディング補正をすることができ、また画素毎
に一定のオフセット値を加算または減算することで撮像
素子３の固定ノイズを除去することができる。図５は、
上述したシェーディング補正および固定ノイズ除去を可
能とする積和演算器１２の構成例を示している。図５に
おいて、図２と対応する部分には同一符号を付して示し
ている。１４は加算器、ＶOFFはオフセット値である。
【００２２】また、上述せずも、フレームメモリ８より
出力されるビデオ信号Ｖoutのレベルを予め定められた
基準レベル信号と比較し、ビデオ信号Ｖoutのレベルが
基準レベル信号を越えるときにフレームメモリ８への書
き込みを停止することで、シャッター速度の調整を行な
うようにしてもよい。これにより、自動的に露出が決定
されて常に一定レベルのビデオ信号Ｖoutを得ることが
可能となる。
出力されるビデオ信号Ｖoutのレベルを予め定められた
基準レベル信号と比較し、ビデオ信号Ｖoutのレベルが
基準レベル信号を越えるときにフレームメモリ８への書
き込みを停止することで、シャッター速度の調整を行な
うようにしてもよい。これにより、自動的に露出が決定
されて常に一定レベルのビデオ信号Ｖoutを得ることが
可能となる。
【００２３】また、上述実施例においては、画像メモリ
としてフレームメモリを使用したものであるが、フィー
ルドメモリを使用するものも同様に構成できることは勿
論である。
としてフレームメモリを使用したものであるが、フィー
ルドメモリを使用するものも同様に構成できることは勿
論である。
【００２４】
【発明の効果】この発明によれば、積和演算器の係数を
調整することで、撮像素子より出力される例えば複数フ
レームのビデオ信号を個々の画素について積分でき、撮
像素子側のシャッター速度の制限に拘らずに実質的に複
数フレーム期間のシャッター速度による撮像を行なうこ
とができ、低照度でも充分なレベルのビデオ信号を得て
記録することができる。
調整することで、撮像素子より出力される例えば複数フ
レームのビデオ信号を個々の画素について積分でき、撮
像素子側のシャッター速度の制限に拘らずに実質的に複
数フレーム期間のシャッター速度による撮像を行なうこ
とができ、低照度でも充分なレベルのビデオ信号を得て
記録することができる。
【００２５】また、積和演算器の係数を変更してディジ
タルフィルタの特性を変化させることができ、種々の撮
像条件に合わせることができる。
タルフィルタの特性を変化させることができ、種々の撮
像条件に合わせることができる。
【００２６】また、積和演算器における係数を画素毎に
指定する手段を備えることで撮像素子のシェーディング
補正をすることができる。
指定する手段を備えることで撮像素子のシェーディング
補正をすることができる。
【００２７】また、画素毎に一定のオフセット値を加算
または減算する加減算手段を持つことで撮像素子の固定
ノイズを除去することができる。
または減算する加減算手段を持つことで撮像素子の固定
ノイズを除去することができる。
【００２８】さらに、画像メモリ部の出力信号が予め定
められた基準レベル信号より大きくなるとき、画像メモ
リ部への書き込みを停止することで、シャッター速度の
調整を行なうことができ、自動的に露出が決定されて画
像メモリ部より常に一定レベルの出力信号を得ることが
できる。
められた基準レベル信号より大きくなるとき、画像メモ
リ部への書き込みを停止することで、シャッター速度の
調整を行なうことができ、自動的に露出が決定されて画
像メモリ部より常に一定レベルの出力信号を得ることが
できる。
【図１】この発明に係る電子式スチルカメラの一実施例
を示す構成図である。
を示す構成図である。
【図２】積和演算器の一例を示す構成図である。
【図３】積和演算器および画像メモリ部で構成されるデ
ィジタルフィルタの特性例を示す図である。
ィジタルフィルタの特性例を示す図である。
【図４】積和演算器の他の例を示す構成図である。
【図５】積和演算器のさらに他の例を示す構成図であ
る。
る。
【図６】電子式スチルカメラの従来例を示す構成図であ
る。
る。
１ レンズ系 ２ シャッター機構 ３ 撮像素子 ４ プロセス回路（カメラ信号処理回路） ５ コントロール回路 ６ シャッタードライブ回路 ７ Ａ／Ｄ変換器 ８ フレームメモリ ９ 画像圧縮回路 １０ メモリカード １１ タイミング発生器 １２ 積和演算器
Claims (5)
- 【請求項１】 撮像素子からのビデオ信号をディジタル
信号に変換するＡ／Ｄ変換器と、 信号の書き込みと読み出しとを並行して行なうことがで
きる画像メモリ部と、 上記Ａ／Ｄ変換器の出力信号および上記画像メモリ部の
読み出し信号を使用して積和演算をする積和演算器とを
備え、 上記積和演算器の出力信号を上記画像メモリ部に書き込
み信号として供給すると共に、上記画像メモリ部より所
定期間後に読み出されるビデオ信号を静止画用ビデオ信
号として記録媒体に記録することを特徴とする電子式ス
チルカメラ。 - 【請求項２】 上記画像メモリ部を、直列接続された複
数個の画像メモリで構成し、上記積和演算器では上記Ａ
／Ｄ変換器の出力信号および上記複数個の画像メモリの
読み出し信号を使用して積和演算することを特徴とする
請求項１記載の電子式スチルカメラ。 - 【請求項３】 上記積和演算器における積和演算の係数
を変更して、この積和演算器および上記画像メモリ部で
構成されるディジタルフィルタの特性を可変できるよう
にしたことを特徴とする請求項１記載の電子式スチルカ
メラ。 - 【請求項４】 上記積和演算器における積和演算の係数
を画素毎に指定する係数指定手段と上記画素毎に一定の
オフセット値を加算または減算する加減算手段のいずれ
か一方または双方を備えることを特徴とする請求項１記
載の電子式スチルカメラ。 - 【請求項５】 上記画像メモリ部の出力信号が予め定め
られた基準レベル信号より大きくなるとき、上記画像メ
モリ部への書き込みを停止することを特徴とする請求項
１記載の電子式スチルカメラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080599A JPH06296246A (ja) | 1993-04-07 | 1993-04-07 | 電子式スチルカメラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5080599A JPH06296246A (ja) | 1993-04-07 | 1993-04-07 | 電子式スチルカメラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06296246A true JPH06296246A (ja) | 1994-10-21 |
Family
ID=13722799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5080599A Pending JPH06296246A (ja) | 1993-04-07 | 1993-04-07 | 電子式スチルカメラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06296246A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486494B1 (ko) * | 1997-07-30 | 2005-08-17 | 엘지전자 주식회사 | 디지털스틸카메라의데이터전송장치및방법 |
| JP2007159037A (ja) * | 2005-12-08 | 2007-06-21 | Canon Inc | 撮像装置、その制御方法及びプログラム |
| KR100773932B1 (ko) * | 2006-10-10 | 2007-11-06 | 주식회사 넥스트아이 | 카메라 링크 보드용 데이터 정렬 칩 |
-
1993
- 1993-04-07 JP JP5080599A patent/JPH06296246A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486494B1 (ko) * | 1997-07-30 | 2005-08-17 | 엘지전자 주식회사 | 디지털스틸카메라의데이터전송장치및방법 |
| JP2007159037A (ja) * | 2005-12-08 | 2007-06-21 | Canon Inc | 撮像装置、その制御方法及びプログラム |
| JP4719564B2 (ja) * | 2005-12-08 | 2011-07-06 | キヤノン株式会社 | 撮像装置、その制御方法及びプログラム |
| KR100773932B1 (ko) * | 2006-10-10 | 2007-11-06 | 주식회사 넥스트아이 | 카메라 링크 보드용 데이터 정렬 칩 |
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