JP5482471B2 - モジュール - Google Patents

Description

本発明は、プロセッサを有し、通信バスを介して他モジュールと通信するモジュールに関するものである。

図４は、バックボードバスによる複数モジュールの実装図である。バックボードバス１０には、２個のＣＰＵモジュール２０ａ，２０ｂと、３個のＩＯモジュール３０ａ，３０ｂ，３０ｃ実装されている。モジュールは、バスサイクルを発生するマスターモジュールと、バスサイクルを受けるスレーブモジュールに大別される。

例えば、ＣＰＵモジュール２０ａ，２０ｂはマスターモジュールであり、ＩＯモジュール３０ａ，３０ｂ，３０ｃはスレーブモジュールである。マスターモジュールは、バックボードバス１０のバス権を取り、バスサイクルを発生し、アクセスしたいモジュールに所望のアクセス（リードアクセス、ライトアクセス）を行なう。

スレーブモジュールは、自分がアクセスされた場合、バスサイクルの内容に従ってモジュール内部へのデータの取り込み（ライトサイクル時）や、モジュール内部のデータのバックボードバス１０への出力（リードサイクル時）を行なう。

このため、バックボードバス１０のバスサイクルでは、マスター側から、アクセス先を指定するためのアドレス、リード／ライトの区別、ライトデータ（ライト時）等が示される必要があり、スレーブ側からはリードデータ（リード時）等が示される必要がある。

更に、ＣＰＵモジュール２０ａ，２０ｂのようにマルチマスター構成にする場合には、モジュール間の情報のやり取りのため、モジュール（マスターモジュール）は、スレーブの機能を持つ。

この場合、モジュールにおいては、自分がバックボードバス１０にアクセスに行く要求と、自分がバックボードからアクセスされる要求が独立に発生し、２つの要求が同時に発生した場合の調停機能が必要になる。

図５は、従来モジュールの内部構成例を示す機能ブロック図であり、ＣＰＵモジュール２０の内部構成例を示している。プロセッサ２１がバックボードバス１０上のモジュール（図示せず）にアクセスをする場合、内部バス２２を介してバスインターフェース手段２３にアクセス先のアドレス、リード／ライト、ライトデータ（ライト時）等の情報を与えてアクセスを要求する。

バスインターフェース手段２３は、アクセス要求があった時には、バックボードバス１０のバス権を取得し、プロセッサ２１からのアドレス等の情報をバックボードバス１０のサイクルに変換してバックボードバス経由で他モジュールにアクセスする。

内部バス２２に接続されたメモリ２４は、ライトデータやリードデータを保持する。また、内部バス２２には、各モジュール固有の機能を実現するためのモジュール機能ブロック２５が接続されている。

図６は、従来モジュールの他の内部構成例を示す機能ブロック図であり、バックボードバス１０の電圧とＣＰＵモジュール２０内部で使用したい電圧が異なる（モジュール内部電圧が低い）場合のモジュール内部構成例である。ＣＰＵモジュール２０の内の低電圧動作領域を低電圧部２０´で示す。

バックボードバス１０の信号電圧と、ＣＰＵモジュール２０内部の信号電圧が異なるため、双方向の電圧変換用のバッファ２６がバックボードバス１０とバスインターフェース手段２３間に挿入されている。それ以外の構成及び動作は、図４に示した構成と同じであるが、スレーブ機能を持つマスターモジュールや、スレーブモジュールでもデータバス等は、双方向の信号になるため、バスインターフェース手段２３が方向制御のための信号を出力する。

特開平１０−２０７５９１号公報

プロセッサに接続される内部バスは、広範囲な領域へのアクセスや、高速動作が求められるため、アドレス、データが分離され、アドレス、データのビット幅も大きいので、信号線数が多い。

そのため、内部バスとバスインターフェース手段を接続する部分も信号線数が多くなる。更に、バックボードバス側の信号線数と合わせて、バスインターフェース手段の信号数は多くなり、その分、バスインターフェース手段２３の実装面積が大きくなってしまうことになる。

小型化を求められるモジュールでは、モジュール内におけるバスインターフェース手段部分の面積が大きくなると、モジュール固有の機能を実現するための面積が少なくなってしまったり、モジュールの小型化が阻害されたりするという問題点が生ずる。

更に、近年では、部品の低電圧化が進み、機能、速度等が優位な最新の部品の電源電圧はほとんどが低電圧動作であるため、機能、速度で優位性のあるモジュールを設計する場合に、バックボードバスの電圧とモジュール内部で使用したい電圧が異なる（モジュール内部電圧が低い）ことになる。

バックボードバスには、様々なモジュールが実装されるため、設計の古い（内部電圧が低電圧化されていない）モジュールを実装できるようにするためには、バックボードバスの電源電圧を低電圧化するわけにはいかない。このため、モジュール内を低電圧化する場合にはバックボードバスの信号を電圧変換しなければならない。

電圧変換する手法としては、双方向電圧変換用のバッファを挿入するのが一般的であるが、この場合には、バックボードバスの信号をバッファに接続し、電圧変換した同じ信号をバスインターフェース手段に接続することになるため、部品数、パターン配線数、コスト、実装面積が増大する。更に、バッファが入ることによってバックボードバス信号の遅延時間も増大する。

更に、バスインターフェース手段は、バックボードバスの信号線の他に、バッファの方向制御用の信号を新たに生成しなければならないのでこのための信号線数が増加するという問題が発生する。。

本発明の目的は、バスインターフェース手段に接続される信号線の数を削減してその実装面積を縮小させ、小型化を可能とするモジュールを実現ることことにある。

このような課題を達成するために、本発明は次の通りの構成になっている。
（１）プロセッサを有し、通信バスを介して他モジュールと通信するモジュールにおいて、
前記通信バスへの出力専用の１ビットの信号線及び前記通信バスからの入力専用の１ビットの信号線及び複数ビットの双方向のコマンド／データバスで構成された省配線バスと、
前記省配線バスの一端側に接続され、前記省配線バスのバスサイクルにより前記通信バスにインターフェースするバスインターフェース手段と、
前記省配線バスの他端側と前記プロセッサ間に接続され、前記省配線バスのバスサイクルを前記プロセッサのバスサイクルに変換すると共に、前記プロセッサのバスサイクルを前記省配線バスのバスサイクルに変換するバスサイクル変換手段と、
を備えることを特徴とするモジュール。

（２）前記バスインターフェース手段は、前記通信バス側の電圧と前記プロセッサ側の電圧が異なる場合には、双方向に電圧変換するバッファ手段を備えることを特徴とする（１）に記載のモジュール。

（３）前記プロセッサは、前記バスサイクル変換手段の機能を備えることを特徴とする（１）または（２）に記載のモジュール。

（４）前記バスサイクル変換手段の機能が前記プロセッサと通信するモジュール固有機能ブロック内に組みこまれていることを特徴とする（１）または（２）に記載のモジュール。

（５）前記通信バスは、複数のモジュールを実装するバックボードバスであることを特徴とすることを特徴とする（１）乃至（４）のいずれかに記載のモジュール。

本発明によれば、次のような効果を期待することができる。
（１）出力専用の一方通行の１ビットの信号線と、入力専用の１ビットの信号線と、複数ビットの双方向のコマンド／データバスを備える省配線バスにより、コマンド／データバスを相手が使用中でも、各種通知を相手に伝えることができ、通信速度の低下を抑制することができる。

（２）バスインターフェース手段が２電源対応の場合でも、アドレスの時分割転送、データの時分割転送、アドレスとデータのマルチプレクス転送により、少ない信号数で高速通信を実現できる。同時に、バスインターフェース手段を実装するための面積を小さくすることができる。

（３）バスサイクル変換手段は、モジュール内の他の機能を実現するためのFPGA等によるモジュール固有機能ブロック内、またはプロセッサ内に形成することにより、内部側の実装面積の増加は微小、あるいは全くなくすことができる。

（４）これにより、モジュール全体の更なる小型化が可能になり、あるいは、他の機能を実現するための実装面積ができ、高機能／多機能のモジュールを実現することが可能となる。

本発明を適用したモジュールの一実施例を示す機能ブロック図である。 省配線バスの構成例を示す機能ブロック図である。 省配線バスの動作例を説明するタイムチャートである。 バックボードバスによる複数モジュールの実装図である。 従来モジュールの内部構成例を示す機能ブロック図である。 従来モジュールの他の内部構成例を示す機能ブロック図である。

以下本発明を、図面を用いて詳細に説明する。図１は、本発明を適用したモジュールの一実施例を示す機能ブロック図である。図５、図６で説明した従来構成と同一要素には同一符号を付して説明を省略する。

本発明の構成上の特徴部は、省配線バス１００と、この省配線バス１００の一端側とバックボードバス１０間に接続されたバスインターフェース手段２００と、省配線バス１００の他端側と内部バス２２間に接続されたバスサイクル変換手段３００とを、ＣＰＵモジュール２０内に具備する構成にある。

バスサイクル変換手段３００は、内部バス２２を介してプロセッサ２１と接続されると共に、バックボードバスへ１０のバスバスインターフェース手段２００に省配線バス１００を介して接続される。

バスインターフェース手段２００は、省配線バス１００を介してバスサイクル変換手段３００に接続されると共に、バックボードバス１０に接続される。この実施例では、省配線バス１００は、モジュール内部の電圧と同じ低電圧の信号を扱い、バックボードバス１０の電圧とは異なっている。

バスインターフェース手段２００は、バックボードバス１０と省配線バス１００のバスサイクル変換を行なうと共に、信号の電圧変換を双方向に行なうためのバッファ手段２０１を備えている。そのため、バスインターフェース手段２００は、２電源対応のASICで実現される。

バスサイクル変換手段３００には、プロセッサ２１のバックボードバスアクセス要求を省配線バス１００のアクセスサイクルに変換する機能を備える。モジュール固有機能ブロック２５と共に集積化する場合には、モジュール内部の低電圧で動作するASICやFPGA等で実現される。バスサイクル変換手段３００は、プロセッサ２１内に構築することも可能である。

ＣＰＵモジュール２０がマスターモジュールの場合、バスインターフェース手段２００は、省配線バス１００からのバックボードバスアクセス要求を受け、バックボードバス１０のバス権を取得し、省配線バス１００で受け取ったアクセス種類、アドレス、ライト時にはライトデータを基に、バックボードバス１０のバスサイクルを生成し、バックボードバス１０上のモジュールにアクセスし、リード時にはバックボードバス１０から受け取ったリードデータを省配線バス１００に出力する。

バスサイクル変換手段３００は、プロセッサ２１からのバックボードバスアクセス要求を、省配線バス１００のバスサイクルに変換してバスインターフェース手段２００を介してバックボードバス１０へアクセスを要求し、バスインターフェース手段２００からリードデータや応答が返ってきたらプロセッサ２１に応答を返す。

図２は、省配線バスの構成例を示す機能ブロック図である。省配線バス１００は、バスサイクル変換手段３００が出力する、バスインターフェース手段２００への一方向の１ビットの通知信号線１０１と、バスインターフェース手段２００が出力する、バスサイクル変換手段３００への一方向の１ビットの通知信号線１０２と、バスサイクル変換手段３００とバスインターフェース手段２００の双方が出力し得る、双方向の数ビットのコマンド／データバス１０３とで構成されている。

図３は、省配線バスの動作例を説明するタイムチャートである。図３（Ａ）はコマンド／データバス１０３上のコマンド／データＤ、（Ｂ）はバスインターフェース手段２００への通知信号線１０１の通知信号Ｐ１、（Ｃ）はバスインターフェース手段２００からの通知信号線１０２の通知信号Ｐ２を例示している。

バスインターフェース手段２００への通知信号Ｐ１は、バックボードバス１０へのアクセス要求（バス要求）と、アクセス種類の送信に使用されており、これがアサートされることにより、バスインターフェース手段２００はバックボードバス１０のバス権取得動作を開始し、バス権取得動作の間に送られてくるアクセス種類情報を取得する。

これにより、バス権取得が許可された時点で、どのようなアクセスをバックボードバス１０すればよいかを認識することができ、バス権取得後直ちにアクセス種類の情報をバックボードバス１０に出力することができる。

バス権が取得できると、バスインターフェース手段２００は、コマンド／データバス１０３にバス権取得を示すコマンド１を出力し、バス権が取得できたことをバスサイクル変換手段３００に通知する。

バスインターフェース手段２００は、通知後、コマンド／データバス１０３への出力を停止し、バスサイクル変換手段３００が出力するアドレス情報の受信に備える。ここで、コマンド／データバス１０３のバス権がバスサイクル変換手段３００側に移る。

バス権取得通知を受けたバスサイクル変換手段３００は、コマンド／データバス１０３にアドレス送信コマンドであるコマンド２を出力し、引き続いてアドレス１、アドレス２で示すアドレス情報を出力する。

バックボードバス１０が、アクセス種類情報のフレームに続いてアドレスのフレームを出力するようなフレーム構成でアクセスするバスの場合、アクセス種類情報のフレームを送信している間にアドレス情報を受信することにより、省配線バス１００での情報伝達にかかる時間を隠し、バックボードバス１０のバスサイクルの遅れを防ぐことができる。

この例では、リードアクセスなので、バスサイクル変換手段３００は、アドレス情報の送信後、コマンド／データバス１０３への出力を停止し、バスインターフェース手段２００が出力するリードデータ受信に備える。

バスインターフェース手段２００への通知信号Ｐ１からアクセス種類情報を、コマンド／データバス１０３からアドレス情報を受け取ったバスインターフェース手段２００は、バックボードバス１０にリードサイクルを発生させ、読み込んだデータ１，データ２で示すデータを、コマンド／データバス１０３にリードデータ送信を示すコマンド３に引き続いて出力する。

更に、応答情報送信を示すコマンド４を出力し、引き続いて応答情報を出力する。リードデータと応答情報を取得したバスサイクル変換手段３００は、取得した応答情報とリードデータを保持してプロセッサ２１が読みに来るのを待つ。

バスインターフェース手段２００への通知信号Ｐ１を使用してバス要求を伝え、バックボードバス１０のバス権が取得できるまでコマンド／データバス１０３の使用を停止することにより、バス要求を出してからバックボードバス１０からのアクセスが来た場合でも、バックボードバス１０からのアクセスのためにコマンド／データバス１０３が使用でき、自分からのアクセスと自分へのアクセスの競合を調停できる。

バスインターフェース手段２００からの通知信号Ｐ５は、バスサイクル変換手段３００がコマンド／データバス１０３を使用している時に、バスインターフェース手段２００からバスサイクル変換手段３００に何らかの情報を伝える必要がある場合（エラーが発生した等）に使用される。

また、バスサイクル変換手段３００がバックボード１０へのバスサイクルを中止したい場合には、バスインターフェース手段２００への通知信号Ｐ１（バス要求）をネゲートすることによって、バスインターフェース手段２００がコマンド／データバス１０３を使用しているときでも、サイクル中止の要求をバスインターフェース手段２００に通知することができる。

このように、Ｐ１、Ｐ２の通知信号により、コマンド／データバス１０３をバスサイクル変換手段３００が使用している場合でも、または、バスインターフェース手段２００が使用している場合でも、常にお互いへの通知をすることができる。

以上説明した図１の実施例では、モジュールとしてＣＰＵモジュールを例示したが、図４で示したＩＯモジュール３１〜３３がプロセッサを備える構成を取る場合には、ＩＯモジュールにも本発明を有効に適用することができる。

実施例では、モジュール間通信の経路がバックボードバス１０である構成を例示したが、これに限定されるものではなく、汎用的な通信バスを経由するモジュール間通信であってもよい。更に、バスインターフェース手段２００は、バッファ手段２０１を持つ２電源対応の構成を示したが、電圧変換が必要でない環境では１電源に対応したシンプルな構成とすることができる。

尚、コマンド／データバス１０３のビット幅を調整することにより、通信速度とバスインターフェース手段２００の実装面積を調整することができる。更に、コマンド／データバス１０３は、ストローブ信号等を追加すれば、非同期バスにすることもできる。

１０ バックボードバス
２０ ＣＰＵモジュール
２０´ 低電圧部
２１ プロセッサ
２２ 内部バス
２４ メモリ
２５ モジュール固有機能ブロック
１００ 省配線バス
２００ バスインターフェース手段
２０１ バッファ手段
３００ バスサイクル変換手段

Claims (5)

1. プロセッサを有し、通信バスを介して他モジュールと通信するモジュールにおいて、
   前記通信バスへの出力専用の１ビットの信号線及び前記通信バスからの入力専用の１ビットの信号線及び複数ビットの双方向のコマンド／データバスで構成された省配線バスと、
   前記省配線バスの一端側に接続され、前記省配線バスのバスサイクルにより前記通信バスにインターフェースするバスインターフェース手段と、
   前記省配線バスの他端側と前記プロセッサ間に接続され、前記省配線バスのバスサイクルを前記プロセッサのバスサイクルに変換すると共に、前記プロセッサのバスサイクルを前記省配線バスのバスサイクルに変換するバスサイクル変換手段と、
   を備えることを特徴とするモジュール。
2. 前記バスインターフェース手段は、前記通信バス側の電圧と前記プロセッサ側の電圧が異なる場合には、双方向に電圧変換するバッファ手段を備えることを特徴とする請求項１に記載のモジュール。
3. 前記プロセッサは、前記バスサイクル変換手段の機能を備えることを特徴とする請求項１または２に記載のモジュール。
4. 前記バスサイクル変換手段の機能が前記プロセッサと通信するモジュール固有機能ブロック内に組みこまれていることを特徴とする請求項１または２に記載のモジュール。
5. 前記通信バスは、複数のモジュールを実装するバックボードバスであることを特徴とすることを特徴とする請求項１乃至４のいずれかに記載のモジュール。

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