JP2001051748A

JP2001051748A - 情報処理装置

Info

Publication number: JP2001051748A
Application number: JP11228241A
Authority: JP
Inventors: Nobukazu Kondo; 伸和近藤; Yoshiki Noguchi; 孝樹野口; Ikuya Kawasaki; 郁也川崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-08-12
Filing date: 1999-08-12
Publication date: 2001-02-23

Abstract

(57)【要約】【課題】同期式バスを採用した情報処理システムでは、
異なる動作クロック周波数の部品やモジュールを混在で
きないという課題がある。また、ソースクロック同期方
式のバスでは、マスタ側とスレーブ側のクロックが異な
る可能性があり、このため、アクノリッジやリトライ要
求のプロトコルを付加し難いという課題がある。【解決手段】各モジュールに同期化回路を内蔵したこと
を特徴とするソースクロック同期バスを採用する。一
方、アクノリッジ系信号の伝達もソースクロック同期方
式で転送するため、バスの信号線にアクノリッジ系信号
専用ソースクロック信号を設ける。さらに、異なる動作
周波数を有するモジュールが混在しても制御が可能なよ
うに、一つ一つのサイクルでなく、纏まったサイクル数
の基本転送ブロックごとのアクノリッジ信号とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータやワークステーションを始めとする情報処理装
置、特に、これらの情報処理装置のバスや、情報処理装
置に用いるＬＳＩの内部バスのプロトコルに関する。

【０００２】

【従来の技術】パーソナルコンピュータやワークステー
ションを始めとする情報処理装置に用いられるバスおよ
びその制御方法に関する従来技術に関しては、本出願人
に譲渡された特開平５−３２４５４４号公報記載の技術
が知られれいる。ここに示されるように、インタフェー
ス回路の設計のしやすさから、バスに接続された複数の
モジュールが共通のクロックタイミングに同期してデー
タの送受信制御を行なう同期式バスが主流になってい
る。典型的な同期式のバス構成およびタイミングチャー
トを図１３および図１４に示す。図１３において、１３
００は、各モジュールに共通なシステムクロックを分配
するクロックジェネレータ、１３０１、１３０２、１３
０３は、バス上のモジュールで、１３０１は、データの
転送元であるマスタモジュール、１３０３は、データの
転送先であるスレーブモジュール、１３０４は、データ
線である。図１３、図１４において、１４００と１４０
１はデータの転送元であるマスタモジュール１３０１の
出力ピンで観測したシステムクロックと出力データのタ
イミング関係、１４０２と１４０３はデータの転送先で
あるスレーブモジュール１３０３の入力ピンで観測した
システムクロックと入力データのタイミング関係であ
る。ここで、クロック１４００と１４０２は図１３のク
ロックジェネレータ１３００から同位相で分配されてい
る。また、データに関しては、スレーブモジュール１３
０３の入力ピンでは、マスタモジュール１３０１の出力
ピンからデータバス１３０４上の伝播遅延時間の分だけ
遅れている。ここで、データは１サイクルでマスタモジ
ュールからスレーブモジュールに届かなければならない
ため、一般に、同期式バスでは、最大動作周波数は、バ
スの最大伝播遅延時間で決定される。

【０００３】

【発明が解決しようとする課題】この問題を解決して、
さらなる周波数向上を行なうためには、転送元のモジュ
ールが、転送データと共に転送先モジュールにおけるラ
ッチクロックを送信する「ソースクロック同期方式」の
バスが考えられる。典型的なソースクロック同期方式の
バス構成およびタイミングチャートを図１５および図１
６に示す。図１５において、１５００は、転送元である
マスタモジュールが転送先であるスレーブモジュールに
送信するソースクロック用の信号線である。図１６にお
いて、１６００と１６０１は、データの転送元であるマ
スタモジュールの出力ピンで観測したソースクロックと
出力データのタイミング関係、１６０２と１６０３は、
データの転送先であるスレーブモジュールの入力ピンで
観測したソースクロックと入力データのタイミング関係
である。図１６において、１６００と１６０１はデータ
の転送元であるマスタモジュールの出力ピンで観測した
ソースクロックと出力データのタイミング関係、１６０
２と１６０３はデータの転送先であるスレーブモジュー
ルの入力ピンで観測したソースクロックと入力データの
タイミング関係である。このように、ソースクロック同
期方式のバスでは、ソースクロック線とデータ線を同じ
ような配線経路で実装すると、ソースクロックおよびデ
ータが同じ位相だけ遅れるため、データの取り損ないが
少なくなる。すなわち、バスの最大動作周波数がデータ
の伝播遅延時に反映されない。（遠いモジュールでは、
データがより遅れるが、ラッチクロックも同位相だけ遅
れるため。）一般に、ソースクロック同期方式のバス
は、動作周波数を上げ易いバスである。

【０００４】しかし、同期方式バスの方が設計のしやす
さでは優れている。例えば、特開平５−３２４５４４号
公報記載のような、各転送サイクルに対するアクノリッ
ジ系の信号の制御方法について考える。図１７にアクノ
リッジ系プロトコル付きの同期式バスの転送タイミング
を示す。図１７において、１７００は、バス上のモジュ
ールに共通なシステムクロック、１７０１は、転送デー
タタイミング、１７０２は、アクノリッジ信号タイミン
グである。同期式のバスであれば、データ転送サイクル
の必ず２サイクル後にアクノリッジ系の信号を出すこと
にしておけば、転送データとアクノリッジ系の報告の対
応づけは非常に容易である。ここでアクノリッジ系のプ
ロトコルとは、スレーブ側が確かにデータを受信したこ
とをマスタ側に伝えるアクノリッジ、スレーブ側がデー
タを受取れる状態にないので、マスタ側に対して、後で
再度転送し直すことを要求するリトライ要求、スレーブ
側が受信したデータがエラー（パリティエラー等）であ
ったことをマスタ側に伝えるエラー報告などがある。し
かし、個々のモジュール固有のクロック周波数でのデー
タ転送が可能なソース同期方式のバスでは、マスタ側と
スレーブ側が同じクロック系をもたない可能性がある。
このため、アクノリッジやリトライ要求のプロトコルを
付加し難いという問題点がある。

【０００５】本発明の第１の目的は、ソース同期方式の
バスの高信頼かつ高効率で稼動させるため、アクノリッ
ジ系のプロトコルを持たせることにある。

【０００６】また、従来主流の同期式バスを採用した情
報処理システムでは、異なる動作クロック周波数の部品
やモジュールを混在できず、例えば、プロセッサの周波
数を上げると、同じプロセッサバスに接続されるコンパ
ニオンチップなどのチップセットも、プロセッサと同じ
周波数のものと取り替えなければならず、コストが増大
するという課題がある。本発明の第２の目的は、異なる
動作クロック周波数の部品やモジュールの混在使用を可
能とすることにある。

【０００７】

【課題を解決するための手段】本発明では、第１の課題
を解決するために、アクノリッジ系信号の伝達もソース
クロック同期方式で転送するため、バスの信号線にアク
ノリッジ系信号専用ソースクロック信号を設ける。さら
に、異なる動作周波数を有するモジュールが混在しても
制御が可能なように、一つ一つのサイクルでなく、纏ま
ったサイクル数の基本転送ブロックごとのアクノリッジ
信号とする。本方式によれば、アクノリッジ系信号専用
ソースクロック信号を用いて、アクノリッジ系信号の伝
達もソースクロック同期方式で転送するため、マスタ側
がスレーブ側からのアクノリッジ系の信号を取り損なう
ことがなくなる。さらに、纏まったサイクル数の基本転
送ブロックごとのアクノリッジ信号とするため、異なる
動作周波数を有するモジュールが混在しても制御が可能
となる。

【０００８】また、第２の課題を解決するために、本発
明では、データの受信と送信を異なるクロックで行なえ
るよう、各モジュールに同期化回路を内蔵し、システム
を構築する方式とする。本方式によれば、データを転送
する場合、転送先モジュールでのラッチクロックを自分
が送信するため、転送先のクロック周波数に係らず、デ
ータを転送することが可能である。また、データを受信
する場合、転送元が送信してくるソースクロックでデー
タを無事にラッチでき、かつ、内部に自モジュールのク
ロックと同期化させる同期化回路を備えているため、転
送元のクロック周波数に係らず、データを受信可能であ
る。

【０００９】すなわち、本願発明は、データをそのデー
タと同期した第1のソースクロックと共に他のモジュー
ルへ送信する送信機能を有する回路と、他のモジュール
が出力するデータ及びそのデータに同期した第2のソー
スクロックを受信する受信回路と、送信機能を有する回
路と受信回路とを接続する同期化回路が１チップで集積
回路上に構成されることを特徴とする。ここで、第1の
ソースクロックは集積回路（コンパニオンチップ等）の
クロックであり、第2のソースクロックは、ＩＯデバイ
ス等のモジュールのクロックである。送信機能を有する
回路は、第1のソースクロックで動作し、受信回路は、
第2のソースクロックで動作している。また、集積回路
には、アクノレッジ系の信号を出力する端子又は入力す
る端子を付加することも可能である。その際、アクノレ
ッジ系の信号は、ソースクロック同期方式で入出力され
る。さらには、第1のモジュールが出力したデータを第1
のモジュールのソースクロックと共に第2のモジュール
へ送信する送信機能を有する回路と、第2のモジュール
が出力するデータ及びそのデータに同期した第2のモジ
ュールのソースクロックを受信する受信回路と、送信機
能を有する回路と前記受信回路とを接続する同期化回路
を集積回路上に有することも特徴とする。第1のモジュ
ールには、プロセッサ等が考えられ、第2のモジュール
には、ＩＯデバイス等が考えられる。送信機能を有する
回路は、第1のモジュールのソースクロックで動作し、
受信回路は、第2のモジュールのソースクロックで動作
している。第１のモジュールは、第１のソースクロック
で動作するモジュールであり、第２のモジュールは、第
２のソースクロックで動作するモジュールである。

【００１０】また、他のモジュールと、集積回路と、集
積回路と他のモジュールとを接続するソースクロック同
期方式を採用したバスとを有する情報処理装置における
集積回路は、他のモジュールの動作周波数で動作する受
信回路と、他のモジュールの動作クロック周波数から自
集積回路の動作クロック周波数に変換する同期化回路
と、集積回路の動作周波数で動作する周辺機能モジュー
ルを含む送信機能を有する回路とを有することを特徴と
する。バスは（集積回路は）、アクノレッジ系のプロト
コルを採用している。

【００１１】また、第１のモジュールと、第２のモジュ
ールと、集積回路と、集積回路と第２のモジュールとを
接続するソースクロック同期方式を採用したバスとを有
する情報処理装置における集積回路においては、第２の
モジュールの動作周波数で動作する受信回路と、第２の
モジュールと第１のモジュールを接続する同期化回路
と、第１のモジュールの動作周波数で動作する周辺機能
モジュールとを有することを特徴とする。第１のモジュ
ールにはメモリ等が考えられ、第２のモジュールはＩＯ
デバイス等が考えられる。

【００１２】また、転送元モジュールが出力するデータ
と前記データに同期した前記転送元モジュールのソース
クロックを受信する受信回路部と、自集積回路のクロッ
クで動作する回路部と、前記受信回路が受信した前記デ
ータ及び前記ソースクロックを自集積回路のクロックと
同期化させる同期化回路とを１チップで構成したことを
特徴とする。

【００１３】

【発明の実施の形態】本発明の１実施例を図１から図１
８を用いて説明する。図１は、本発明のバスに接続され
る各々のモジュールが有するバスインタフェース部の内
部構造を示すブロック図、図２は、本発明のバスの信号
線による接続関係を示すブロック図、図３の（１）は、
本発明のバスにおけるアクノリッジ系信号線の意味の一
覧表、図３の（２）はアクノリッジ系信号の出力タイミ
ング図、図４は、本発明のバスの多重化されたコマンド
／アドレス／データバスのコマンド出力時のコマンド一
覧表、図５は、本バスのリード時のタイミングチャート
図、図６は、本バスのライト時のタイミングチャート
図、図７は、リード転送のデータフェーズに他の転送が
挿入された場合のタイミングチャート図、図８は、本バ
スのライト転送時にスレーブモジュール側からリトライ
要求された場合のタイミングチャート図、図９は、本バ
スの転送途中にバス権が移動する場合のアービトレーシ
ョンの詳細を示すタイミングチャート図、図１０は、本
バスの異なる３つのバスマスタによる転送を示すタイミ
ングチャート図、図１１は、本発明のバスを用いた情報
処理システムの一例の構成図、図１２は、本発明のバス
を用いた情報処理システムの一例の構成図、図１３は、
従来の共通クロック同期式バスの基本転送方式を示す構
成図、図１４は、従来の共通クロック同期式バスの基本
転送方式を示すタイミングチャート図、図１５は、ソー
スクロック同期式バスの基本転送方式を示す構成図、図
１６は、ソースクロック同期式バスの基本転送方式を示
すタイミングチャート図、図１７は、従来のアクノリッ
ジ付き共通クロック同期式バスの基本転送方式を示すタ
イミングチャート、図１８は、本発明のバスをＬＳＩの
内部バスに適用した場合のシステム構成例を示すブロッ
ク図、図１９は、本発明のバスを用いた情報処理システ
ムの一例を示すブロック図、図２０は、図１９に示した
情報処理システムのプロセッサの内部構成を示すブロッ
ク図、図２１は、図１９に示した情報処理システムのコ
ンパニオンチップの内部構成を示すブロック図、図２２
は、図１９に示した情報処理システムにおけるデータフ
ローに着目した構造を示す詳細ブロック図、図２３は、
本発明のバスを用いた情報処理システムの一例を示すブ
ロック図、図２４は、図２３に示した情報処理システム
のプロセッサの内部構成を示すブロック図である。図２
５は、図２２に示した詳細ブロック図において、１チッ
プ上で異なる動作クロック周波数を有する構成を簡略化
して示した図である。

【００１４】図１において、１００は本発明のシステム
バスに接続されるモジュール、１０１はデータと共にス
レーブに対して転送する送信クロック生成部、１０２は
送信のタイミングや送信バッファを制御する送信制御
部、１０３はデータ送信用の最終段バッファ、１０４は
データ受信用の初段バッファ、１０５は送信用データバ
ッファ（コマンド／アドレス／データを含む）、１０６
は受信用データバッファ（コマンド／アドレス／データ
を含む）、１０７はデータ受信時のコマンド／アドレス
デコーダ、１０８は受信データバッファ等を制御する受
信制御部（受信データのパリティチェックなどのエラー
チェックも含む）、１０９、１１０、１１１は双方向入
出力バッファ、１１２は送信データ出力のタイミングを
制御するクロック信号線、１１３は受信データ用のラッ
チクロック信号線、１１４は送信データ（コマンド／ア
ドレスも含む）の経路、１１５は、受信データ（コマン
ド／アドレスも含む）の経路、１１６、１１７、１１８
は制御信号線である。図１中で、アクノレッジ系のプロ
トコルに基づく信号を転送する手段には、受信制御部１
０８が該当する。ここで、送信制御部１０２は転送元の
ラッチクロック及びアクノレッジ系の信号を受け取る機
能を有し、受信制御部１０８はソースクロックに同期し
て転送元にアクノレッジ系の信号を送信する機能を有す
る。具体的には、送信制御部１０２は、転送元モジュー
ルが送信したアクノレッジ系の信号を受信する受信制御
部、そのアクノレッジ系の信号の内容を判断するアクノ
レッジ信号検出部と、その判断の内容に基づきデータの
転送を制御する送信制御部等を有する。受信制御部１０
８は、デコーダから入力される信号、バッファの空き状
態等の情報に基づきアクノレッジ系の信号を生成するア
クノレッジ系信号生成部と、その生成したアクノレッジ
系の信号に同期させるための送信クロック制御部及びそ
れらの信号ＡＣＫ[0−２]を出力するための送信制御部
等を有している。

【００１５】図２において、２０１は、本実施例のシス
テムバスのバス使用権を調停するバスアービタ、２０２
はバスアービタを内蔵したモジュール０のシステムバス
インタフェース部、２０３は、転送元のマスタモジュー
ルがデータと共に転送先のスレーブモジュールに送信す
るシステムバスのソースクロック信号線、２０４は、シ
ステムバスの多重化されたコマンド／アドレス／データ
線、２０５は、システムバスのアクノリッジ系信号線
（アクノリッジ、リトライ要求、エラー）、２０６は、
バスマスタがバス権放棄を予告するラストサイクル信号
線、２０７は、モジュール１からバスアービタに対する
バス使用権要求信号（ＢＲＥＱ１−Ｎ）、２０８は、バ
スアービタからモジュール１に対するバス使用権許可信
号（ＢＧＮＴ１−Ｎ）、２０９は、モジュール２からバ
スアービタに対するバス使用権要求信号（ＢＲＥＱ２−
Ｎ）、２１０は、バスアービタからモジュール２に対す
るバス使用権許可信号（ＢＧＮＴ２−Ｎ）、２１１は、
モジュール３からバスアービタに対するバス使用権要求
信号（ＢＲＥＱ３−Ｎ）、２１２は、バスアービタから
モジュール３に対するバス使用権許可信号（ＢＧＮＴ３
−Ｎ）、２１３は、モジュール０から内蔵バスアービタ
に対するバス使用権要求信号（ＢＲＥＱ０−Ｎ）、２１
４は、内蔵バスアービタからモジュール０に対するバス
使用権許可信号（ＢＧＮＴ０−Ｎ）である。ここで、ア
クノレッジ系の信号線はアクノレッジ系のデータを送信
するための信号線２本とアクノレッジ系の信号に同期さ
せて転送するソースクロック用の信号線１本を有する。

【００１６】図７において、７００から７０３は、４デ
ータサイクルをひとかたまりとする基本転送ブロック
で、７００は、コマンド／アドレスフェースの基本転送
ブロック、７０１から７０３は、データフェーズの基本
転送ブロック、７０４から７０７は、転送を受信したス
レーブモジュールから出力されるアクノリッジ信号のタ
イミングである。図８において、８００から８０３は４
データサイクルをひとかたまりとする基本転送ブロック
で、８００は、コマンド／アドレスフェースの基本転送
ブロック、７０１から７０３は、データフェーズの基本
転送ブロック、８０４、８０５、８０７は転送を受信し
たスレーブモジュールから出力されるアクノリッジ信号
のタイミング、８０６は、転送を受信したスレーブモジ
ュールから出力されるリトライ要求信号のタイミングで
ある。図９において、９００から９０４は、基本転送ブ
ロックである。図１０において、１０００、１００１、
１００２はそれぞれ異なるバスマスタから出力された転
送を示し、１００２、１００３、１００４はそれぞれの
ソースクロック、１００５、１００６、１００７はそれ
ぞれのデータ転送サイクル、１００８、１０１０は誰も
転送を行なっていないためソースクロックが出ていない
期間、１００９、１０１１はアービトレーションの期間
である。

【００１７】図１１において、１は、プロセッサ、２
は、メインメモリ、３は、プロセッサバス、４は、バス
アダプタ、５は、本発明のシステムバス、６、７、８
は、システムバス上のモジュール、９は、表示系ＩＯ装
置、１０は、ファイル系ＩＯ装置である。図１２におい
て、１１は、メモリバスである。

【００１８】図１８において、１８００は、周辺機能モ
ジュールを共に１チップに集積化したプロセッサ、１８
０１は、ＣＰＵコア、１８０２は、プロセッサの外部バ
スおよび内部システムバスを制御するバスインタフェー
ス、１８０３は、プロセッサ１８００内部の周辺機能ジ
ュール用内部システムバス、１８０４、１８０５、１８
０６は、プロセッサ１８００に内蔵される周辺機能モジ
ュールである。

【００１９】図１９において、１９０１は、プロセッ
サ、１９０２は、主記憶装置、１９０３は、ＲＯＭ、１
９０４は、周辺機能を共に集積化したバスアダプタであ
るコンパニオンチップ、１９０５は、ネットワークイン
タフェース機能を有するＩ／Ｏデバイス（１）（拡張基
板もしくはコネクタ等のインタフェースを有する別装
置）、１９０６は、無線通信インタフェース機能を有す
るＩ／Ｏデバイス（２）、１９０７は、蓄積メディアイ
ンタフェースを有するＩ／Ｏデバイス（３）、１９０
８、１９０９は、コネクタ、１９１０は、無線通信用ア
ンテナ、１９１１は、蓄積メディア装置、１９１２は、
プロセッサバス、１９１３は、本発明のＩ／Ｏバス、１
９１４は、ＬＡＮ等のネットワーク、１９１５は、本情
報処理装置のマザーボード（プリント基板）上に実装す
る部品範囲の一例である。図２０において、２００１
は、ＣＰＵモジュール、２００２は、ＣＰＵコア、２０
０３は、キャッシュメモリ、２００４は、キャッシュメ
モリコントローラ、２００５は、アドレス変換のための
ＴＬＢ（トランスレーション・ルックアサイド・バッフ
ァ）、２００６は、ＭＭＵ（メモリ・マネッジメント・
ユニット）、２００７は、割り込みコントローラ、２０
０８は、内蔵ペリフェラルバスのバスコントローラ、２
００９は、リアルタイムクロックモジュール、２０１０
は、タイマーユニットモジュール、２０１１は、シリア
ルコミュニケーションインタフェースモジュール、２０
１２は、赤外線インタフェースモジュール、２０１３
は、ＡＤ（アナログ／デジタル）コンバータモジュー
ル、２０１４は、ＤＡ（デジタル／アナログ）コンバー
タモジュール、２０１５は、クロックパルスジェネレー
タ／ウォッチドッグタイマモジュール、２０１６は、Ｄ
ＭＡコントロールモジュール、２０１７は、外部バスイ
ンタフェース、２０１８は、内蔵高速バス、２０１９
は、内蔵ペリフェラルバスである。図２１において、２
１０１は、プロセッサバスインタフェース部、２１０２
は、シリアルコミュニケーションインタフェースモジュ
ール、２１０３は、ＡＤ／ＤＡコンバータモジュール、
２１０４は、液晶コントローラモジュール、２１０５
は、ＰＣカードインタフェースモジュール、２１０６
は、ＵＳＢ（ユニバーサル・シリアル・バス）インタフ
ェースモジュール、２１０７は、バスプロトコ変換部、
２１０８は、Ｉ／Ｏバスインタフェース部である。図２
２において、２２０１は、本発明のＩ／Ｏバスに接続さ
れるＩ／Ｏデバイス、２２０２は、プロセッサバスに接
続されるモジュールにクロックを分配するクロックジェ
ネレータ、２２０３、２２０４は、バス２２１１に接続
されるモジュール（１）およびモジュール（２）、２０
０５は、バス２２１１に接続されるモジュールにクロッ
クを分配するクロックジェネレータ、２２０６は、はク
ロックジェネレータ２２０２からプロセッサ１９０１に
供給されるクロック線、２２０７は、クロックジェネレ
ータ２２０２からコンパニオンチップ１９０４に供給さ
れるクロック線、２２０８、２２０９は、クロックジェ
ネレータ２２０５からモジュール（１）およびモジュー
ル（２）に供給されるクロック線、２２１０は、クロッ
クジェネレータ２２０５からＩ／Ｏデバイス２２０１に
供給されるクロック線、２２１１は、Ｉ／Ｏデバイス２
２０１の先に更なるモジュールを接続するためのバス、
２２１２は、本発明のバスのデータ線、２２１３は、本
発明のバスのソースクロック線（本実施例では、上り／
下りを別クロック線に分離：コンパニオンチップ１９０
４への入力）、２２１４は、本発明のバスのソースクロ
ック線（本実施例では、上り／下りを別クロック線に分
離：コンパニオンチップ１９０４からの出力）、２２１
５は、Ｉ／Ｏデバイス２２０１からのバス権要求信号、
２２１６は、バスアービタからＩ／Ｏデバイス２２０１
へのバス権許可信号、２２１７は、プロセッサバスイン
タフェース、２２１８は、転送情報バッファ、２２１９
は、異なる周波数の信号を同期化するための同期化回
路、２２２０は、本発明のＩ／Ｏバスのバス権を調停す
るバスアービタ、２２２１、２２２２は、転送情報バッ
ファ、２２２３は、転送（送信）制御部、２２２４、２
２２５、２２２６、２２２７は、フリップフロップ、２
２２８は、ソースクロック入力バッファ、２２２９は、
入力バッファ、２２３０は出力バッファ、２２３１は、
ソースクロック出力バッファ、２２３２は、クロックバ
ッファ、２２３３は、クロック分配用配線、２２３４
は、Ｉ／Ｏデバイス２２０１のクロック（ＣＫ２）で動
作する範囲、２２３５は、プロセッサバスのクロック
（ＣＫ１）で動作する範囲、２２３６は、転送（送信）
制御部、２２３７は、バス２２１１のインタフェース、
２２３８、２２３９は、転送情報バッファ、２２４０
は、異なる周波数の信号を同期化するための同期化回
路、２２４１は、転送情報バッファ、２２４２、２２４
３、２２４４、２２４５はフリップフロップ、２２４６
は、出力バッファ、２２４７は、入力バッファ、２２４
８は、ソースクロック入力バッファ、２２４９は、クロ
ックバッファ、２２５０は、クロック分配用配線、２２
５１は、コンパニオンチップ１９０４のクロック（ＣＫ
１）で動作する範囲、２２５２は、バス２２１１および
Ｉ／Ｏデバイス２２０１のクロック（ＣＫ２）で動作す
る範囲、２２５３は、ソースクロック出力バッファ、２
２６０は出力バッファ、２２６１は入力バッファ、２２
６２は入力バッファ、２２６３は出力バッファである。
尚、図２５はデータの流れについて記載した図面である
ため制御系の機能を有するプロセッサバスＩ／Ｆ及びバ
スＩ／Ｆとの信号線の結線の詳細については、本発明と
直接関係がないため省略した。また、図面２２中の２２
１２〜２２１６は図面２１中の１９１３に対応し、図面
２２中の２２１７、２２１８、２２２４、２２２６、２
２２２は図面２１中のプロセッサバスインタフェース部
２１０１に対応し、図面２２中の２２２０、２２２１、
２２２３、２２２５、２２２７、２２２８、２２２９、
２２３０、２２３１は図面２１中のＩ／Ｏバスインタフ
ェース部２１０８に対応している。図面２２中の同期化
回路２２１９は図面２１中のプロトコル変換部２１０７
に含まれる。図面２１中のＳＣＩ２１０２、ＬＣＤＣ２
１０４等の周辺機器の記載は図面２２中では省略してあ
る。プロセッサバスインタフェース部２１０１及びＩ／
Ｏバスインタフェース部２１０８は、転送の向きにより
入力回路あるいは出力回路の両方になりうる。クロック
分配用配線２２３３からは、転送制御部２２２３、バッ
ファ２２２２等のＣＫ１で動作する回路にクロックが分
配される。図２３において、２３０１は、本発明のＩ／
Ｏバスへのプロトコル変換をおこなうアダプタ機能を内
蔵したプロセッサである。図２４において、２４０１
は、本発明のＩ／Ｏバスにアクセスするための外部Ｉ／
Ｏバスインタフェース、２４０２は、液晶コントローラ
モジュール、２４０３は、ＰＣカードインタフェースモ
ジュールである。図２５において、２５０１、２５０２
は受信回路、２５０３、２５０４は送信機能を有する回
路である。図２４中のコンパニオンチップ１９０４にお
いては、プロセッサバスＩ／Ｆ、転送制御部等を含むＣ
Ｋ１で動作するデバイスを点線で囲った部分が送信機能
を有する回路であり、バッファ２２２１を含むＣＫ２で
動作するデバイスを点線で囲った部分が受信回路であ
る。図２１中のＳＣＩ２１０２、ＡＤＣ／ＤＡＣ２１０
３等は送信機能を有する回路２５０３に含まれる。尚、
図２４中では、同期化回路はＣＫ１に同期して動作して
いるため送信機能を有する回路側に含んでいる。

【００２０】まず、システム構成から説明する。本実施
例では、本発明のバスプロトコルを図１１もしくは図１
２のような情報処理装置のシステムバスへの適用した。
システムバスの信号線は、図２に示すように、ソースク
ロック信号線１本（２０３）、多重化されたコマンド／
アドレス／データ線９本（２０４）、アクノリッジ系信
号線（２０５）、バスマスタがバス権放棄を予告するラ
ストサイクル信号線（２０６）である。ＣＡＤ[０−８]
は、１バイトのデータと１本のパリティである。基本転
送タイミングを、図５および図６に示す。図５はリード
オペレーション、図６はライトオペレーションである。
リードライト共に、４サイクルのコマンド／アドレスフ
ェーズから始まる。コマンド／アドレスフェーズの最初
のサイクルがコマンドサイクルで、その内訳は図４に示
す。コマンドサイクル中のＣＡＤ[４−７]はリザーブビ
ットとなっている。それに続くコマンド／アドレスフェ
ーズの３サイクルがアドレスサイクルで２４ビットのア
ドレスを有する。図５のように、リードオペレーション
は、スプリット転送プロトコルになっており、リードし
たモジュールはコマンド／アドレスフェーズが終了した
時点でバス権を放棄し、リードされたモジュールはデー
タが準備できた時点でバス権を獲得し、マスタに対しデ
ータサイクルを起動する。一方、ライトに関しては、転
送元のバスマスタモジュールが、コマンド／アドレスフ
ェーズに続いて、データサイクルを実行する。これらの
転送における、アクノリッジ系の信号の制御を図３に示
す。アクノリッジ系の信号は、それぞれのオペレーショ
ンのスレーブモジュールが、基本転送ブロックの期間中
にマスタに対してＡＣＫ[０−２]を用いて伝達する。こ
こで、図３の（２）に示すように、ＡＣＫ[１，２]はア
クノリッジデータ、ＡＣＫ[０]はマスタ側がＡＣＫ
[１，２]をラッチするためのソースクロック信号線であ
る。また、ＡＣＫ[１，２]の意味を図３の（１）に示
す。リード転送のデータフェーズに他の転送が挿入され
た場合のタイミングチャート図を図７に、バスのライト
転送時にスレーブモジュール側からリトライ要求された
場合のタイミングチャート図を図８に示す。本バスで
は、基本転送ブロックごとにアクノリッジ系の制御を行
なっていることに加え、１つのモジュールがバスを占有
しすぎないように、基本転送ブロックごとにアービトレ
ーションができるようになっている。

【００２１】ソースクロック同期方式バスでは、異なる
動作周波数を有するモジュールが混在する可能性がある
ため、基本転送ブロックが４サイクルで固定になってい
ても、その時間は各バスマスタによって異なる。このた
め、図９に示すようにバス権放棄予告信号であるラスト
サイクル（ＬＣ）を設けている。これにより、基本転送
ブロック単位でバスのアービトレーションが可能とな
り、緊急度の高い転送を優先することができ、マルチメ
ディアデータの扱いにも適するように考慮している。最
後に、各モジュール共通のバスインタフェース部の内部
構造を図１に示す。

【００２２】本発明によれば、アクノリッジ系信号専用
ソースクロック信号を用いて、アクノリッジ系信号の伝
達もソースクロック同期方式で転送するため、マスタ側
がスレーブ側からのアクノリッジ系の信号を取り損なう
ことがなくなり、ソースクロック同期方式バスの信頼性
およびデータ効率を向上することができる。さらに、纏
まったサイクル数の基本転送ブロックごとのアクノリッ
ジ信号とするため、異なる動作周波数を有するモジュー
ルが混在しても制御が可能となる。また、図１０に示す
ように、転送が行われていない期間は、バスのクロック
が完全に停止するので、システム全体の低消費電力化に
役立つ。

【００２３】ここでは、ソースクロック同期方式バスの
情報処理装置のシステムバスへの適用を説明してきた
が、本方式はＬＳＩの内部バスに適用してもその効果を
発揮する。図１８にその適用例を示す。プロセッサ上に
共に集積化されるモジュールには、プロセッサとは異な
る周波数を有する各種インタフェースである可能性があ
るため、異なるクロック周波数のモジュールが混在でき
るソースクロック同期方式バスは有効である。

【００２４】次に、本発明のバスを情報処理装置のＩ／
Ｏバスに採用した実施例を図１９から図２４を用いて詳
細に説明する。本発明を情報処理装置のＩ／Ｏバスに用
いる場合、図１９のようにプロトコル変換（バスアダプ
タ）機能を持ったコンパニオンチップ１９０４を介して
接続する方法と、図２３のように、プロセッサから直接
本発明のＩ／Ｏバスを出力する方法の２つがある。ま
ず、図１９に示した実施例から説明する。

【００２５】図１９では、プロセッサバス上に主記憶装
置、ＲＯＭなどのメモリに加えて、コンパニオンチップ
が接続されている。プロセッサの内部構成を図２０、コ
ンパニオンチップの内部構成を図２１に示す。コンパニ
オンチップ上には、プロセッサに入りきれない周辺機能
モジュール（液晶コントローラなど）が集積化されてい
る部品である。本実施例では、コンパニオンチップ内に
バスプロトコル変換部２１０７、およびＩ／Ｏバスイン
タフェース部２１０８を設けることにより、本発明のＩ
／Ｏバスモジュールの接続を可能としている。コンパニ
オンチップのバス変換部と本発明のＩ／Ｏバスに接続さ
れるデバイスの内部構成の詳細を図２２に示す。図２２
において、１モジュールであるコンパニオンチップ１９
０４から他のモジュールであるＩ／Ｏデバイス２２０１
へデータが転送される場合（プロセッサからバス２２１
１上のモジュール２２０３へのＰＩＯライトなど）を考
える。ここでは、簡単化のため、アドレス、データ、お
よび制御情報信号等は、全て転送情報として取り扱う。
ＰＩＯライト等の転送情報は、プロセッサバス１９１２
を介して、コンパニオンチップ内部に取り込まれ、ま
ず、フリップフロップ２２２６でラッチされる。その
後、バッファ２２２２に蓄えられ、最終的にフリップフ
ロップ２２２７でラッチされた後、プロセッサバスの動
作クロックであるＣＫ１と共にＣＫ１と同期して、出力
バッファ２２３０により、Ｉ／Ｏデバイス２２０１側に
送出される。ここで、フリップフロップ２２２６、バッ
ファ２２２２、フリップフロップ２２２７は全て、ＣＫ
１に同期して動作している。次に、Ｉ／Ｏデバイス２２
０１では、ＰＩＯライト等の転送情報を入力バッファ２
２４７から取り込み、まず、フリップフロップ２２４５
でラッチ後、バッファ２２３９に格納する。フリップフ
ロップ２２４５およびバッファ２２３９は、コンパニオ
ンチップから送出されたソースクロック、すなわちＣＫ
１に同期して動作する。この後、バッファ２２３９から
出力された転送情報は、同期化回路２２４０により、Ｉ
／Ｏデバイス２２０１およびバス２２１１が同期してい
るＣＫ２のクロックタイミングに同期化される。そし
て、それ以降は、ＣＫ２に同期したタイミングでバス２
２１１上のモジュール２２０３に転送情報が送られる。
一般に、共通のクロックを有していない回路ブロック間
の転送では、入力信号とクロックが同時に変化した場
合、フリップフロップの不安定な状態（メタステーブル
状態）が続くことがある。このため、この状態がおさま
るために充分な時間、フリップフロップでラッチする必
要があり、これを行なっているのが同期化回路２２４０
である。

【００２６】一方、Ｉ／Ｏデバイス２２０１からコンパ
ニオンチップ１９０４へデータが転送される場合（２２
１１上のモジュール２２０３から主記憶装置１９０２へ
のＤＭＡ転送など）は、次のように制御される。転送情
報は、バス２２１１を介して、Ｉ／Ｏデバイス内部に取
り込まれ、まず、フリップフロップ２２４３でラッチさ
れる。その後、バッファ２２３８に蓄えられ、最終的に
フリップフロップ２２４２ラッチされた後、Ｉ／Ｏデバ
イス２２０１およびバス２２１１の動作クロックである
ＣＫ２と共にＣＫ２同期して、出力バッファ２２４６に
より、コンパニオンチップ１９０４側に送出される。こ
こで、フリップフロップ２２４３、バッファ２２３８、
フリップフロップ２２４２は全て、ＣＫ２に同期して動
作している。次に、コンパニオンチップ１９０４では、
ＤＭＡライト転送情報を入力バッファ２２２９から取り
込み、まず、フリップフロップ２２２５でラッチ後、バ
ッファ２２２１に格納する。フリップフロップ２２２５
およびバッファ２２２１は、Ｉ／Ｏデバイス２２０１か
ら送出されたソースクロック、すなわちＣＫ２に同期し
て動作する。この後、バッファ２２２１から出力された
転送情報は、同期化回路２２１９により、プロセッサバ
ス１９１２が同期しているＣＫ１の信号に同期化され
る。そして、それ以降は、ＣＫ１に同期化したタイミン
グでプロセッサバス１９１２上の主記憶装置１９０２に
転送情報が送られるという一連の制御がなされる。ここ
で、同期化回路２２１９は、同期化回路２２４０と同様
の機能を有する。

【００２７】以上のように、本実施例の方式を用いる
と、データを転送する場合、転送先モジュールでのラッ
チクロックを自分が送信するため、転送先のクロック周
波数に係らず、データを転送することが可能である。ま
た、データを受信する場合、転送元が送信してくるソー
スクロックでデータを無事にラッチでき、かつ、内部に
自モジュールのクロックと同期化させる同期化回路を備
えているため、転送元のクロック周波数に係らず、デー
タを受信可能である。すなわち、本実施例のコンパニオ
ンチップ（ＣＫ１で動作）もしくはＩ／Ｏデバイス（Ｃ
Ｋ２で動作）のどちらかが、第３のクロック周波数（Ｃ
Ｋ３）で動作しても、問題なく転送できることになる。
例えば、Ｉ／Ｏデバイスは、プロセッサ（およびコンパ
ニオンチップ）の周波数が向上しても、そのまま使え
る。すなわち、インタフェース部品やボードが動作周波
数の異なる複数世代の機器に適用できるという効果があ
る。（図１９の実施例では、部品のみならず、装置レベ
ルでの接続を可能とするため、ボード上に載せる部品の
範囲を１９１５で示し、コネクタ（１９０８、１９０
９）を介すことができる例を示している。）図２２の実
施例では、ソースクロック線を転送方向毎に１本ずつ分
離したが、図１の実施例のように双方向で共用してもい
っこうに差し支えない。

【００２８】また、コンパニオンチップからＩ／Ｏデバ
イスへ転送を行う場合、バッファ２２３９の状態等によ
ってアクノレッジ系の信号を出力制御することも可能で
ある。その場合の構成は、例えば、図２２のＩ／Ｏデバ
イスに図１記載の受信制御部１０８、デコーダ１０７、
双方向入出力バッファ１１１、アクノリッジ系信号２０
５、制御信号線１１６等を付加し、コンパニオンチップ
にも同様の構成を付加することで実現可能である。この
構成とすることで、図２２に示す構成を有するモジュー
ル間の情報転送において、ソースクロック同期方式バス
の信頼性およびデータ効率を向上することができるとい
う効果がある。

【００２９】次に、図１９に示した実施例のコンパニオ
ンチップの機能をプロセッサ上に集積化すると、図２３
のようになる。本発明のＩ／Ｏバスインタフェースおよ
び各種周辺モジュールが共に集積化されたプロセッサ
は、図２４のようになる。転送制御は、図１９の実施例
と同様である。本実施例特有の効果としては、通常、プ
ロセッサチップが、複数の外部バスインタフェースを同
時にサポートしようとすると、ピンネックになるのが一
般的であるが、ソースクロック同期式バスでは、周波数
を上げ易いため、その分、バス幅を狭くでき、複数バス
をサポートした場合のピンネック解消が容易である。

【００３０】

【発明の効果】本発明によれば、アクノリッジ系信号専
用ソースクロック信号を用いて、アクノリッジ系信号の
伝達もソースクロック同期方式で転送するため、マスタ
側がスレーブ側からのアクノリッジ系の信号を取り損な
うことがなくなり、ソースクロック同期方式バスの信頼
性およびデータ効率を向上することができるという効果
がある。さらに、纏まったサイクル数の基本転送ブロッ
クごとのアクノリッジ信号とするため、異なる動作周波
数を有するモジュールが混在しても制御が可能となる。
また、転送が行われていない期間は、バスのクロックが
完全に停止するので、システム全体の低消費電力化に役
立つという効果がある。

【００３１】本発明のさらなる効果は、バスに接続され
るモジュールが変わっても、すなわち、相手先モジュー
ルの動作クロック周波数が変わっても、それ以外のモジ
ュールを何の変更もなくそのまま使用でき、システム構
築時のコストを低減できるという効果がある。また、性
能面では、同期化回路が１個所で済むため、同期化によ
るレイテンシの増加も最小限に押さえられるという効果
もある。

【図面の簡単な説明】

【図１】本発明のバスに接続される各々のモジュールが
有するバスインタフェース部の内部構造を示すブロック
図である。

【図２】本発明のバスの信号線による接続関係を示すブ
ロック図である。

【図３】（１）は、本発明のバスにおけるアクノリッジ
系信号線の意味の一覧表、（２）はアクノリッジ系信号
の出力タイミング図である。

【図４】本発明のバスの多重化されたコマンド／アドレ
ス／データバスのコマンド出力時のコマンド一覧表であ
る。

【図５】本バスのリード時のタイミングチャート図であ
る。

【図６】本バスのライト時のタイミングチャート図であ
る。

【図７】リード転送のデータフェーズに他の転送が挿入
された場合のタイミングチャート図である。

【図８】本バスのライト転送時にスレーブモジュール側
からリトライ要求された場合のタイミングチャート図で
ある。

【図９】本バスの転送途中にバス権が移動する場合のア
ービトレーションの詳細を示すタイミングチャート図で
ある。

【図１０】本バスの異なる３つのバスマスタによる転送
を示すタイミングチャート図である。

【図１１】本発明のバスを用いた情報処理システムの一
例の構成図である。

【図１２】本発明のバスを用いた情報処理システムの一
例の構成図である。

【図１３】従来の共通クロック同期式バスの基本転送方
式を示す構成図である。

【図１４】従来の共通クロック同期式バスの基本転送方
式を示すタイミングチャート図である。

【図１５】ソースクロック同期式バスの基本転送方式を
示す構成図である。

【図１６】ソースクロック同期式バスの基本転送方式を
示すタイミングチャート図である。

【図１７】従来のアクノリッジ付き共通クロック同期式
バスの基本転送方式を示すタイミングチャートである。

【図１８】本発明のバスをＬＳＩの内部バスに適用した
場合のシステム構成例を示すブロック図である。

【図１９】本発明のバスを用いた情報処理システムの一
例を示すブロック図である。

【図２０】図１９の情報処理システムにおけるプロセッ
サの内部構成を示すブロック図である。

【図２１】図１９の情報処理システムにおけるコンパニ
オンチップの内部構成を示すブロック図である。

【図２２】図１９の情報処理システムの詳細構造を示す
ブロック図である。

【図２３】本発明のバスを用いた情報処理システムの一
例を示すブロック図である。

【図２４】図２３の情報処理システムにおけるプロセッ
サの内部構成を示すブロック図である。

【図２５】図２２に示した詳細ブロック図において、１
チップ上で異なる動作クロック周波数を有する構成を簡
略化して示した図である。

【符号の説明】

１、１８００、１９０１、２３０１…プロセッサ、２…
メインメモリ、３…プロセッサバス、４…バスアダプ
タ、５…システムバス、６、７、８…バス上のモジュー
ル、９…表示系ＩＯ装置、１０…ファイル系ＩＯ装置、
１１…メモリバス、１００…システムバスに接続される
モジュール、１０１…送信クロック生成部、１０２…送
信制御部、１０３…データ送信用最終段バッファ、１０
４…データ受信用初段バッファ、１０５…送信用データ
バッファ、１０６…受信用データバッファ、１０７…コ
マンド／アドレスデコーダ、１０８…受信制御部、１０
９、１１０、１１１…双方向入出力バッファ、１１２…
送信データ出力のタイミングクロック信号線、１１３…
受信データラッチクロック信号線、１１４…送信データ
の経路、１１５…受信データの経路、１１６、１１７、
１１８…制御信号線、２０１…バスアービタ、２０２…
システムバスインタフェース部、２０３…ソースクロッ
ク信号線、２０４…多重化されたコマンド／アドレス／
データ線、２０５…アクノリッジ系信号線、２０６…バ
ス権放棄予告信号線、２０７…バス使用権要求信号（Ｂ
ＲＥＱ１−Ｎ）、２０８…バス使用権許可信号（ＢＧＮ
Ｔ１−Ｎ）、２０９…バス使用権要求信号（ＢＲＥＱ２
−Ｎ）、２１０…バス使用権許可信号（ＢＧＮＴ２−
Ｎ）、２１１…バス使用権要求信号（ＢＲＥＱ３−
Ｎ）、２１２…バス使用権許可信号（ＢＧＮＴ３−
Ｎ）、２１３…バス使用権要求信号（ＢＲＥＱ０−
Ｎ）、２１４…バス使用権許可信号（ＢＧＮＴ０−
Ｎ）、７００〜７０３…基本転送ブロック、７０４〜７
０７…アクノリッジ信号のタイミング、８００〜８０３
…基本転送ブロック、８０４、８０５、８０７…アクノ
リッジ信号のタイミング、８０６…リトライ要求信号の
タイミング、９００〜９０４…基本転送ブロック、１０
００、１００１、１００２…異なるバスマスタから出力
された転送、１００２、１００３、１００４…ソースク
ロック、１００５、１００６、１００７…データ転送サ
イクル、１００８、１０１０…ソースクロックが出てい
ない期間、１００９、１０１１…アービトレーションの
期間、１３００…クロックジェネレータ、１３０１…マ
スタモジュール、１３０３…スレーブモジュール、１３
０４…、１４００、１４０１…マスタモジュールの出力
ピンで観測したシステムクロックと出力データのタイミ
ング関係、４０２、１４０３…スレーブモジュールの入
力ピンで観測したシステムクロックと入力データのタイ
ミング、１５００…転送元であるマスタモジュールが転
送先であるスレーブモジュールに送信するソースクロッ
ク用の信号線、１６００、１６０１…マスタモジュール
の出力ピンで観測したソースクロックと出力データのタ
イミング関係、１６０２、１６０３…スレーブモジュー
ルの入力ピンで観測したソースクロックと入力データの
タイミング関係、１７００…システムクロック、１７０
１…転送データタイミング、１７０２…アクノリッジ信
号タイミング、１８０１…ＣＰＵコア、１８０２…バス
インタフェース、１８０３…内部システムバス、１８０
４、１８０５、１８０６…周辺機能モジュール、１９０
４…コンパニオンチップ、２０１７…外部バスインタフ
ェース、２１０８…Ｉ／Ｏバスインタフェース、２２１
９、２２４０…同期化回路、１９０８、１９０９…コネ
クタ、２４０１…外部Ｉ／Ｏバスインタフェース。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年８月２３日（１９９９．８．２
３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】図１９において、１９０１は、プロセッ
サ、１９０２は、主記憶装置、１９０３は、ＲＯＭ、１
９０４は、周辺機能を共に集積化したバスアダプタであ
るコンパニオンチップ、１９０５は、ネットワークイン
タフェース機能を有するＩ／Ｏデバイス（１）（拡張基
板もしくはコネクタ等のインタフェースを有する別装
置）、１９０６は、無線通信インタフェース機能を有す
るＩ／Ｏデバイス（２）、１９０７は、蓄積メディアイ
ンタフェースを有するＩ／Ｏデバイス（３）、１９０
８、１９０９は、コネクタ、１９１０は、無線通信用ア
ンテナ、１９１１は、蓄積メディア装置、１９１２は、
プロセッサバス、１９１３は、本発明のＩ／Ｏバス、１
９１４は、ＬＡＮ等のネットワーク、１９１５は、本情
報処理装置のマザーボード（プリント基板）上に実装す
る部品範囲の一例である。図２０において、２００１
は、ＣＰＵモジュール、２００２は、ＣＰＵコア、２０
０３は、キャッシュメモリ、２００４は、キャッシュメ
モリコントローラ、２００５は、アドレス変換のための
ＴＬＢ（トランスレーション・ルックアサイド・バッフ
ァ）、２００６は、ＭＭＵ（メモリ・マネッジメント・
ユニット）、２００７は、割り込みコントローラ、２０
０８は、内蔵ペリフェラルバスのバスコントローラ、２
００９は、リアルタイムクロックモジュール、２０１０
は、タイマーユニットモジュール、２０１１は、シリア
ルコミュニケーションインタフェースモジュール、２０
１２は、赤外線インタフェースモジュール、２０１３
は、ＡＤ（アナログ／デジタル）コンバータモジュー
ル、２０１４は、ＤＡ（デジタル／アナログ）コンバー
タモジュール、２０１５は、クロックパルスジェネレー
タ／ウォッチドッグタイマモジュール、２０１６は、Ｄ
ＭＡコントロールモジュール、２０１７は、外部バスイ
ンタフェース、２０１８は、内蔵高速バス、２０１９
は、内蔵ペリフェラルバスである。図２１において、２
１０１は、プロセッサバスインタフェース部、２１０２
は、シリアルコミュニケーションインタフェースモジュ
ール、２１０３は、ＡＤ／ＤＡコンバータモジュール、
２１０４は、液晶コントローラモジュール、２１０５
は、ＰＣカードインタフェースモジュール、２１０６
は、ＵＳＢ（ユニバーサル・シリアル・バス）インタフ
ェースモジュール、２１０７は、バスプロトコ変換部、
２１０８は、Ｉ／Ｏバスインタフェース部である。図２
２において、２２０１は、本発明のＩ／Ｏバスに接続さ
れるＩ／Ｏデバイス、２２０２は、プロセッサバスに接
続されるモジュールにクロックを分配するクロックジェ
ネレータ、２２０３、２２０４は、バス２２１１に接続
されるモジュール（１）およびモジュール（２）、２０
０５は、バス２２１１に接続されるモジュールにクロッ
クを分配するクロックジェネレータ、２２０６は、はク
ロックジェネレータ２２０２からプロセッサ１９０１に
供給されるクロック線、２２０７は、クロックジェネレ
ータ２２０２からコンパニオンチップ１９０４に供給さ
れるクロック線、２２０８、２２０９は、クロックジェ
ネレータ２２０５からモジュール（１）およびモジュー
ル（２）に供給されるクロック線、２２１０は、クロッ
クジェネレータ２２０５からＩ／Ｏデバイス２２０１に
供給されるクロック線、２２１１は、Ｉ／Ｏデバイス２
２０１の先に更なるモジュールを接続するためのバス、
２２１２は、本発明のバスのデータ線、２２１３は、本
発明のバスのソースクロック線（本実施例では、上り／
下りを別クロック線に分離：コンパニオンチップ１９０
４への入力）、２２１４は、本発明のバスのソースクロ
ック線（本実施例では、上り／下りを別クロック線に分
離：コンパニオンチップ１９０４からの出力）、２２１
５は、Ｉ／Ｏデバイス２２０１からのバス権要求信号、
２２１６は、バスアービタからＩ／Ｏデバイス２２０１
へのバス権許可信号、２２１７は、プロセッサバスイン
タフェース、２２１８は、転送情報バッファ、２２１９
は、異なる周波数の信号を同期化するための同期化回
路、２２２０は、本発明のＩ／Ｏバスのバス権を調停す
るバスアービタ、２２２１、２２２２は、転送情報バッ
ファ、２２２３は、転送（送信）制御部、２２２４、２
２２５、２２２６、２２２７は、フリップフロップ、２
２２８は、ソースクロック入力バッファ、２２２９は、
入力バッファ、２２３０は出力バッファ、２２３１は、
ソースクロック出力バッファ、２２３２は、クロックバ
ッファ、２２３３は、クロック分配用配線、２２３４
は、Ｉ／Ｏデバイス２２０１のクロック（ＣＫ２）で動
作する範囲、２２３５は、プロセッサバスのクロック
（ＣＫ１）で動作する範囲、２２３６は、転送（送信）
制御部、２２３７は、バス２２１１のインタフェース、
２２３８、２２３９は、転送情報バッファ、２２４０
は、異なる周波数の信号を同期化するための同期化回
路、２２４１は、転送情報バッファ、２２４２、２２４
３、２２４４、２２４５はフリップフロップ、２２４６
は、出力バッファ、２２４７は、入力バッファ、２２４
８は、ソースクロック入力バッファ、２２４９は、クロ
ックバッファ、２２５０は、クロック分配用配線、２２
５１は、コンパニオンチップ１９０４のクロック（ＣＫ
１）で動作する範囲、２２５２は、バス２２１１および
Ｉ／Ｏデバイス２２０１のクロック（ＣＫ２）で動作す
る範囲、２２５３は、ソースクロック出力バッファ、２
２６０は出力バッファ、２２６１は入力バッファ、２２
６２は入力バッファ、２２６３は出力バッファである。
尚、図２２はデータの流れについて記載した図面である
ため制御系の機能を有するプロセッサバスＩ／Ｆ及びバ
スＩ／Ｆとの信号線の結線の詳細については、本発明と
直接関係がないため省略した。また、図面２２中の２２
１２〜２２１６は図面２１中の１９１３に対応し、図面
２２中の２２１７、２２１８、２２２４、２２２６、２
２２２は図面２１中のプロセッサバスインタフェース部
２１０１に対応し、図面２２中の２２２０、２２２１、
２２２３、２２２５、２２２７、２２２８、２２２９、
２２３０、２２３１は図面２１中のＩ／Ｏバスインタフ
ェース部２１０８に対応している。図面２２中の同期化
回路２２１９は図面２１中のプロトコル変換部２１０７
に含まれる。図面２１中のＳＣＩ２１０２、ＬＣＤＣ２
１０４等の周辺機器の記載は図面２２中では省略してあ
る。プロセッサバスインタフェース部２１０１及びＩ／
Ｏバスインタフェース部２１０８は、転送の向きにより
入力回路あるいは出力回路の両方になりうる。クロック
分配用配線２２３３からは、転送制御部２２２３、バッ
ファ２２２２等のＣＫ１で動作する回路にクロックが分
配される。図２３において、２３０１は、本発明のＩ／
Ｏバスへのプロトコル変換をおこなうアダプタ機能を内
蔵したプロセッサである。図２４において、２４０１
は、本発明のＩ／Ｏバスにアクセスするための外部Ｉ／
Ｏバスインタフェース、２４０２は、液晶コントローラ
モジュール、２４０３は、ＰＣカードインタフェースモ
ジュールである。図２５において、２５０１、２５０２
は受信回路、２５０３、２５０４は送信機能を有する回
路である。図２２中のコンパニオンチップ１９０４にお
いては、プロセッサバスＩ／Ｆ、転送制御部等を含むＣ
Ｋ１で動作するデバイスを点線で囲った部分が送信機能
を有する回路であり、バッファ２２２１を含むＣＫ２で
動作するデバイスを点線で囲った部分が受信回路であ
る。図２１中のＳＣＩ２１０２、ＡＤＣ／ＤＡＣ２１０
３等は送信機能を有する回路２５０３に含まれる。尚、
図２２中では、同期化回路はＣＫ１に同期して動作して
いるため送信機能を有する回路側に含んでいる。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 7/00 Ｈ０４Ｌ 7/00 Ｇ (72)発明者川崎郁也東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5B060 CC03 CC05 5B077 GG05 GG32 MM02 5K047 AA11 BB12 GG03 MM24

Claims

【特許請求の範囲】

【請求項１】１チップで構成される集積回路であって、
データを当該データと同期した第1のソースクロックと
共に他のモジュールへ送信する送信機能を有する回路
と、前記他のモジュールが出力するデータ及び当該デー
タに同期した第2のソースクロックを受信する受信回路
と、前記送信機能を有する回路と前記受信回路とを接続
する同期化回路を有することを特徴とする集積回路。
【請求項２】請求項１記載の集積回路であって、前記送
信機能を有する回路は第1のソースクロックで動作し、
前記受信回路は第2のソースクロックで動作することを
特徴とする集積回路。
【請求項３】１チップで構成される集積回路であって、
第1のモジュールが出力したデータを受信し、ソースク
ロックと共に第2のモジュールへ送信する送信機能を有
する回路と、前記第2のモジュールが出力するデータ及
び当該データに同期した前記第2のモジュールのソース
クロックを前記第2のモジュールから受信する受信回路
と、前記送信機能を有する回路と前記受信回路とを接続
する同期化回路とを有することを特徴とする集積回路。
【請求項４】請求項３記載の集積回路であって、前記送
信機能を有する回路は前記第1のモジュールのソースク
ロックで動作し、前記受信回路は前記第2のモジュール
のソースクロックで動作することを特徴とする集積回
路。
【請求項５】モジュールと、集積回路と、前記集積回路
と前記モジュールとを接続するバスとを有し、前記バス
を介して前記モジュールと前記集積回路間でデータをソ
ースクロック同期方式で転送する情報処理装置における
集積回路であって、第１のソースクロックで動作し、第
1のデータを第1のソースクロックと共に送信する送信機
能を有する回路と、第2のソースクロックで動作し、第2
のデータを前記第2のソースクロックと共に、前記モジ
ュールから受信する受信回路と、前記送信機能を有する
回路と前記受信回路とを接続する同期化回路とを有する
ことを特徴とする集積回路。
【請求項６】請求項５記載の集積回路であって、前記第
1、第2のデータの送受のため、アクノレッジ系のプロト
コルを採用していることを特徴とする集積回路。
【請求項７】請求項６記載の集積回路であって、前記集
積回路は前記バスにアクノレッジ系の信号を入出力する
端子を有することを特徴とする集積回路。
【請求項８】請求項７記載の集積回路であって、前記端
子から入出力されるアクノレッジ系の信号は、ソースク
ロック同期方式で入出力されることを特徴とする集積回
路。
【請求項９】第1のモジュールと、第2モジュールと、集
積回路と、前記集積回路と前記第２のモジュールとを接
続するバスとを有し、前記バスを介して前記第２のモジ
ュールと前記集積回路間でデータをソースクロック同期
方式で転送する情報処理装置における集積回路であっ
て、第１のモジュールが出力した第１のデータを受信
し、第１のソースクロックで動作し、前記第１のデータ
を第１のソースクロックと共に送信する送信機能を有す
る回路と、第２のソースクロックで動作し、第２のデー
タを前記第２のソースクロックと共に、前記第２のモジ
ュールから受信する受信回路と、前記送信機能を有する
回路と前記受信回路とを接続する同期化回路とを有する
ことを特徴とする集積回路。
【請求項１０】請求項９記載の集積回路であって、前記
第1のモジュールはメモリであることを特徴とする集積
回路。
【請求項１１】請求項９記載の集積回路であって、前記
第2のモジュールはＩＯデバイスであることを特徴とす
る集積回路。
【請求項１２】請求項９記載の集積回路であって、前記
第1、第2のデータの送受のため、アクノレッジ系のプロ
トコルを採用していることを特徴とする集積回路。
【請求項１３】請求項１２記載の集積回路であって、前
記集積回路は前記バスにアクノレッジ系の信号を入出力
する端子を有することを特徴とする集積回路。
【請求項１４】請求項１３記載の集積回路であって、前
記端子から入出力されるアクノレッジ系の信号は、ソー
スクロック同期方式で入出力されることを特徴とする集
積回路。
【請求項１５】１チップで構成される集積回路であっ
て、転送元モジュールが出力するデータと前記データに
同期した前記転送元モジュールのソースクロックを受信
する受信回路部と、自集積回路のクロックで動作する回
路部と、前記受信回路部が受信した前記データ及び前記
ソースクロックを前記自集積回路のクロックと同期化さ
せる同期化回路とを有することを特徴とする集積回路。
【請求項１６】請求項１５記載の集積回路であって、前
記受信回路部は、前記転送元モジュールのソースクロッ
クで動作することを特徴とする集積回路。