JP2005505856A5 - - Google Patents

Claims (30)

1. 発信元からのパケットコマンドを受信するように結合された第１バッファ回路であって、第１の複数のバッファを含み、前記第１の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第１バッファ回路と、
   前記第１バッファ回路に結合されるバスインターフェイス回路であって、前記第１バッファ回路に記憶された前記選択されたパケットコマンドを周辺バス上での転送に適したコマンドに変換し、周辺バス上での転送に適した前記コマンドをパケットコマンドに変換するように構成されたバスインターフェイス回路と、
   前記バスインターフェイス回路からの前記パケットコマンドを受信するように結合された第２バッファ回路であって、第２の複数のバッファを含み、前記第２の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する前記複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第２バッファ回路とを備える、コンピュータシステムの入出力ノードのための周辺インターフェイス回路。
2. 前記パケットコマンドのそれぞれは前記発信元で受信された各トランザクションの中に含まれる情報の一部を含み、前記複数の仮想チャネルのそれぞれは各トランザクションタイプに対応する、請求項１記載の周辺インターフェイス回路。
3. 前記第１バッファ回路および前記第２バッファ回路に結合され、前記バスインターフェイス回路への、および前記バスインターフェイス回路からの前記パケットコマンドの伝送を制御するように構成された制御ロジックユニットをさらに備える、請求項１記載の周辺インターフェイス回路。
4. 前記第１バッファ回路に結合され、前記パケットコマンドを受信して、前記パケットコマンドのそれぞれに対してタグ値を生成するように構成されるタグロジックユニットをさらに備え、前記タグ値は他のパケットコマンドに対する前記パケットコマンドのそれぞれの相対的な受信の順番に対応する、請求項３記載の周辺インターフェイス回路。
5. 前記タグロジックユニットはさらに、前記第１バッファ回路に前記パケットコマンドのそれぞれを記憶する前に、前記タグ値を前記パケットコマンドのそれぞれに付加するように構成されている、請求項４記載の周辺インターフェイス回路。
6. 前記第１バッファ回路に結合され、前記制御コマンドのそれぞれに対する前記タグ値に応じて、前記複数の第１バッファに記憶された前記パケットコマンド間の調停を行うように構成されているアービトレーションロジックユニットをさらに備える、請求項５記載の周辺インターフェイス回路。
7. 前記第１発信元からのパケットデータを受信するように結合された第１データバッファ回路をさらに備え、前記第１データバッファ回路は前記入出力ノードのクロック速度でデータを受信するように構成され、データは前記第１データバッファ回路から前記周辺バスのクロック速度で読み出される、請求項６記載の周辺インターフェイス回路。
8. 前記バスインターフェイス回路からのパケットデータを受信するように結合された第２データバッファ回路をさらに備え、前記第２データバッファ回路は前記周辺バスのクロック速度でデータを受信するように構成され、データは前記第２データバッファ回路から前記入出力ノードのクロック速度で読み出される、請求項７記載の周辺インターフェイス回路。
9. 前記第２バッファ回路に結合され、前記バスインターフェイス回路から受信された前記パケットコマンドのそれぞれに対する制御コマンドを生成するように構成された制御コマンドジェネレータユニットをさらに備え、前記制御コマンドのそれぞれは対応するパケットコマンドのそれぞれの一部を含む、請求項８記載の周辺インターフェイス回路。
10. 前記複数の仮想チャネルは、それぞれポストパケットコマンド、非ポストパケットコマンドおよび応答パケットコマンドに対応するポストチャネル、非ポストチャネルおよび応答チャネルを含む、請求項９記載の周辺インターフェイス回路。
11. 前記周辺バスはＰＣＩバスである、請求項１０記載の周辺インターフェイス回路。
12. 前記第１バッファ回路に結合され、非ポストパケットコマンドを記憶するように構成された非ポスト・リトライキューをさらに含み、前記非ポストパケットコマンドは、前記アービトレーションロジックユニットによって選択され、前記ＰＣＩバス上において開始された非ポストサイクルに応答して前記ＰＣＩバスに接続された周辺デバイスからリトライ指示がアサートされたものである、請求項１１記載の周辺インターフェイス回路。
13. 前記周辺バスはＰＣＩ−Ｘバスである、請求項９記載の周辺インターフェイス回路。
14. 前記非ポストリトライキューに結合され、前記ＰＣＩ−Ｘバスに接続された周辺デバイスから分離応答指示がアサートされた非ポストパケットコマンドに対応する前記周辺バス上における非ポストサイクルの開始の指示を記憶するように構成された分離応答キューをさらに含む、請求項１３記載の周辺インターフェイス回路。
15. 第１通信路で第１パケットコマンドを受信するように構成された第１トランシーバ回路と、
    第２通信路で第２パケットコマンドを受信するように構成された第２トランシーバ回路と、
    請求項１ないし１４のいずれか１項記載の１以上の周辺インターフェイス回路とを備える、コンピュータシステムの入出力ノード。
16. 第１通信路で第１パケットコマンドを受信するように構成された第１トランシーバ回路と、
    第２通信路で第２パケットコマンドを受信するように構成された第２トランシーバ回路と、
    １以上の周辺インターフェイス回路であって、
    前記第１トランシーバ回路および前記第２トランシーバ回路からのパケットコマンドを受信するように結合された第１バッファ回路であって、第１の複数のバッファを含み、前記第１の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第１バッファ回路、
    前記第１バッファ回路に結合されるバスインターフェイス回路であって、前記第１バッファ回路に記憶された前記選択されたパケットコマンドを周辺バス上での転送に適したコマンドに変換し、周辺バス上での転送に適した前記コマンドをパケットコマンドに変換するように構成されたバスインターフェイス回路、および
    前記バスインターフェイス回路からの前記パケットコマンドを受信するように結合された第２バッファ回路であって、第２の複数のバッファを含み、前記第２の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する前記複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第２バッファ回路とをそれぞれが有する１以上の周辺インターフェイス回路とを備える、コンピュータシステムの入出力ノード。
17. 前記複数の仮想チャネルは、それぞれポストパケットコマンド、非ポストパケットコマンドおよび応答パケットコマンドに対応するポストチャネル、非ポストチャネルおよび応答チャネルを含む、請求項１６記載の入出力ノード。
18. 前記１以上の周辺インターフェイス回路のそれぞれが、前記第１バッファ回路および前記第２バッファ回路に結合され、前記バスインターフェイス回路への、および前記バスインターフェイス回路からの前記パケットコマンドの伝送を制御するように構成された制御ロジックユニットをさらに備える、請求項１７記載の入出力ノード。
19. 前記１以上の周辺インターフェイス回路のそれぞれが、前記第１発信元からのパケットデータを受信するように結合された第１データバッファ回路をさらに備え、前記第１データバッファ回路は前記入出力ノードのクロック速度でデータを受信するように構成され、データは前記第１データバッファ回路から前記周辺バスのクロック速度で読み出される、請求項１８記載の入出力ノード。
20. 前記１以上の周辺インターフェイス回路のそれぞれが、前記バスインターフェイス回路からのパケットデータを受信するように結合された第２データバッファ回路をさらに備え、前記第２データバッファ回路は前記周辺バスのクロック速度でデータを受信するように構成され、データは前記第２データバッファ回路から前記入出力ノードのクロック速度で読み出される、請求項１９記載の入出力ノード。
21. 前記１以上の周辺インターフェイス回路のそれぞれが、前記第２バッファ回路に結合され、前記バスインターフェイス回路から受信された前記パケットコマンドのそれぞれに対する制御コマンドを生成するように構成された制御コマンドジェネレータユニットをさらに備え、前記制御コマンドのそれぞれは対応するパケットコマンドのそれぞれの一部を含む、請求項２０記載の入出力ノード。
22. １以上のプロセッサと、
    相互に接続されるとともに、前記１以上のプロセッサにポイントトゥーポイント・パケットバスを介して接続されている請求項１５乃至２１いずれか１項記載の１以上の入出力ノードとを備える、コンピュータシステム。
23. コンピュータシステムであって、
    １以上のプロセッサと、
    相互に接続されるとともに、前記１以上のプロセッサにポイントトゥーポイント・パケットバスを介して接続されている１以上の入出力ノードと、
    前記１以上の入出力ノードと１以上の周辺デバイスのうちの対応するものの間でアドレス、データおよび制御信号を伝達するように結合された１以上の周辺バスとを備え、
    前記入出力ノードはそれぞれ、
    第１通信路で第１パケットコマンドを受信するように構成された第１トランシーバ回路と、
    第２通信路で第２パケットコマンドを受信するように構成された第２トランシーバ回路と、
    １以上の周辺インターフェイス回路であって、それぞれが、
    前記第１トランシーバ回路および前記第２トランシーバ回路からのパケットコマンドを受信するように結合された第１バッファ回路であって、第１の複数のバッファを含み、前記第１の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第１バッファ回路、
    前記第１バッファ回路に結合されるバスインターフェイス回路であって、前記第１バッファ回路に記憶された前記選択されたパケットコマンドを前記周辺バス上での転送に適したコマンドに変換し、前記周辺バス上での転送に適した前記コマンドをパケットコマンドに変換するように構成されたバスインターフェイス回路、および
    前記バスインターフェイス回路からの前記パケットコマンドを受信するように結合された第２バッファ回路であって、第２の複数のバッファを含み、前記第２の複数のバッファのそれぞれは、選択されたパケットコマンドを記憶する前記複数の仮想チャネルのうちの各仮想チャネルに対応し、前記選択されたパケットコマンドは前記各仮想チャネルに属する、第２バッファ回路とを有する１以上の周辺インターフェイス回路とを備える、コンピュータシステム。
24. 前記複数の仮想チャネルは、それぞれポストパケットコマンド、非ポストパケットコマンドおよび応答パケットコマンドに対応するポストチャネル、非ポストチャネルおよび応答チャネルを含む、請求項２３記載のコンピュータシステム。
25. 前記１以上の周辺インターフェイス回路のそれぞれが、前記第１バッファ回路および前記第２バッファ回路に結合され、前記バスインターフェイス回路への、および前記バスインターフェイス回路からの前記パケットコマンドの伝送を制御するように構成された制御ロジックユニットをさらに備える、請求項２４記載のコンピュータシステム。
26. 前記１以上の周辺インターフェイス回路のそれぞれが、前記第２バッファ回路に結合され、前記バスインターフェイス回路から受信された前記パケットコマンドのそれぞれに対する制御コマンドを生成するように構成された制御コマンドジェネレータユニットをさらに備え、前記制御コマンドのそれぞれは対応するパケットコマンドのそれぞれの一部を含む、請求項２５記載のコンピュータシステム。
27. 前記周辺バスはＰＣＩバスである、請求項２６記載のコンピュータシステム。
28. 前記１以上の周辺インターフェイス回路のそれぞれが、前記第１バッファ回路に結合され、非ポストパケットコマンドを記憶するように構成された非ポスト・リトライキューをさらに含み、前記非ポストパケットコマンドは、前記アービトレーションロジックユニットによって選択され、前記ＰＣＩバス上において開始された非ポストサイクルに応答して前記ＰＣＩバスに接続された周辺デバイスからリトライ指示がアサートされたものである、請求項２７記載のコンピュータシステム。
29. 前記周辺バスはＰＣＩ−Ｘバスである、請求項２６記載のコンピュータシステム。
30. 前記１以上の周辺インターフェイス回路のそれぞれが、前記非ポストリトライキューに結合され、前記ＰＣＩ−Ｘバスに接続された周辺デバイスから分離応答指示がアサートされた非ポストパケットコマンドに対応する前記周辺バス上における非ポストサイクルの開始の指示を記憶するように構成された分離応答キューをさらに含む、請求項２９記載のコンピュータシステム。