JP2008140065A - アクセス調停装置、アクセス調停方法、及び情報処理装置 - Google Patents

Abstract

【課題】高速処理とアクセス順序を保証する処理のいずれか一方を選択的に行うこと。
【解決手段】モード設定レジスタ１１０は、第１のモード及び第２のモードのいずれか一方を示す所定の値を格納する。モード切替部１０７は、モード設定レジスタ１１０に格納された所定の値が第１のモードを示す場合、バス１０１を介して受け取った第１のアクセス要求をメモリモジュール１０９の第１のインタフェースに出力し、所定の値が第２のモードを示す場合、第１のアクセス要求をアクセス調停部１０８に出力する。アクセス調停部１０８は、モード切替部１０７から第１のアクセス要求を、バス１０２から第２のアクセス要求を受け取る。アクセス調停部１０８は、第１のアクセス要求と第２のアクセス要求とを同時に受け取った場合、所定の方法に従って第１のアクセス要求と第２のアクセス要求の出力順序を調停し、メモリモジュール１０９の第２のインタフェースに供給する。
【選択図】 図１

Description

本発明は一般に、アクセス調停装置、アクセス調停方法、及び情報処理装置に関し、特に、同一のメモリモジュールへのアクセス要求が複数のバスを介して供給されるアクセス調停装置、アクセス調停方法、及び情報処理装置に関する。

従来、複数のバスマスタから複数のアクセス要求を同時に受け取った場合、それらのアクセス要求を調停する方法が提案されている。例えば、複数のバスマスタから２以上のバス獲得要求が同時に発生したとき、バス制御部がバス毎に独立に調停を行い、複数バスで並列転送を行う技術がある（例えば、特許文献１参照）。
特開２００３−９１５０１号公報

ところで、複数のバスからの複数のアクセス要求が１つのメモリモジュールに対して供給される装置において、これらのアクセス要求のメモリモジュールに対するアクセス順序を保証する必要がある場合がある。例えば、あるバス上の処理モジュールによって書き込まれたデータを、異なるバス上の処理モジュールが読み出す必要がある場合等が考えられる。この場合、ある処理モジュールによる書き込み処理と、別のモジュールによる読み出し処理とが、所定のアクセス順序で行われないと、正しい処理を行うことができない。

しかし、上記の特開２００３−９１５０１号公報に記載された方法では、アクセス要求が、その発生順序とは無関係な順序で処理されるため、メモリモジュールへの所定のアクセス順序を保証することができない。

一方で、メモリモジュールへのアクセス順序を保証する必要がなく、むしろアクセス要求を処理する速度が求められる場合もある。

そこで、本発明は、高速処理とアクセス順序を保証する処理のいずれか一方を選択的に行うことができるアクセス調停装置、アクセス調停方法、及び情報処理装置を提供することを目的とする。

上記課題を解決するために、本発明の一つの面によれば、第１の処理モジュールから第１のバスを介して供給される第１のアクセス要求を受け取る第１のインタフェースと、第２の処理モジュールから第２のバスを介して供給される第２のアクセス要求を受け取る第２のインタフェースとを備え、前記第１のインタフェースによって受け取られた前記第１のアクセス要求をその発生順に処理し、前記第２のインタフェースによって受け取られた前記第２のアクセス要求をその発生順に処理し、且つ前記第１のインタフェースによって受け取られた前記第１のアクセス要求と前記第２のインタフェースによって受け取られた前記第２のアクセス要求とを、それらの発生順序とは無関係な順序で処理するメモリモジュールに接続されるアクセス調停装置であって、前記第２のバスと前記メモリモジュールとの間に設けられ、第１のアクセス要求及び第２のアクセス要求の、前記第２のインタフェースへの出力順序を調停するアクセス調停部と、第１のモード及び第２のモードのいずれか一方を示す所定の値を格納するモード設定レジスタと、前記第１のバスと前記メモリモジュールとの間に設けられ、前記モード設定レジスタに格納された前記所定の値が前記第１のモードを示す場合、前記第１のアクセス要求を前記メモリモジュールの前記第１のインタフェースに出力し、前記モード設定レジスタに格納された前記所定の値が前記第２のモードを示す場合、前記第１のアクセス要求を前記アクセス調停部に出力するモード切替部とを具備することを特徴とするアクセス調停装置が提供される。

また、本発明の別の面によれば、第１の処理モジュールから第１のバスを介して供給される第１のアクセス要求を受け取る第１のインタフェースと、第２の処理モジュールから第２のバスを介して供給される第２のアクセス要求を受け取る第２のインタフェースとを備え、前記第１のインタフェースによって受け取られた前記第１のアクセス要求をその発生順に処理し、前記第２のインタフェースによって受け取られた前記第２のアクセス要求をその発生順に処理し、且つ前記第１のインタフェースによって受け取られた前記第１のアクセス要求と前記第２のインタフェースによって受け取られた前記第２のアクセス要求とを、それらの発生順序とは無関係な順序で処理するメモリモジュールへのアクセスに適用されるアクセス調停方法であって、第１のモード及び第２のモードのいずれか一方を示す所定の値を設定するステップと、前記所定の値が、前記第１のモードを示す場合、前記第１のアクセス要求を前記メモリモジュールの前記第１のインタフェースに出力し、前記第２のアクセス要求を前記メモリモジュールの前記第２のインタフェースに出力するステップと、前記所定の値が、前記第２のモードを示す場合、前記第１のアクセス要求と前記第２のアクセス要求の出力順序を調停して、前記メモリモジュールの前記第２のインタフェースに出力するステップとを具備することを特徴とするアクセス調停方法が提供される。

さらに、本発明のまた別の面によれば、第１のアクセス要求を発行する第１の処理モジュールと、前記第１の処理モジュールに接続された第１のバスと、第２のアクセス要求を発行する第２の処理モジュールと、前記第２の処理モジュールに接続された第２のバスと、前記第１のアクセス要求を前記第１のバスを介して受け取る第１のインタフェースと、前記第２のアクセス要求を前記第２のバスを介して受け取る第２のインタフェースとを備え、前記第１のインタフェースによって受け取られた前記第１のアクセス要求をその発生順に処理し、前記第２のインタフェースによって受け取られた前記第２のアクセス要求をその発生順に処理し、且つ前記第１のインタフェースによって受け取られた前記第１のアクセス要求と前記第２のインタフェースによって受け取られた前記第２のアクセス要求とを、それらの発生順序とは無関係な順序で処理するメモリモジュールと、前記第２のバスと前記メモリモジュールとの間に設けられ、第１のアクセス要求と第２のアクセス要求の出力順序を調停し、前記メモリモジュールの前記第２のインタフェースに供給するアクセス調停部と、第１のモード及び第２のモードのいずれか一方を示す所定の値を格納するモード設定レジスタと、前記第１のバスと前記メモリモジュールとの間に設けられ、前記モード設定レジスタに格納された前記所定の値が前記第１のモードを示す場合、前記第１のアクセス要求を前記メモリモジュールの前記第１のインタフェースに出力し、前記モード設定レジスタに格納された前記所定の値が前記第２のモードを示す場合、前記第１のアクセス要求を前記アクセス調停部に出力するモード切替部とを具備することを特徴とする情報処理装置が提供される。

本発明によれば、高速処理とアクセス順序を保証する処理のいずれか一方を選択的に行うことができるアクセス調停装置、アクセス調停方法、及び情報処理装置を提供することができる。

以下、本発明の実施形態について図面を参照しながら説明する。

まず、図１を説明しつつ、本発明の一実施形態に係る情報処理装置について説明する。

図１は、本発明の一実施形態に係る情報処理装置の構成を概略的に示すブロック図である。この情報処理装置は、例えば、ＬＳＩ（Large Scale Integration）チップ１００として実現されている。図１に示すように、ＬＳＩチップ１００は、バス１０１及び１０２、処理モジュール１０３、１０４、１０５及び１０６、モード切替部１０７、アクセス調停部１０８、メモリモジュール１０９、並びにモード設定レジスタ１１０等を備える。ＬＳＩチップ１００が備える各処理モジュール１０３、１０４、１０５及び１０６からの外部メモリ（ＳＤＲＡＭ等）へのアクセスは、メモリモジュール１０９を介して行われる。

バス１０１は、処理モジュール１０３と処理モジュール１０４とに接続されており、これらの処理モジュール１０３及び１０４は、バスマスタとして動作する。処理モジュール１０３及び処理モジュール１０４から発行される、メモリモジュール１０９へのアクセス要求は、バス１０１を介してモード切替部１０７に供給される。

バス１０２は、モジュール１０５とモジュール１０６とに接続されており、これらのモジュール１０５及びモジュール１０６は、バスマスタとして動作する。モジュール１０５及びモジュール１０６から発行される、メモリモジュール１０９へのアクセス要求は、バス１０２を介してアクセス調停部１０８に供給される。

なお、バス１０１及びバス１０２は、メモリモジュール１０９に並列してアクセス要求を供給できる。また、本実施例において、バス１０１とバス１０２とは、同一のプロトコルに従って動作する。なお、バス１０１とバス１０２とが、異なるプロトコルに従って動作する場合、例えば、バス１０２とアクセス調停部１０８との間にプロトコル変換部を設ければよい。

モード切替部１０７は、バス１０１とメモリモジュール１０９との間に設けられる。また、モード切替部１０７は、アクセス調停部１０８に接続されている。モード切替部１０７は、処理モジュール１０３及び処理モジュール１０４からのメモリモジュール１０９へのアクセス要求を、バス１０１を介して受け取る。

また、モード切替部１０７は、所定の値を格納するモード設定レジスタ１１０を備えている。モード切替部１０７は、バス１０１を介して受け取ったアクセス要求を、モード設定レジスタ１１０に格納された所定の値に応じて、アクセス調停部１０８とメモリモジュール１０９のいずれか一方に選択的に出力する。

例えば、モード設定レジスタ１１０に格納された所定の値が、メモリモジュール１０９が選択されるべきこと（第１のモード）を示す場合、モード切替部１０７は、アクセス要求をメモリモジュール１０９の第１のインタフェースに直接出力する（図１中、矢印Ａで表される経路）。この場合、処理モジュール１０３及び／又は処理モジュール１０４からのバス１０１を介したアクセス要求と、モジュール１０５及び／又はモジュール１０６からのバス１０２を介したアクセス要求とは、アクセス要求の発生順序（受信順序）とは無関係な順序でメモリモジュール１０９によって処理される。従って、アクセス要求を高速で処理することができる。なお、バス１０１を介して供給されたアクセス要求は、その発生順序（受信順序）に従って、メモリモジュール１０９の第１のインタフェースに供給される。また、モード切替部１０７を介してメモリモジュール１０９に供給されるアクセス要求と、アクセス調停部１０８を介してメモリモジュール１０９に供給されるアクセス要求の処理順序については、各々のアクセス要求で指定されるアドレスによって、いずれか一方のアドレス要求を優先して処理するように設定することができる。例えば、モード切替部１０７を介してメモリモジュール１０９に供給されるアクセス要求と、アクセス調停部１０８を介してメモリモジュール１０９に供給されるアクセス要求とが競合した場合、アクセス調停部１０８を介して供給されるアクセス要求を優先して処理するように設定してもよい。

一方、モード設定レジスタ１１０に格納された所定の値が、アクセス調停部１０８が選択されるべきこと（第２のモード）を示す場合、モード切替部１０７は、アクセス要求をアクセス調停部１０８に出力する（図１中、矢印Ｂで表される経路）。この場合、処理モジュール１０３及び／又は処理モジュール１０４からのバス１０１を介したアクセス要求と、モジュール１０５及び／又はモジュール１０６からのバス１０２を介したアクセス要求とは、アクセス調停部１０８によって適当な順序でメモリモジュール１０９の第２のインタフェースに出力される。このため、メモリモジュール１０９へのアクセス順序を保証することができる。

なお、モード設定レジスタ１１０に格納される所定の値は、種々の方法によって設定することができる。例えば、外部メモリの所定のアドレス領域内へのアクセス要求に対しては、第１のモードを設定し、所定のアドレス領域外へのアクセス要求に対しては、第２のモードを設定することができる。この場合、例えば、バス１０１を介してモード切替部１０７が受け取るアクセス要求で指定されたアドレスが、所定のアドレス範囲内である場合、当該アクセス要求は第１のモードで処理される。換言すれば、当該アクセス要求は、モード切替部１０７から、メモリモジュール１０９の第１のインタフェースに供給される。一方、バス１０１を介してモード切替部１０７が受け取るアクセス要求で指定されたアドレスが、所定のアドレス範囲外である場合、当該アクセス要求は第２のモードで処理される。換言すれば、当該アクセス要求は、モード切替部１０７から、アクセス調停部１０８に供給される。

また、例えば、バス１０１に接続されたモジュール１０４が、バス１０２に接続されたバス１０６と通信する必要がある場合、即ち、モジュール１０４から発行されるアクセス要求（例えば、ライト命令）とモジュール１０６から発行されるアクセス要求（例えば、リード命令）とが所定のアクセス順序で処理される必要がある場合、当該通信時に、モジュール１０４のドライバによって、モード設定レジスタに第２のモードを設定し、当該通信後に、第２のモードの設定を解除してもよい。

アクセス調停部１０８は、バス１０２とメモリモジュール１０９との間に設けられる。また、アクセス調停部１０８は、モード切替部１０７に接続されている。アクセス調停部１０８は、バス１０１又はバス１０２を介してアクセス要求を受け取った場合、メモリモジュール１０９の第２のインタフェースが現在アクセスされているか否かを判定する。メモリモジュール１０９の第２のインタフェースが現在アクセスされていない状態であると判定された場合、受け取ったアクセス要求をメモリモジュール１０９の第２のインタフェースへ出力する。一方、メモリモジュール１０９の第２のインタフェースが現在アクセスされている状態であると判定された場合、現在のアクセス要求が処理されるまで、受け取ったアクセス要求の処理を待機させる。アクセス調停部１０８は、バス１０１を介して供給されたアクセス要求と、バス１０２を介して供給されたアクセス要求とを同時に受け取った場合、所定の選択方法に従って、どちらか一方のアクセス要求を、メモリモジュール１０９の第２のインタフェースに出力し、他方のアクセス要求を待機させる。所定の選択方法としては、モード切替部１０７から受け取るアクセス要求と、バス１０２から受け取るアクセス要求のいずれか一方を常に優先する方法を採用することができる。また、所定の選択方法として、ラウンドロビン方法を採用することができる。ラウンドロビン方法では、モード切替部１０７から受け取るアクセス要求と、バス１０２から受け取るアクセス要求とが交互に優先して処理される。

メモリモジュール１０９は、モード切替部１０７及びバス１０２のそれぞれと、独立したインタフェース（Ｉ／Ｆ）を介して接続されている。より具体的には、メモリモジュール１０９は、バス１０１及びバスモード切替部１０７を介して供給されるアクセス要求を受け取る第１のインタフェース（Ｉ／Ｆ）と、バス１０２及びアクセス調停部１０８を介して供給されるアクセス要求を受け取る第２のインタフェースとを備える。メモリモジュール１０９は、第１のＩ／Ｆ及び第２のＩ／Ｆ毎に、各バスで必要なレイテンシ及びスループットを考慮して、外部メモリへのアクセス調停をし、アクセス要求の発生順序とは無関係な順序（Out-of-Order）で処理を行う。同一バス（１０１、１０２）からのアクセス要求、即ち、同一のＩ／Ｆ（第１のＩ／Ｆ、第２のＩ／Ｆ）を介して受け取ったアクセス要求については、それらの発生順序に従って処理を行う。また、バス１０１及びバス１０２の各々に接続されるモジュールによって、必要とされるレイテンシ及びスループットが異なる。よって、メモリモジュール１０９は、一方のバス（例えば、１０２）についてはレイテンシを長く、スループットを低く設定し、他方のバス（例えば、バス１０２）についてはレイテンシを短く、スループットを高く設定して、複数のバスからの要求を調停することによって、処理速度の向上を図ることができる。

なお、本発明の一実施形態によれば、上述したモード切替部１０７、モード設定レジスタ１１０、及びアクセス調停部１０８を備える、アクセス調停装置を提供することもできる。

なお、上記の説明では、バス１０１に２つのモジュール（バスマスタ）、即ち、処理モジュール１０３と処理モジュール１０４とが接続されている。しかし、１つ又は３以上のモジュール（バスマスタ）が、バス１０１に接続されてもよい。同様に、１つ又は３以上のモジュールが、バス１０２に接続されてもよい。また、バス１０１及び／又はバス１０２にバススレーブとなるモジュールが接続されていてもよい。さらに、バス１０１及び／又はバス１０２の構造は、バススイッチ構造であっても、階層構造であってもよい。

また、上述した説明では、メモリモジュール１０９と外部メモリとを異なる構成要素として説明しているが、メモリモジュール１０９は外部メモリと一体であってもよい。例えば、メモリモジュール１０９は、外部メモリ内に設けられてもよいし、メモリモジュール１０９内にメモリが設けられてもよい。

上述した実施形態によれば、異なるバス（１０１、１０２）上のモジュール間で、メモリモジュール１０９へのアクセス順序を保証することができる。また、モード設定レジスタ１１０に所定の値を設定することによって、高速処理とアクセス順序を保証する処理のいずれか一方を選択的に行うことができる。

図２及び３を参照しつつ、上記実施形態の変形例について説明する。

図２は、上記実施形態の変形例に係る情報処理装置１００Ａの構成を概略的に表すブロック図である。図２に示す情報処理装置１００Ａの構成は、図１に示す情報処理装置１００の構成に、バス１１１、処理モジュール１１２、及び処理モジュール１１３を追加した構成である。なお、図２中、図１と同様の構成要素には同一の符号を付し、その説明を省略する。

情報処理装置１００Ａでは、３つの独立したバス、即ち、バス１０１、バス１０２、及びバス１１１が、それぞれメモリモジュール１０９の第１のインタフェース、第２のインタフェース、及び第３のインタフェースに接続されている。図１を参照しつつ説明したように、処理モジュール１０３及び処理モジュール１０４から発行されるアクセス要求は、バス１０１及びモード切替部１０７を介してメモリモジュール１０９の第１のインタフェースに供給される。モード切替部１０７は、バス１０１を介して供給されたアクセス要求を、モード設定レジスタ１１０に設定された所定の値に応じて、メモリモジュール１０９及びアクセス調停部１０８のいずれか一方に選択的に出力する。処理モジュール１１２及び処理モジュール１１３から発行されるアクセス要求は、バス１１１を介してメモリモジュール１０９の第３のインタフェースに出力される。

従って、異なるバス（１０１、１０２）上のモジュール間で、メモリモジュール１０９へのアクセス順序を保証することができる。また、モード設定レジスタ１１０に所定の値を設定することによって、高速処理とアクセス順序を保証する処理のいずれか一方を選択的に行うことができる。

図３は、上記実施形態の別の変形例に係る情報処理装置１００Ｂの構成を概略的に表すブロック図である。図３に示す情報処理装置１００Ｂの構成は、図１に示す情報処理装置１００の構成に、バス１１４、処理モジュール１１５、処理モジュール１１６、モード切替部１１７、及びモード設定レジスタ１１８を追加した構成である。なお、図３中、図１と同様の構成要素には同一の符号を付し、その説明を省略する。

情報処理装置１００Ｂでは、処理モジュール１０３及び処理モジュール１０４から発行されるアクセス要求が、バス１０１及びモード切替部１０７を介してメモリモジュール１０９の第１のインタフェースに供給される。モード切替部１０７は、バス１０１を介して供給されたアクセス要求を、モード設定レジスタ１１０に設定された所定の値に応じて、メモリモジュール１０９及びアクセス調停部１０８のいずれか一方に選択的に出力する。また、処理モジュール１１５及び処理モジュール１１６から発行されるアクセス要求は、バス１１４及びモード切替部１１７を介してメモリモジュール１０９の第３のインタフェースに供給される。

モード切替部１１７は、所定の値を格納するモード設定レジスタ１１８を備える。モード切替部１１７は、バス１１４を介して供給されたアクセス要求を、モード設定レジスタ１１８に設定された所定の値に応じて、アクセス調停部１０８及びメモリモジュール１０９のいずれか一方に選択的に出力する。例えば、モード設定レジスタ１１８に格納された所定の値が、アクセス要求をメモリモジュール１０９の第３のインタフェースに出力すべきこと（第３のモード）を示す場合、アクセス要求は、メモリモジュール１０９の第３のインタフェースに直接出力される（図３中、矢印Ｃで示される経路）。一方、モード設定レジスタ１１８に格納された所定の値が、アクセス要求をアクセス調停部１０８に出力すべきこと（第４のモード）を示す場合、アクセス要求は、アクセス調停部１０８に出力される（図３中、矢印Ｄで示される経路）。

アクセス調停部１０８は、バス１０２を介して供給されるアクセス要求と、モード切替部１０７を介して供給されるアクセス要求と、モード切替部１１７を介して供給されるアクセス要求のうちの２つ以上を同時に受け取った場合、それらのアクセス要求を、所定の方法に従ってアクセス順序を調停してメモリモジュール１０９に出力する。

従って、異なるバス（１０１、１０２）上のモジュール間で、メモリモジュール１０９へのアクセス順序を保証することができる。また、モード設定レジスタ１１０に所定の値を設定することによって、高速処理とアクセス順序を保証する処理のいずれか一方を選択的に行うことができる。

図４を参照しつつ、本発明の一実施形態に係るアクセス制御方法を説明する。

図４は、本発明の一実施形態に係るアクセス制御方法を説明するためのフローチャートである。このアクセス制御方法は、例えば、図１に示す情報処理装置１００又はアクセス制御装置、図２に示す情報処理装置１００Ａ、及び図３に示す情報処理装置１００Ｂのいずれにも適用することができる。以下、説明の都合上、本実施形態に係るアクセス制御方法を、図１に示す情報処理装置１００に適用した場合を例に説明する。

まず、モード設定レジスタに第１のモード及び第２のモードのいずれか一方を示す所定の値を設定（格納）する（ステップＳ４００）。モード切替部１０７は、モード設定レジスタ１１０に設定（格納）された所定の値が、第１のモードを示すか否かを判定する（ステップＳ４０２）。

モード設定レジスタに設定（格納）された所定の値が、第１のモードを示す場合（ステップＳ４０２でＹＥＳ）、モード切替部１０７は、第１のバスを介してモジュール１０３及び／又はモジュール１０４から供給されたアクセス要求を、メモリモジュール１０９の第１のＩ／Ｆに供給する（ステップＳ４０２）。また、アクセス調停部１０８は、バス１０２を介して供給されたアクセス要求を、メモリモジュール１０９の第２のインタフェースに供給する。

一方、モード設定レジスタに格納（設定）された所定の値が、第２のモードを示す場合（ステップＳ４０２でＮＯ）、モード切替部１０７は、第１のバスを介してモジュール１０３及び／又はモジュール１０４から供給されたアクセス要求を、アクセス調停部１０８に供給し、アクセス調停部は、バス１０１及びモード切替部１０７を介して供給されたアクセス要求と、バス１０２を介して供給されたアクセス要求とを、出力順序を調停して、メモリモジュール１０９の第２のインタフェースに供給する（ステップＳ４０６）。

本実施形態によれば、異なるバス（１０１、１０２）上のモジュール間で、メモリモジュール１０９へのアクセス順序を保証することができる。また、モード設定レジスタ１１０に所定の値を設定することによって、高速処理とアクセス順序を保証する処理のいずれか一方を選択的に行うことができる。

なお、本発明は、上記実施形態そのままに限定されるものではない。本発明は、実施段階では、その要旨を逸脱しない範囲で構成要素を変更して具現化できる。

また、上記実施形態に開示されている複数の構成要素を適宜に組み合わせることで、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の一実施形態に係る情報処理装置の構成を概略的に示すブロック図である。 図１に示す情報処理装置の変形例の構成を概略的に示すブロック図である。 図１に示す情報処理装置の別の変形例の構成を概略的に示すブロック図である。 本発明の一実施形態に係るアクセス制御方法を説明するためのフローチャートである。

符号の説明

１０１…バス、１０２…バス、１０３…処理モジュール、１０４…処理モジュール、１０５…処理モジュール、１０６…処理モジュール、１０７…モード切替部、１０８…アクセス調停部、１０９…メモリモジュール、１１０…モード設定レジスタ、１１１…バス、１１２…処理モジュール、１１３…処理モジュール、１１４…バス、１１５…処理モジュール、１１６…処理モジュール、１１７…モード切替部、１１８…モード設定レジスタ。

Claims (5)

1. 第１の処理モジュールから第１のバスを介して供給される第１のアクセス要求を受け取る第１のインタフェースと、第２の処理モジュールから第２のバスを介して供給される第２のアクセス要求を受け取る第２のインタフェースとを備え、前記第１のインタフェースによって受け取られた前記第１のアクセス要求をその発生順に処理し、前記第２のインタフェースによって受け取られた前記第２のアクセス要求をその発生順に処理し、且つ前記第１のインタフェースによって受け取られた前記第１のアクセス要求と前記第２のインタフェースによって受け取られた前記第２のアクセス要求とを、それらの発生順序とは無関係な順序で処理するメモリモジュールに接続されるアクセス調停装置であって、
   前記第２のバスと前記メモリモジュールとの間に設けられ、第１のアクセス要求及び第２のアクセス要求の、前記第２のインタフェースへの出力順序を調停するアクセス調停部と、
   第１のモード及び第２のモードのいずれか一方を示す所定の値を格納するモード設定レジスタと、
   前記第１のバスと前記メモリモジュールとの間に設けられ、前記モード設定レジスタに格納された前記所定の値が前記第１のモードを示す場合、前記第１のアクセス要求を前記メモリモジュールの前記第１のインタフェースに出力し、前記モード設定レジスタに格納された前記所定の値が前記第２のモードを示す場合、前記第１のアクセス要求を前記アクセス調停部に出力するモード切替部と
   を具備することを特徴とする、アクセス調停装置。
2. 前記第１のバスと前記第２のバスとは、同一のプロトコルに従って動作することを特徴とする、請求項１記載のアクセス調停装置。
3. 第１の処理モジュールから第１のバスを介して供給される第１のアクセス要求を受け取る第１のインタフェースと、第２の処理モジュールから第２のバスを介して供給される第２のアクセス要求を受け取る第２のインタフェースとを備え、前記第１のインタフェースによって受け取られた前記第１のアクセス要求をその発生順に処理し、前記第２のインタフェースによって受け取られた前記第２のアクセス要求をその発生順に処理し、且つ前記第１のインタフェースによって受け取られた前記第１のアクセス要求と前記第２のインタフェースによって受け取られた前記第２のアクセス要求とを、それらの発生順序とは無関係な順序で処理するメモリモジュールへのアクセスに適用されるアクセス調停方法であって、
   第１のモード及び第２のモードのいずれか一方を示す所定の値を設定するステップと、
   前記所定の値が、前記第１のモードを示す場合、前記第１のアクセス要求を前記メモリモジュールの前記第１のインタフェースに出力し、前記第２のアクセス要求を前記メモリモジュールの前記第２のインタフェースに出力するステップと、
   前記所定の値が、前記第２のモードを示す場合、前記第１のアクセス要求と前記第２のアクセス要求の出力順序を調停して、前記メモリモジュールの前記第２のインタフェースに出力するステップと
   を具備することを特徴とする、アクセス調停方法。
4. 第１のアクセス要求を発行する第１の処理モジュールと、
   前記第１の処理モジュールに接続された第１のバスと、
   第２のアクセス要求を発行する第２の処理モジュールと、
   前記第２の処理モジュールに接続された第２のバスと、
   前記第１のアクセス要求を前記第１のバスを介して受け取る第１のインタフェースと、前記第２のアクセス要求を前記第２のバスを介して受け取る第２のインタフェースとを備え、前記第１のインタフェースによって受け取られた前記第１のアクセス要求をその発生順に処理し、前記第２のインタフェースによって受け取られた前記第２のアクセス要求をその発生順に処理し、且つ前記第１のインタフェースによって受け取られた前記第１のアクセス要求と前記第２のインタフェースによって受け取られた前記第２のアクセス要求とを、それらの発生順序とは無関係な順序で処理するメモリモジュールと、
   前記第２のバスと前記メモリモジュールとの間に設けられ、第１のアクセス要求と第２のアクセス要求の出力順序を調停し、前記メモリモジュールの前記第２のインタフェースに供給するアクセス調停部と、
   第１のモード及び第２のモードのいずれか一方を示す所定の値を格納するモード設定レジスタと、
   前記第１のバスと前記メモリモジュールとの間に設けられ、前記モード設定レジスタに格納された前記所定の値が前記第１のモードを示す場合、前記第１のアクセス要求を前記メモリモジュールの前記第１のインタフェースに出力し、前記モード設定レジスタに格納された前記所定の値が前記第２のモードを示す場合、前記第１のアクセス要求を前記アクセス調停部に出力するモード切替部と
   を具備することを特徴とする、情報処理装置。
5. 前記第１のバスと前記第２のバスとは、同一のプロトコルに従って動作することを特徴とする、請求項４記載の情報処理装置。

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