JP5528939B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータ Download PDFInfo
- Publication number
- JP5528939B2 JP5528939B2 JP2010170664A JP2010170664A JP5528939B2 JP 5528939 B2 JP5528939 B2 JP 5528939B2 JP 2010170664 A JP2010170664 A JP 2010170664A JP 2010170664 A JP2010170664 A JP 2010170664A JP 5528939 B2 JP5528939 B2 JP 5528939B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- access
- signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
- G06F13/4054—Coupling between buses using bus bridges where the bridge performs a synchronising function where the function is bus cycle extension, e.g. to meet the timing requirements of the target bus
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Description
図1は、本発明の第1の実施の形態におけるマイクロコンピュータの概略構成を示すブロック図である。このマイクロコンピュータ(以下、マイコンとも呼ぶ。)は、バスマスタであるCPU1と、バス制御部2と、バススレーブ(周辺IO)の一例であるタイマ3とを含む。
図6は、本発明の第2の実施の形態におけるマイコンの概略構成を示すブロック図である。このマイコンは、CPU1と、バス制御部4と、周辺IO1(5)と、周辺IO2(6)とを含む。
図9は、本発明の第3の実施の形態におけるマイコンの概略構成を示すブロック図である。このマイコンは、CPU1と、周辺IO5,6と、DMAC7と、バス制御部8とを含む。
図12は、本発明の第4の実施の形態におけるマイコンの概略構成を示すブロック図である。このマイコンは、CPU1と、DMAC7と、バス制御部9と、通信系周辺IO41と、割り込み制御部42と、RAM43とを含む。
図13は、本発明の第5の実施の形態におけるマイコンの概略構成を示すブロック図である。このマイコンは、図12に示す第4の実施の形態におけるマイコンと比較して、バス36と周波数変換回路11との間に、第2の実施の形態において説明したライトバッファ22およびセレクタ23が挿入されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
Claims (2)
- マイクロコンピュータであって、
周波数が可変の第1のクロックで動作するバスマスタと、
第2のクロックで動作するバススレーブと、
メインバスを介して前記バスマスタと接続され、周辺バスを介して前記バススレーブと接続されるバス制御手段とを含み、
前記バス制御手段は、前記第1のクロックの周波数が前記第2のクロックの周波数よりも高い場合は、前記周辺バス側のバス制御信号の変化タイミングを示す第1の同期信号を用いて前記バススレーブへのバス制御信号を生成し、前記第1のクロックの周波数が前記第2のクロックの周波数よりも低い場合は、前記メインバス側のバス制御信号の変化タイミングを示す第2の同期信号を用いて前記バスマスタへのバス制御信号を生成し、
前記バススレーブは、第1の周辺バスに接続される第1のバススレーブと、第2の周辺バスに接続される第2のバススレーブとを含み、
前記マイクロコンピュータはさらに、前記バスマスタからのライトアクセスを代行して行なうライトバッファを含み、
前記ライトバッファは、前記バスマスタが前記第1のバススレーブに対するライトアクセスを行なった後、前記第2のバススレーブに対して次のアクセスを行なう場合、前記第1のバススレーブから前記ライトアクセスに対する終了通知を受けた後に、前記バスマスタからの次のアクセスを受付ける、マイクロコンピュータ。 - 前記バスマスタは、第1のバスマスタおよび第2のバスマスタを含み、
前記マイクロコンピュータはさらに、前記第1のバスマスタおよび前記第2のバスマスタからのアクセスを調停する調停手段を含み、
前記調停手段は、前記第1のバスマスタからのアクセスを優先して調停する設定がされている場合でも、割り込みまたはIOレジスタの設定が発生した場合には、前記第2のバスマスタからのアクセスを優先して調停する、請求項1記載のマイクロコンピュータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010170664A JP5528939B2 (ja) | 2010-07-29 | 2010-07-29 | マイクロコンピュータ |
US13/179,119 US8645602B2 (en) | 2010-07-29 | 2011-07-08 | Microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010170664A JP5528939B2 (ja) | 2010-07-29 | 2010-07-29 | マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012032936A JP2012032936A (ja) | 2012-02-16 |
JP5528939B2 true JP5528939B2 (ja) | 2014-06-25 |
Family
ID=45527870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010170664A Active JP5528939B2 (ja) | 2010-07-29 | 2010-07-29 | マイクロコンピュータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US8645602B2 (ja) |
JP (1) | JP5528939B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9962973B2 (en) | 2014-05-29 | 2018-05-08 | Hewlett-Packard Development Company, L.P. | Handle of a printhead movable between a folded position and a non-folded position |
KR102369354B1 (ko) * | 2020-03-26 | 2022-03-02 | 성균관대학교산학협력단 | 폴링 입출력 방식 기반 전력 효율 조절 방법 및 장치 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0216667A (ja) * | 1988-07-05 | 1990-01-19 | Yokogawa Electric Corp | プロセッサ・システム |
US5263172A (en) * | 1990-04-16 | 1993-11-16 | International Business Machines Corporation | Multiple speed synchronous bus having single clock path for providing first or second clock speed based upon speed indication signals |
US5537660A (en) * | 1992-04-17 | 1996-07-16 | Intel Corporation | Microcontroller having selectable bus timing modes based on primary and secondary clocks for controlling the exchange of data with memory |
US5758133A (en) * | 1995-12-28 | 1998-05-26 | Vlsi Technology, Inc. | System and method for altering bus speed based on bus utilization |
US5778218A (en) * | 1996-12-19 | 1998-07-07 | Advanced Micro Devices, Inc. | Method and apparatus for clock synchronization across an isochronous bus by adjustment of frame clock rates |
US5918073A (en) * | 1997-06-27 | 1999-06-29 | Advanced Micro Devices, Inc. | System and method for equalizing data buffer storage and fetch rates of peripheral devices |
US6097738A (en) * | 1997-11-10 | 2000-08-01 | Cypress Semiconductor Corp. | Multi-speed retainer |
JP2001175588A (ja) * | 1999-12-15 | 2001-06-29 | Matsushita Electric Ind Co Ltd | バス制御装置 |
US6701399B1 (en) * | 2000-02-29 | 2004-03-02 | Compaq Information Technologies Group | Priority mechanism for scheduling isochronous and asynchronous transactions on a shared bus |
US6772254B2 (en) * | 2000-06-21 | 2004-08-03 | International Business Machines Corporation | Multi-master computer system with overlapped read and write operations and scalable address pipelining |
JP3905703B2 (ja) | 2000-11-29 | 2007-04-18 | 株式会社ルネサステクノロジ | データプロセッサ及びデータ処理システム |
US6990598B2 (en) * | 2001-03-21 | 2006-01-24 | Gallitzin Allegheny Llc | Low power reconfigurable systems and methods |
JP4124579B2 (ja) * | 2001-05-23 | 2008-07-23 | 株式会社ルネサステクノロジ | バス制御システム |
JP3798292B2 (ja) * | 2001-10-31 | 2006-07-19 | 富士通株式会社 | データ同期化回路及び通信インターフェース回路 |
KR100520118B1 (ko) * | 2003-08-21 | 2005-10-10 | 삼성전자주식회사 | 다수개의 피제어 기기 제어를 위한 통합 제어 장치 및 방법 |
US7213084B2 (en) * | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
US6920586B1 (en) * | 2004-01-23 | 2005-07-19 | Freescale Semiconductor, Inc. | Real-time debug support for a DMA device and method thereof |
TWI252409B (en) * | 2004-04-26 | 2006-04-01 | Sunplus Technology Co Ltd | Enhanced expandable time-sharing bus device |
US7219177B2 (en) * | 2004-11-23 | 2007-05-15 | Winbond Electronics Corp. | Method and apparatus for connecting buses with different clock frequencies by masking or lengthening a clock cycle of a request signal in accordance with the different clock frequencies of the buses |
US20060155893A1 (en) * | 2004-12-09 | 2006-07-13 | International Business Machines Corporation | Methods and apparatus for sharing memory bandwidth |
JP2006195948A (ja) * | 2004-12-16 | 2006-07-27 | Matsushita Electric Ind Co Ltd | バスアダプタ装置 |
US7174403B2 (en) * | 2005-02-24 | 2007-02-06 | Qualcomm Incorporated | Plural bus arbitrations per cycle via higher-frequency arbiter |
US8238376B2 (en) * | 2005-04-13 | 2012-08-07 | Sony Corporation | Synchronized audio/video decoding for network devices |
US7254657B1 (en) * | 2005-04-29 | 2007-08-07 | Unisys Corporation | Dual mode capability for system bus |
CN101136000B (zh) * | 2006-09-01 | 2011-01-05 | 飞思卡尔半导体公司 | 实现sd主机/从属设备的应用处理器电路和电子设备 |
TWI376605B (en) * | 2006-09-04 | 2012-11-11 | Novatek Microelectronics Corp | Method and apparatus for enhancing data rate of advanced micro-controller bus architecture |
JP2008130056A (ja) * | 2006-11-27 | 2008-06-05 | Renesas Technology Corp | 半導体回路 |
JP2009169539A (ja) | 2008-01-11 | 2009-07-30 | Denso Corp | マイクロコンピュータ |
US8225021B2 (en) * | 2009-05-28 | 2012-07-17 | Lexmark International, Inc. | Dynamic address change for slave devices on a shared bus |
-
2010
- 2010-07-29 JP JP2010170664A patent/JP5528939B2/ja active Active
-
2011
- 2011-07-08 US US13/179,119 patent/US8645602B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012032936A (ja) | 2012-02-16 |
US8645602B2 (en) | 2014-02-04 |
US20120030389A1 (en) | 2012-02-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7127563B2 (en) | Shared memory architecture | |
JP4733877B2 (ja) | 半導体装置 | |
JP5102789B2 (ja) | 半導体装置及びデータプロセッサ | |
EP2250569B1 (en) | Sharing bandwidth of a single port sram between at least one dma peripheral and a cpu operating with a quadrature clock | |
KR100633773B1 (ko) | 버스 시스템 및 버스 중재 방법 | |
US8433835B2 (en) | Information processing system and control method thereof | |
JP3954011B2 (ja) | サブシステム間で通信するための方法およびコンピュータ・システム | |
JP2007048022A (ja) | 非同期バスインタフェース及びその処理方法 | |
JP2006040276A (ja) | 選択的なクロック制御に基づいて消費電力を節減させるバス仲裁システム及びその方法 | |
US20150177816A1 (en) | Semiconductor integrated circuit apparatus | |
JP5528939B2 (ja) | マイクロコンピュータ | |
JPWO2012081085A1 (ja) | 割込み要因管理装置及び割込み処理システム | |
US8799699B2 (en) | Data processing system | |
JP2002149591A (ja) | プロセッサ・ローカル・バス・システムでのバス最適化の方法および装置 | |
JP2002024156A (ja) | Dmaコントローラおよびその転送方法 | |
JP2008041106A (ja) | 半導体集積回路装置、クロック制御方法及びデータ転送制御方法 | |
JP4112813B2 (ja) | バスシステム及びそのコマンドの伝達方法 | |
JP2012084123A (ja) | メモリ制御装置、メモリ制御方法 | |
JP4124579B2 (ja) | バス制御システム | |
JP2008287557A (ja) | バスシステム及びマイクロコンピュータ | |
JP4887044B2 (ja) | 半導体集積回路装置 | |
JP4557689B2 (ja) | Dramコントローラ | |
JP4093872B2 (ja) | メモリ制御回路 | |
JP4609540B2 (ja) | マルチプロセサシステム | |
JP2004171194A (ja) | 信号処理システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130322 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140114 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140313 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140408 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140416 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5528939 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |