JP3798292B2 - データ同期化回路及び通信インターフェース回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データを送受信するための通信インターフェース回路に関し、特に、異なるクロック間でデータを転送するためのデータ同期化回路及びそれを含む通信インターフェース回路に関する。
【0002】
【従来の技術】
例えばパーソナルコンピュータとその周辺装置(例えば、ハードディスクドライブなど)などの装置間のデータ通信を制御する通信インターフェースにおいて、受信側のクロックと送信側のクロックの速度が異なる場合、異なるクロック間でのデータの同期化が必要となる。特に、通信回線上を所定クロック速度で伝送する回線データを、別のクロック速度で転送される内部のバスデータに変換(又はその逆変換)する必要がある通信インターフェース回路では、その内部において、バスデータを異なるクロック間で同期させる必要がある。
【0003】
異なるクロック間でデータを同期化し、互いに異なるクロックで動作する回路ブロック間でデータを受け渡しするには、バッファメモリを使用する方法やハンドシェイクを行う方法が知られている。バッファメモリを使用する方法は、ブロック間のクロック差を吸収するために、送信側の回路ブロックからのデータを一旦バッファメモリに蓄積し、受信側の回路ブロックのクロックに同期させて、受信側の回路ブロックにデータを出力する。ハンドシェイクを行う方法は、データの送受信前に、送信側の回路ブロックと受信側の回路ブロック間で通信方法やプロトコルなどの取り決めをあらかじめ行い、それに従ってデータを送受信する。
【0004】
【発明が解決しようとする課題】
しかしながら、バッファメモリを使用する方法は、通信インターフェース回路内部にバッファメモリ(及びバッファメモリテスト回路など)のスペースが必要となり、通信インターフェース回路、ひいてはそれを内蔵する装置の小型化の障害となる。さらに、回路ブロック間の制御信号も必要となり、制御が複雑となる。また、ハンドシェイクを行う方法についても、そのための制御信号、制御回路が必要となる。通信インターフェース回路の小型化の障害となり、その構成が複雑となる。さらに、ハンドシェイクを行う場合、通信速度が比較的遅く、高速転送には適さない。
【0005】
そこで、本発明の目的は、異なるクロック間でデータを転送する必要がある通信インターフェース回路において、省スペース且つ簡単な構成により異なるクロック間でデータを同期化できるデータ同期化回路を提供することにある。
【0006】
【課題を解決するための手段】
上記目的を達成するための本発明のデータ同期化回路の構成は、第1のクロックに同期するn+1(nは自然数)ビットのバスデータを第2のクロックに同期化させるためのデータ同期化回路において、
前記第1のクロックに同期し且つ所定タイミング毎に入力する前記バスデータをホールドする第1の回路と、
前記第1のクロックに同期し且つ前記所定タイミングに対応した第1のタイミング信号を生成する第2の回路と、
前記第1のタイミング信号から前記第2のクロックに同期する第2のタイミング信号を生成する第3の回路と、
前記第1の回路から出力される前記バスデータを前記第2のタイミング信号に基づいて受信し、前記第2のクロックに同期して出力する第4の回路とを備えることを特徴とする。
【0007】
上記構成により、簡易且つ省スペースな回路構成で、第1のクロックに同期したバスデータを第2のクロックに同期させるデータ同期化回路を提供することができる。また、上記データ同期化回路を含む通信インターフェース回路が提供される。
【0008】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。しかしながら、本発明の技術的範囲が、本実施の形態に限定されるものではない。
【0009】
図1は、本発明の実施の形態のおける通信インターフェース回路を含むシステム全体の概略構成例である。例えば、パーソナルコンピュータ(PC)と外付けハードディスクドライブ(HDD)とが、通信インターフェース回路1を介して接続し、互いにデータを送受信する。通信インターフェースは、例えば、シリアルATA(Advanced Technology Attached)(SATA)である。シリアルATAは、Giga bit Ethernet の技術を導入したシリアルインターフェースであり、従来からのパラレルATAよりも高速である。また、シリアル通信のため、信号が少なく、また、ケーブル長もパラレルATAより延長可能である。
【0010】
シリアルATA(SATA)に対応する通信インターフェース回路1は、通信回線を介して送受信する回線データ(シリアルデータ)を、内部のn+1ビットのバスデータに変換するために、アナログ部に対応する物理層(PHY)と、ロジック部に対応するリンク層(Link)、トランスポート層(TRS)及びアプリケーション層(AT)を有する。
【0011】
図1に示されるように、PC側から送信されるシリアルデータは、ハードディスクドライブ(HDD)内の通信インターフェース回路1により受信される。通信インターフェース回路1は、その物理層(PHY)において、受信した回線データ(シリアルデータ)を10ビットのバスデータ(パラレルデータ)に変換し、リンク層(Link)において、10ビットデータを8ビットデータにエンコードしてから、その8ビットデータを4つ組み合わせた32ビットデータを構成し、その32ビットデータをトランスポート層(TRS)に転送する。このとき、リンク層では、物理層のクロック(ClockA)とトランスポート層以降のクロック(ClockB)との速度差を吸収するために、Link層内でのバスデータの同期化を行う必要がある。
【0012】
例えば、パソコンから送信されるシリアルデータの転送速度を1.5GHzとすると、物理層でそれを10ビットデータに変換するので、物理層側のクロック(ClockA)は150MHzとなる。一方、トランスポート層以降は、例えば、ハードディスクドライブのハードディスクコントローラ(HDC)のクロック(ClockB)、例えば100MHzで動作する。
【0013】
ハードディスクドライブ(HDD)からパーソナルコンピュータ(PC)へのデータ転送は、上述の反対である。すなわち、ハードディスクコントローラ(HDC)から送信される32ビットデータを4つの8ビットデータに分解し、それをさらに10ビットデータにデコードし、その10ビットデータをシリアルデータに変換して、回線データとして通信回線を介してパーソナルコンピュータに転送する。
【0014】
図2は、図1におけるリンク層(Link)の詳細図である。図示されるように、リンク層では、4つの8ビットデータを組み合わせて構成した32ビットデータを、異なるクロック間で転送する場合、それぞれのクロックに同期させる必要がある。このように、複数ビットのバスデータを異なるクロック間で転送する場合、バスデータをそれぞれのクロックに同期させるためのデータ同期化回路が必要となる。以下、バスデータを単にデータと称す場合がある。
【0015】
図3は、本発明の実施の形態におけるデータ同期化回路の構成例である。通信インターフェース回路1の一部を構成するデータ同期化回路は、例えば、ラッチタイミング生成回路(ブロックA)、受信タイミング生成回路(ブロックB)、受信側データホールド回路(ブロックC)、送信側データホールド回路(ブロックD)を備える。このとき、ブロックA、Dは、クロックCLK_Aと同期して動作し、ブロックB、Cは、クロックCLK_Bと同期して動作する。
【0016】
クロックCLK_Aに同期してブロックCに入力されるn+1ビット(nは自然数)のデータは、ブロックDのn+1個のDフリップフロップDFF_Aにホールドされ、後述するように、ブロックCのn+1個のDフリップフロップDFF_Bが、クロックCLK_Bに同期した受信タイミング信号に従って、ブロックCからデータを取り込み、クロックCLK_Bに同期して出力する。
【0017】
ブロックAは、ブロックDからブロックCに送信されるデータをラッチするためのラッチタイミング信号を生成するラッチタイミング生成回路であり、例えば、1つのDフリップフロップを備えて構成される。ブロックAは、データの入力タイミングに対応する所定タイミングで入力されるラッチ信号(Latch)に基づいて、ラッチタイミング信号(latch_trigger)を出力する。
【0018】
ブロックBは、クロックCLK_AとクロックCLK_Bとの速度差を吸収して、ブロックCがブロックDから送信されたデータを受信するための受信タイミング信号を生成する受信タイミング生成回路であり、例えば、複数段(好ましくは、3段以上)のDフリップフロップを備えて構成される。ブロックBは、ブロックAからのラッチタイミング信号に基づいて、クロックCLK_Bに同期した受信タイミング信号(data_get)を生成する。
【0019】
ブロックCは、ブロックDから入力されるn+1ビットデータをホールドするための受信側回路であり、各ビット毎のDフリップフロップを備えて構成される。ブロックCは、ブロックDからのデータdata_outを、ブロックBにおける受信タイミング信号data_getに従って取り込み、次のクロックタイミングでデータSYNC_DATAとして出力する。
【0020】
ブロックDは、入力されるn+1ビットデータをホールドするための送信側回路であり、各ビット毎のDフリップフロップを備えて構成される。ブロックDは、セレクト信号DATA_SELに従って取り込んだデータDATAをホールドし、さらにデータ信号data_outとして出力する。
【0021】
図4は、図3に示したデータ同期化回路のタイミングチャートである。まず、クロックCLK_A側において、タイミングT11でブロックDに入力されるデータDataAは、セレクト信号DATA_SELに従って、ブロックDのDFF_Aに取り込まれ、次のタイミングT12で、DFF_Aから出力される。
【0022】
一方、タイミングT11の一つ前のタイミングT10(図示せず)で入力されるラッチ信号(Latch)に従って、ブロックAのDフリップフロップは、タイミングT12でラッチタイミング信号(latch_trigger)を出力する。本実施の形態例では、8ビットデータを4つ組み合わせて32ビットデータを構成するので、ブロックDには、4クロック毎にデータが入力され、ラッチ信号(Latch)もその入力タイミングに同期して4クロック周期となる。
【0023】
次に、クロックCLK_B側において、ラッチタイミング信号(latch_trigger)がブロックBに入力される次のタイミングT22で、ブロックBの1段目のDフリップフロップDFF_0は、信号get_q[0]を出力し、次のタイミングT23で、2段目のDフリップフロップDFF_1から、信号get_q[1]を出力し、さらに次のタイミングT24で、3段目のDフリップフロップDFF_2から信号get_q[2]を出力する。そして、2段目のDFF_1の出力信号と3段目のDFF_2の出力信号に基づいて、タイミングT23で受信タイミング信号(data_get)が生成されて、ブロックCに供給される。このタイミングT23において、ブロックDから出力されているデータdata_outは、ブロックCのDFF_Bに取り込まれ、次のタイミングT24でクロックCLK_Bに同期したデータSYNC_DATAとして出力される。
【0024】
ブロックDに入力されるデータDataAに続く、データDataB、DataC、…も同様である。すなわち、クロックCLK_Aに同期した各データは、CLK_Bに同期した受信タイミング信号(data_get)に基づいてブロックCに取り込まれ、クロックCLK_Bに同期して出力される。
【0025】
なお、上記図3で示した回路構成例は、以下の条件で有効である。
【0026】
(1)クロックCLK_AよりクロックCLK_Bが遅い場合(図4に示すような場合)は、クロックCLK_A側のブロックDでデータDataA、DataB、…をホールドしている期間(ホールド期間H)(データがブロックCに入力されてから出力されるまでの期間であって、図4の場合、5クロック)に、受信タイミング信号data_getにより、クロックCLK_B側のブロックCにデータを取り込む必要がある。また、受信タイミング信号data_getを生成するためには、複数(m)段(好ましくは3段以上)のDフリップフロップによりmクロックの期間必要である。従って、クロックCLK_Bは、クロックCLK_Aに対して、
CLK_B=CLK_A×m/H
以上の速度が必要となる。
【0027】
例えば、クロックCLK_Aが150MHzであって、ホールド期間H=5クロック、D−FFの段数m=3の場合、クロックCLK_Bは、
150×3/5=90MHz
以上の速度が必要である。
【0028】
(2)クロックCLK_AよりクロックCLK_Bが速い場合は、データがブロックCから出力されないと、クロックCLK_B側でデータを取り込めないので、受信タイミング信号data_getが、データがブロックCに入力されたタイミングから、クロックCLK_Aの1クロック期間P経過後に出力される必要がある。受信タイミング信号data_getは、ブロックBにおける複数(m)段のDFFにおける(m−1)段目のDFFからの出力信号(例えば図4における信号get_q[1])の出力タイミング、すなわち、データがブロックCに入力されたタイミングから、クロックCLK_Bの(m−1)クロック期間P経過後に出力されるので、クロックCLK_Bは、クロックCLK_Aに対して、
CLK_B=CLK_A×(m−1)
以下の速度である必要がある。
【0029】
例えば、クロックCLK_Aが150MHzであって、DFFの段数m=3の場合、クロックCLK_Bは、
150×(3−1)=300MHz
以下の速度である必要がある。
【0030】
上述の条件を満足しない場合(すなわち、クロックCLK_AよりクロックCLK_Bが遅い場合においては、クロックCLK_A側のデータホールド期間に受信タイミング信号data_getの生成に必要なクロックCLK_Bのクロック数を確保できない場合、そして、クロックCLK_AよりクロックCLK_Bが速い場合においては、クロックCLK_A側からデータが出力される前に、クロックCLK_B側で受信タイミング信号data_getを出力してしまう場合)は、上記図3の回路を、上記条件を満足する2以上の必要な数だけ設け、データを交互に(又は順番に)入力するようにすればよい。
【0031】
図5は、本発明の実施の形態におけるデータ同期化回路の別の構成例であって、上記図3のデータ同期化回路を2つ組み合わせた回路構成例であり、図6は、図5の回路のタイミングチャートである。図5及び図6において、入力されるデータDATAは、セレクト信号DATA_SELH及びDATA_SELLによりDフリップフロックDFF_AH及びDFF_ALに交互に入力され、それぞれからの出力信号data_outh及びdata_outlは、受信タイミング信号data_geth及びdata_getlに従って、クロックCLK_B側のDフリップフロップDFF_BH及びDFF_BLに取り込まれ、クロックCLK_Bに同期したデータSYNC_DATAH及びSYNC_DATALとして出力される。
【0032】
上述の実施の形態では、シリアルATAインターフェースを例に説明したが、本発明は他のインターフェース、例えばSCSIなどにも適用可能である。
【0033】
また、上述の実施の形態において、通信回線上を伝送する回線データがシリアルデータの場合に、通信インターフェース回路内部のクロック差が大きくなる傾向にあるので、特に有効であるが、回線データは、シリアルデータに限らずパラレルデータであってもよい。
【0034】
本発明の保護範囲は、上記の実施の形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【0035】
【発明の効果】
以上、本発明によれば、バッファメモリの使用、又はハンドシェイクによらずに、異なるクロック間でのデータの同期化が可能となるので、異なるクロック間でのデータの高速転送が可能となる。また、通信インターフェース回路の小型化、コストダウンに寄与する。さらに、各種制御信号及び制御回路が不要となるため、設計が容易となり、設計時間の短縮が図れる。
【図面の簡単な説明】
【図1】本発明の実施の形態におけるシステム全体の概略構成例を示す図である。
【図2】図1におけるLink層の詳細図である。
【図3】本発明の実施の形態におけるデータ同期化回路の構成例である。
【図4】図3の回路のタイミングチャートである。
【図5】本発明の実施の形態におけるデータ同期化回路の別の構成例である。
【図6】図5の回路のタイミングチャートである。
【符号の説明】
1 通信インターフェース回路
2 データ同期化回路
ブロックA ラッチタイミング生成回路(第2の回路)
ブロックB 受信タイミング生成回路(第3の回路)
ブロックC 受信側データホールド回路(第4の回路)
ブロックD 送信側データホールド回路(第1の回路)
Claims (4)
- 第1のクロックに同期するn+1(nは自然数)ビットのバスデータを第2のクロックに同期化させるためのデータ同期化回路において、
前記第1のクロックに同期し且つ所定タイミング毎に入力する前記バスデータをホールドする第1の回路と、
前記第1のクロックに同期し且つ前記所定タイミングに対応した第1のタイミング信号を生成する第2の回路と、
前記第1のタイミング信号から前記第2のクロックに同期する第2のタイミング信号を生成する第3の回路と、
前記第1の回路から出力される前記バスデータを前記第2のタイミング信号に基づいて受信し、前記第2のクロックに同期して出力する第4の回路とを備えることを特徴とするデータ同期化回路。 - 請求項1において、
前記第3の回路は、複数段のフリップフロップ回路を備えて構成されることを特徴とするデータ同期化回路。 - 通信回線を伝送する回線データを送受信する通信インターフェース回路において、
前記回線データを内部で転送されるn+1(nは自然数)ビットのバスデータに変換し、前記バスデータを前記回線データに変換する変換回路と、
第1のクロックに同期する前記バスデータを第2のクロックに同期化させるためのデータ同期化回路とを備え、
前記データ同期化回路は、前記第1のクロックに同期し且つ所定タイミング毎に入力する前記バスデータをホールドする第1の回路と、
前記第1のクロックに同期し且つ前記所定タイミングに対応した第1のタイミング信号を生成する第2の回路と、
前記第1のタイミング信号から前記第2のクロックに同期する第2のタイミング信号を生成する第3の回路と、
前記第1の回路から出力される前記バスデータを前記第2のタイミング信号に基づいて受信し、前記第2のクロックに同期して出力する第4の回路とを備えることを特徴とする通信インターフェース回路。 - 請求項3において、
前記回線データは、シリアルデータであることを特徴とする通信インターフェース回路。
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