JP2512786B2 - 位相整合回路 - Google Patents
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/005—Correction by an elastic buffer
Description
【発明の詳細な説明】 〔概要〕 100Mb/s以上の高速データを処理するのに好適な位相
整合回路に関し、 入力側クロックに同期した入力データを、入力側クロ
ックと同一周波数の出力側クロックに同期し且つ入力側
データと同一内容の出力データに変換する位相整合回路
において、位相整合の際の余裕を大きくすることを目的
とし、 入力側クロックで、これに同期した入力データを取り
込む入力バッファと、該入力側クロックを所定分周比で
分周する第１の分周部と、該第１の分周部で分周された
クロックにより該入力バッファの出力データを該分周比
に対応した並列データに変換する直／並列変換部と、該
直／並列変換部の並列出力データの一つを選択する選択
部と、該選択部の出力データを該入力側クロックと同一
周波数の出力側クロックでラッチする出力バッファと、
該出力側クロックを該所定分周比で分周する第２の分周
部と、該第２の分周部で分周されたクロックが該第１の
分周部による分周クロックに対し同相か逆相かを各分周
段毎に判定する位相判定部と、各分周段毎の該位相判定
結果に従って該第２の分周部の各分周段の分周クロック
をそのまま又は位相反転して該選択部に選択信号として
与える位相制御部とで構成する。
整合回路に関し、 入力側クロックに同期した入力データを、入力側クロ
ックと同一周波数の出力側クロックに同期し且つ入力側
データと同一内容の出力データに変換する位相整合回路
において、位相整合の際の余裕を大きくすることを目的
とし、 入力側クロックで、これに同期した入力データを取り
込む入力バッファと、該入力側クロックを所定分周比で
分周する第１の分周部と、該第１の分周部で分周された
クロックにより該入力バッファの出力データを該分周比
に対応した並列データに変換する直／並列変換部と、該
直／並列変換部の並列出力データの一つを選択する選択
部と、該選択部の出力データを該入力側クロックと同一
周波数の出力側クロックでラッチする出力バッファと、
該出力側クロックを該所定分周比で分周する第２の分周
部と、該第２の分周部で分周されたクロックが該第１の
分周部による分周クロックに対し同相か逆相かを各分周
段毎に判定する位相判定部と、各分周段毎の該位相判定
結果に従って該第２の分周部の各分周段の分周クロック
をそのまま又は位相反転して該選択部に選択信号として
与える位相制御部とで構成する。
本発明は、位相整合回路に関し、特に100Mb/s以上の
高速データを処理するのに好適な位相整合回路に関する
ものである。
高速データを処理するのに好適な位相整合回路に関する
ものである。
例えば、CATV網においては、100Mb/s程度のビデオ信
号及び音声信号を多重化して各チャネルの信号に変換
し、更に複数チャネルを多重化して加入者への供給デー
タとしている。このような高速データを多重化する場
合、或いはデータハイウェイ上に挿入し又は分岐する場
合、各部におけるデータとクロックの位相整合は重要で
あり、各ビットデータを各クロックで確実に打ち抜く必
要がある。
号及び音声信号を多重化して各チャネルの信号に変換
し、更に複数チャネルを多重化して加入者への供給デー
タとしている。このような高速データを多重化する場
合、或いはデータハイウェイ上に挿入し又は分岐する場
合、各部におけるデータとクロックの位相整合は重要で
あり、各ビットデータを各クロックで確実に打ち抜く必
要がある。
第９図には、本発明者が特願昭62−232483号において
既に提案した位相整合回路が示されており、入力側に第
１のクロックCK1に同期した入力データD1を取り込む入
力バッファとしてのＤ−フリップフロップ（以下、単に
FFという）51を備え、出力側に第２のクロックCK2に同
期した第２のデータD2を送出する出力バッファとしての
FF52を備えている。また、第１のクロックCK1は遅延回
路56（遅延時間2ns）を介して位相判定部としてのFF53
の入力データとして入力され、第２のクロックCK2は遅
延回路57（遅延時間2.7ns）を介してFF53のクロックと
して入力される。このFF53の出力は位相制御部を構成す
るENORゲート54に第１のクロックCK1とともに入力さ
れ、その一致／不一致検出出力がやはり位相制御部を構
成するFF55のクロックとして与えられ、FF51からのデー
タをラッチした後、FF52に送り、第２のクロックCK2に
よりラッチ出力する。
既に提案した位相整合回路が示されており、入力側に第
１のクロックCK1に同期した入力データD1を取り込む入
力バッファとしてのＤ−フリップフロップ（以下、単に
FFという）51を備え、出力側に第２のクロックCK2に同
期した第２のデータD2を送出する出力バッファとしての
FF52を備えている。また、第１のクロックCK1は遅延回
路56（遅延時間2ns）を介して位相判定部としてのFF53
の入力データとして入力され、第２のクロックCK2は遅
延回路57（遅延時間2.7ns）を介してFF53のクロックと
して入力される。このFF53の出力は位相制御部を構成す
るENORゲート54に第１のクロックCK1とともに入力さ
れ、その一致／不一致検出出力がやはり位相制御部を構
成するFF55のクロックとして与えられ、FF51からのデー
タをラッチした後、FF52に送り、第２のクロックCK2に
よりラッチ出力する。
このような位相整合回路の各部のタイムチャートが第
10図に示されており、クロックCK1とCK2は、共通のクロ
ック源から生成されるため同一周波数であるので、この
図示のように、FF53のＤ入力とクロック入力が“同相”
の時にはFF53の出力は“1"となるが、“逆相”の時は
“0"となる。
10図に示されており、クロックCK1とCK2は、共通のクロ
ック源から生成されるため同一周波数であるので、この
図示のように、FF53のＤ入力とクロック入力が“同相”
の時にはFF53の出力は“1"となるが、“逆相”の時は
“0"となる。
従って、ENORゲート54は、FF53の出力が“0"のときク
ロックCK1の位相を反転し、“1"のときそのままの位相
でクロックCK1をFF55のクロックとする。そして、FF55
では、入力クロックによって打たれたFF51の出力データ
がFF52に入力され、第２のクロックCK2によって打たれ
てデータD2として出力される。
ロックCK1の位相を反転し、“1"のときそのままの位相
でクロックCK1をFF55のクロックとする。そして、FF55
では、入力クロックによって打たれたFF51の出力データ
がFF52に入力され、第２のクロックCK2によって打たれ
てデータD2として出力される。
このようにして、安価且つ小規模な構成で位相整合を
行っている。
行っている。
また、上記の特許出願では、クロックCK1とCK2との位
相ずれが僅かであると、僅かなジッタで上記の判定結果
がチャタリングするので、これを防ぐために、一方のク
ロックにヒステリシスを持たせる工夫も同時に行ってい
る。
相ずれが僅かであると、僅かなジッタで上記の判定結果
がチャタリングするので、これを防ぐために、一方のク
ロックにヒステリシスを持たせる工夫も同時に行ってい
る。
しかしながら、このような位相整合回路においては、
次のような問題点があった。
次のような問題点があった。
（ｉ）FF55の出力データ（FF52への入力データ）の位相
範囲は第11図（ｂ）に示すようにアイのクロスポイント
（変化点）を除いた略360゜に渡っているが、これに対
して出力側のクロックCK2（FF52の入力クロック）は、
同図（ｃ）、（ｄ）に示すように左右の位相余裕が同じ
に（位相範囲の略中間位置に）なるよう回路設計されて
いる。即ち、FF55の出力データのクロスポイントから所
定の時間間隔（この例では遅延回路57等の素子によって
決まる遅延時間1.6ns）で立ち上がる波形とすると、同
図（ａ）に示すFF55の入力クロックがクロックCK1の正
転状態（又は反転状態）を保つための可変範囲（同図
（ｄ）に示すように180゜）を上記位相範囲から引いた
位相余裕（FF55の出力データをクロックCK2で打ち抜け
る位相の余裕）が左右略同じとなる。
範囲は第11図（ｂ）に示すようにアイのクロスポイント
（変化点）を除いた略360゜に渡っているが、これに対
して出力側のクロックCK2（FF52の入力クロック）は、
同図（ｃ）、（ｄ）に示すように左右の位相余裕が同じ
に（位相範囲の略中間位置に）なるよう回路設計されて
いる。即ち、FF55の出力データのクロスポイントから所
定の時間間隔（この例では遅延回路57等の素子によって
決まる遅延時間1.6ns）で立ち上がる波形とすると、同
図（ａ）に示すFF55の入力クロックがクロックCK1の正
転状態（又は反転状態）を保つための可変範囲（同図
（ｄ）に示すように180゜）を上記位相範囲から引いた
位相余裕（FF55の出力データをクロックCK2で打ち抜け
る位相の余裕）が左右略同じとなる。
しかしながら、この位相余裕は各々図示のように片側
略90゜になってしまい、同図（ｅ）に示すような通常の
固定位相を採用した場合のクロックCK2の位相余裕（180
゜）の半分になってしまう。この位相余裕は、ヒステリ
シスを付加した場合には更に半分以下になってしまう。
略90゜になってしまい、同図（ｅ）に示すような通常の
固定位相を採用した場合のクロックCK2の位相余裕（180
゜）の半分になってしまう。この位相余裕は、ヒステリ
シスを付加した場合には更に半分以下になってしまう。
このため、回路設計に余裕がなくなり、調整を厳しく
行う必要が生じる。
行う必要が生じる。
（ii）クロックCK1、CK2を直接用いているため、クロッ
ク波形の影響を受け、FF53の出力がそれに応じて変化
し、例えば“1"の期間が長く、“0"の期間が短くなっ
て、上記の（ｉ）に述べた位相余裕を消費してしまうこ
とがあり、かかる場合には、データに誤りが生じてしま
う。
ク波形の影響を受け、FF53の出力がそれに応じて変化
し、例えば“1"の期間が長く、“0"の期間が短くなっ
て、上記の（ｉ）に述べた位相余裕を消費してしまうこ
とがあり、かかる場合には、データに誤りが生じてしま
う。
従って、本発明は、入力側クロックに同期した入力デ
ータを、入力側クロックと同一周波数の出力側クロック
に同期し且つ入力側データと同一内容の出力データに変
換する位相整合回路において、位相整合の際の余裕を大
きくすることを目的とする。
ータを、入力側クロックと同一周波数の出力側クロック
に同期し且つ入力側データと同一内容の出力データに変
換する位相整合回路において、位相整合の際の余裕を大
きくすることを目的とする。
本発明の目的を達成するために為された本発明の位相
整合回路では、第１図に原理的に示すように、入力側ク
ロックCK1で、これに同期した入力データを取り込む入
力バッファ１と、該入力側クロックCK1を所定分周比で
分周する第１の分周部２と、該第１の分周部２で分周さ
れたクロックにより該入力バッファ１の出力データを該
分周比に対応した並列データに変換する直／並列変換部
３と、該直／並列変換部３の並列出力データの一つを選
択する選択部４と、該選択部４の出力データを該入力側
クロックCK1と同一周波数の出力側クロックCK2でラッチ
する出力バッファ５と、該出力側クロックCK2を該所定
分周比で分周する第２の分周部６と、該第２の分周部６
で分周されたクロックが該第１の分周部２による分周ク
ロックに対し同相か逆相かを各分周段毎に判定する位相
判定部７と、各分周段毎の該位相判定結果に従って該第
２の分周部６の各分周段の分周クロックをそのまま又は
位相反転して該選択部４に選択信号として与える位相制
御部８とを備えている。
整合回路では、第１図に原理的に示すように、入力側ク
ロックCK1で、これに同期した入力データを取り込む入
力バッファ１と、該入力側クロックCK1を所定分周比で
分周する第１の分周部２と、該第１の分周部２で分周さ
れたクロックにより該入力バッファ１の出力データを該
分周比に対応した並列データに変換する直／並列変換部
３と、該直／並列変換部３の並列出力データの一つを選
択する選択部４と、該選択部４の出力データを該入力側
クロックCK1と同一周波数の出力側クロックCK2でラッチ
する出力バッファ５と、該出力側クロックCK2を該所定
分周比で分周する第２の分周部６と、該第２の分周部６
で分周されたクロックが該第１の分周部２による分周ク
ロックに対し同相か逆相かを各分周段毎に判定する位相
判定部７と、各分周段毎の該位相判定結果に従って該第
２の分周部６の各分周段の分周クロックをそのまま又は
位相反転して該選択部４に選択信号として与える位相制
御部８とを備えている。
また、本発明では、該第１の分周部２及び第２の分周
部６を、トリガ型フリップフロップで構成することがで
きる。
部６を、トリガ型フリップフロップで構成することがで
きる。
第１図に示した位相整合回路の動作タイムチャートを
示すと第２図のようになる。尚、この第２図においては
第１及び第２の分周部２、６として「２分周」を例に取
って説明するが、その他の分周比でも同様に適用するこ
とができる。また、各素子の遅延時間を適宜考慮して示
している。
示すと第２図のようになる。尚、この第２図においては
第１及び第２の分周部２、６として「２分周」を例に取
って説明するが、その他の分周比でも同様に適用するこ
とができる。また、各素子の遅延時間を適宜考慮して示
している。
このタイムチャートに示すように、位相制御部８から
出力されるクロック（選択部４への選択信号）は位相判
定部７での判定結果（“0"又は“1"）に従って出力側ク
ロックCK2を所定分周比として２分周としてクロックを
正転又は逆転したものであり、この位相制御部８の出力
クロックの論理値により選択部４が直／並列変換部３の
２つの並列出力データの一方を選択して出力バッファ５
に入力するものである。
出力されるクロック（選択部４への選択信号）は位相判
定部７での判定結果（“0"又は“1"）に従って出力側ク
ロックCK2を所定分周比として２分周としてクロックを
正転又は逆転したものであり、この位相制御部８の出力
クロックの論理値により選択部４が直／並列変換部３の
２つの並列出力データの一方を選択して出力バッファ５
に入力するものである。
そこで、出力バッファ５の入力データを出力側クロッ
クCK2で打ち抜ける位相の余裕を第３図を参照して見る
と、出力バッファ５の入力データと出力側クロックCK2
とは必ず第３図に示すような位相関係になり、入力側ク
ロックCK1と出力側クロックCK2の位相関係が同図（ａ）
から同図（ｂ）のように反転しても、出力バッファ５の
入力データと出力側クロックCK2との位相関係は不変で
あり、図示の通り位相余裕は固定位相の場合と同じくク
ロスポイントを除いた180゜に近い範囲に渡って確保さ
れていることが分かる。
クCK2で打ち抜ける位相の余裕を第３図を参照して見る
と、出力バッファ５の入力データと出力側クロックCK2
とは必ず第３図に示すような位相関係になり、入力側ク
ロックCK1と出力側クロックCK2の位相関係が同図（ａ）
から同図（ｂ）のように反転しても、出力バッファ５の
入力データと出力側クロックCK2との位相関係は不変で
あり、図示の通り位相余裕は固定位相の場合と同じくク
ロスポイントを除いた180゜に近い範囲に渡って確保さ
れていることが分かる。
これは、入力側クロックCK1及び出力側クロックCK2を
共に２分周して位相判定を行ったことに他ならない。
共に２分周して位相判定を行ったことに他ならない。
また、本発明において、第１の分周部２及び第２の分
周部６を、トリガ型フリップフロップで構成することに
より、それぞれのクロックの立ち上がりで必ず分周クロ
ックを発生するので、入力クロックの波形にかかわらず
デューティ50％のクロックを得ることができる。
周部６を、トリガ型フリップフロップで構成することに
より、それぞれのクロックの立ち上がりで必ず分周クロ
ックを発生するので、入力クロックの波形にかかわらず
デューティ50％のクロックを得ることができる。
第４図は、第１図に原理的に示した本発明の位相整合
回路の一実施例を示しており、この実施例では、所定分
周比として「２分周」を例にとり、入力バッファ１、分
周部２、６、位相判定部７、出力バッファ５に共にＴ−
FF（トリガ型フリップフロップ）としてのＤ−FFを用い
ており、分周部２、６の場合には、出力をＤ入力とし
て２分周クロックを生成している。また、直／並列変換
部３は、FF1のＱ出力を並列に入力し、FF2のＱ出力及び
出力をそれぞれクロック入力とする２つのＤ−FF9、1
0から成っている。但し、FF2の出力クロックは例えばＱ
出力のみを用い、これを例えばインバータで反転させれ
ば出力を用いずに済む。FF9、10の各Ｑ出力端子は選
択部４の各入力端子に接続されている。また、位相制御
部８としてはEOR回路を用いている。更にこの実施例で
は、データ速度を150Mb/s（１周期≒6.7ns）とし、遅延
回路11（遅延時間3.5ns）、遅延回路12（遅延時間5.9n
s）、及び遅延回路13（遅延時間5.2ns）を用いる。
回路の一実施例を示しており、この実施例では、所定分
周比として「２分周」を例にとり、入力バッファ１、分
周部２、６、位相判定部７、出力バッファ５に共にＴ−
FF（トリガ型フリップフロップ）としてのＤ−FFを用い
ており、分周部２、６の場合には、出力をＤ入力とし
て２分周クロックを生成している。また、直／並列変換
部３は、FF1のＱ出力を並列に入力し、FF2のＱ出力及び
出力をそれぞれクロック入力とする２つのＤ−FF9、1
0から成っている。但し、FF2の出力クロックは例えばＱ
出力のみを用い、これを例えばインバータで反転させれ
ば出力を用いずに済む。FF9、10の各Ｑ出力端子は選
択部４の各入力端子に接続されている。また、位相制御
部８としてはEOR回路を用いている。更にこの実施例で
は、データ速度を150Mb/s（１周期≒6.7ns）とし、遅延
回路11（遅延時間3.5ns）、遅延回路12（遅延時間5.9n
s）、及び遅延回路13（遅延時間5.2ns）を用いる。
第５図は第４図の実施例の各部の動作タイムチャート
を示したもので、一部第２図のタイムチャートと重複す
るが、このタイムチャートを参照して以下に説明する。
を示したもので、一部第２図のタイムチャートと重複す
るが、このタイムチャートを参照して以下に説明する。
まず、入力側クロックCK1により叩かれて入力データ
はFF1からＱ出力としてFF9、10に共通に送られる。ま
た、入力側クロックCK1は遅延回路11で3.5ns遅延された
後、FF2のクロックとして入力され２分周される。そし
て、そのＱ出力をFF9のクロックとし、出力をFF10の
クロックとしてその立ち上がりでFF1の出力データをラ
ッチし、それぞれ並列して選択部４に送るので、１つ置
きの２並列データとなる。FF2のＱ出力は遅延回路12で
5.9ns遅延されてFF7のＤ入力となる。
はFF1からＱ出力としてFF9、10に共通に送られる。ま
た、入力側クロックCK1は遅延回路11で3.5ns遅延された
後、FF2のクロックとして入力され２分周される。そし
て、そのＱ出力をFF9のクロックとし、出力をFF10の
クロックとしてその立ち上がりでFF1の出力データをラ
ッチし、それぞれ並列して選択部４に送るので、１つ置
きの２並列データとなる。FF2のＱ出力は遅延回路12で
5.9ns遅延されてFF7のＤ入力となる。
一方、入力側クロックCK1と同一周波数の出力側クロ
ックCK2はFF5のクロックとなるが、同時に遅延回路13で
5.2ns遅延された後、FF6のクロックとなり、FF2と同様
にして２分周されてEOR回路８に入力されるとともにFF7
のクロックとして入力される。
ックCK2はFF5のクロックとなるが、同時に遅延回路13で
5.2ns遅延された後、FF6のクロックとなり、FF2と同様
にして２分周されてEOR回路８に入力されるとともにFF7
のクロックとして入力される。
従って、FF7はそれぞれ２分周されたクロックCK1、CK
2の位相関係が同相か逆相かを判定する。この判定結果
は、常に“1"か“0"であり、この実施例のように“0"の
ときはEOR回路８によりFF6の出力クロックをそのまま通
し、“1"のときは反転させて選択部４に与える。
2の位相関係が同相か逆相かを判定する。この判定結果
は、常に“1"か“0"であり、この実施例のように“0"の
ときはEOR回路８によりFF6の出力クロックをそのまま通
し、“1"のときは反転させて選択部４に与える。
選択部４はEOR回路８から出力されるクロックが“1"
のときFF9の出力データを選択し、“0"のときFF10の出
力データを選択するようにスイッチを切り替える。
のときFF9の出力データを選択し、“0"のときFF10の出
力データを選択するようにスイッチを切り替える。
このようにして出力バッファとしてのFF5への入力デ
ータが与えられ、これは第３図に示したように出力側ク
ロックCK2と常に固定位相と同じ関係にあるので、略180
゜の位相余裕が確保できることとなる。
ータが与えられ、これは第３図に示したように出力側ク
ロックCK2と常に固定位相と同じ関係にあるので、略180
゜の位相余裕が確保できることとなる。
この位相余裕（１周期−可変範囲）を時間で観察する
と、 従来では、（6.7−3.3）/2＝1.7ns 本発明では、（13.3−6.7）/2＝3.3ns となり、固定位相の場合（3.3ns）と同様の位相余裕を
有することができる。
と、 従来では、（6.7−3.3）/2＝1.7ns 本発明では、（13.3−6.7）/2＝3.3ns となり、固定位相の場合（3.3ns）と同様の位相余裕を
有することができる。
また、これに1nsのヒステリシスを加えれば、従来例
の場合には、1.2nsと小さくなってしまい、FFの要求値
（約0.9ns）をかろうじて満足している状態であるが、
本発明の場合には、2.8nsと充分余裕が認められる。
の場合には、1.2nsと小さくなってしまい、FFの要求値
（約0.9ns）をかろうじて満足している状態であるが、
本発明の場合には、2.8nsと充分余裕が認められる。
更に、FFとしてトリガ型のものを用いているので、入
力クロックの波形にかかわらず、常に50％のデューティ
比のクロックが得られる。
力クロックの波形にかかわらず、常に50％のデューティ
比のクロックが得られる。
第６図は、所定分周比として「４分周」を例にとった
場合の本発明の一実施例を示しており、この実施例で
は、第１の分周部２が２つのFF21、22から成り、直／並
列変換部３が分周比に対応した４つのFF31〜34とこれら
のFF31〜34へのデータを切り分けを行うデコーダ35とで
構成され、選択部４が４→１セレクタで構成され、第２
の分周部６が第１の分周部２に対応してFF61、62から成
り、位相判定部７が第１及び第２の分周部２、６の各分
周段に対応して位相判定を行うFF71、72で構成され、そ
して、位相制御部８が上記の各分周段毎に選択信号を発
生するEOR81、82で構成されている。但し、第４図に示
した遅延回路11〜13は省略してある。
場合の本発明の一実施例を示しており、この実施例で
は、第１の分周部２が２つのFF21、22から成り、直／並
列変換部３が分周比に対応した４つのFF31〜34とこれら
のFF31〜34へのデータを切り分けを行うデコーダ35とで
構成され、選択部４が４→１セレクタで構成され、第２
の分周部６が第１の分周部２に対応してFF61、62から成
り、位相判定部７が第１及び第２の分周部２、６の各分
周段に対応して位相判定を行うFF71、72で構成され、そ
して、位相制御部８が上記の各分周段毎に選択信号を発
生するEOR81、82で構成されている。但し、第４図に示
した遅延回路11〜13は省略してある。
この実施例から分かるように、FF21と、FF31、32と、
FF61と、FF71と、EOR回路81とを用いれば、第４図と同
じ「２分周」になり、この実施例では、「４分周」にす
るために更にFF22と、FF33、34と、FF62と、FF72と、EO
R回路82とを加えただけである。
FF61と、FF71と、EOR回路81とを用いれば、第４図と同
じ「２分周」になり、この実施例では、「４分周」にす
るために更にFF22と、FF33、34と、FF62と、FF72と、EO
R回路82とを加えただけである。
この実施例の場合の選択部４の一実施例が第７図に示
されており、この選択部４は２→１セレクタを２段構成
したもので、１段目のセレクタをEOR回路82の出力で入
力データS1−S2、及び入力データS3−S4間の切替制御を
行い、２段目のセレクタをEOR回路81の出力で更に２→
１切替制御することにより４→１セレクトを行ってい
る。
されており、この選択部４は２→１セレクタを２段構成
したもので、１段目のセレクタをEOR回路82の出力で入
力データS1−S2、及び入力データS3−S4間の切替制御を
行い、２段目のセレクタをEOR回路81の出力で更に２→
１切替制御することにより４→１セレクトを行ってい
る。
従って、選択部４への入力データS1〜S4の一つと、選
択信号を形成するEOR回路81、82の出力との位相関係
（前端及び後端で示す可変範囲）は第８図に示すように
なり、これにより、４分周の場合も第３図に示すように
180゜近い位相余裕が得られる。また、可変範囲の前後
に余裕があることから、クロックにヒステリシスを付加
したり、回路素子にバラツキがあったりしても、この18
0゜の位相余裕を確保することができる。
択信号を形成するEOR回路81、82の出力との位相関係
（前端及び後端で示す可変範囲）は第８図に示すように
なり、これにより、４分周の場合も第３図に示すように
180゜近い位相余裕が得られる。また、可変範囲の前後
に余裕があることから、クロックにヒステリシスを付加
したり、回路素子にバラツキがあったりしても、この18
0゜の位相余裕を確保することができる。
このように、本発明では所定分周比は種々の値を取る
ことができ、そして、この分周比を大きくして行けば行
く程、位相余裕は確実に180゜に近づくことになる。
ことができ、そして、この分周比を大きくして行けば行
く程、位相余裕は確実に180゜に近づくことになる。
以上のように、本発明の位相整合回路によれば、入力
側クロック及び出力側クロックを所定分周比で分周し、
これに合わせて入力データも分周した分の並列データに
し、両クロックの位相関係に基づいて出力側クロックを
正転又は逆転させてその並列データを直列データに戻
し、位相整合させるように構成したので、出力側クロッ
クで出力バッファの入力データを打つ位相余裕が大きく
なり、データの誤る確率も非常に小さいものとなり、ま
た回路設計が非常に楽になるという効果がある。更に、
分周部にトリガ型のフリップフロップを用いることによ
りクロックの波形に影響されない安定した動作が得られ
ることになる。
側クロック及び出力側クロックを所定分周比で分周し、
これに合わせて入力データも分周した分の並列データに
し、両クロックの位相関係に基づいて出力側クロックを
正転又は逆転させてその並列データを直列データに戻
し、位相整合させるように構成したので、出力側クロッ
クで出力バッファの入力データを打つ位相余裕が大きく
なり、データの誤る確率も非常に小さいものとなり、ま
た回路設計が非常に楽になるという効果がある。更に、
分周部にトリガ型のフリップフロップを用いることによ
りクロックの波形に影響されない安定した動作が得られ
ることになる。
第１図は本発明に係る位相整合回路の原理ブロック図、 第２図及び第３図は本発明の動作を説明するためのタイ
ムチャート図、 第４図は本発明に係る位相整合回路の一実施例を示す回
路図、 第５図は本発明実施例の動作タイムチャート図、 第６図は本発明に係る位相整合回路の他の実施例を示す
回路図、 第７図は本発明の実施例に用いる４→１セレクタの一実
施例を示す図、 第８図は本発明において４分周比を用いた場合のタイム
チャート図、 第９図は従来の位相整合回路の回路図、 第10図及び第11図は従来例の動作を説明するためのタイ
ムチャート図、である。 第１図において、 １……入力バッファ、 ２……第１の分周部、 ３……直／並列変換部、 ４……選択部、 ５……出力バッファ、 ６……第２の分周部、 ７……位相判定部、 ８……位相制御部。 尚、図中、同一符号は同一又は相当部分を示す。
ムチャート図、 第４図は本発明に係る位相整合回路の一実施例を示す回
路図、 第５図は本発明実施例の動作タイムチャート図、 第６図は本発明に係る位相整合回路の他の実施例を示す
回路図、 第７図は本発明の実施例に用いる４→１セレクタの一実
施例を示す図、 第８図は本発明において４分周比を用いた場合のタイム
チャート図、 第９図は従来の位相整合回路の回路図、 第10図及び第11図は従来例の動作を説明するためのタイ
ムチャート図、である。 第１図において、 １……入力バッファ、 ２……第１の分周部、 ３……直／並列変換部、 ４……選択部、 ５……出力バッファ、 ６……第２の分周部、 ７……位相判定部、 ８……位相制御部。 尚、図中、同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】入力側クロック（CK1）で、これを同期し
た入力データを取り込む入力バッファ（１）と、 該入力側クロック（CK1）を所定分周比で分周する第１
の分周部（２）と、 該第１の分周部（２）で分周されたクロックにより該入
力バッファ（１）の出力データを該分周比に対応した並
列データに変換する直／並列変換部（３）と、 該直／並列変換部（３）の並列出力データの一つを選択
する選択部（４）と、 該先端部（４）の出力データを該入力側クロック（CK
1）と同一周波数の出力側クロック（CK2）でラッチする
出力バッファ（５）と、 該出力側クロック（CK2）を該所定分周比で分周する第
２の分周部（６）と、 該第２の分周部（６）で分周されたクロックが該第１の
分周部（２）による分周クロックに対し同相が逆相かを
角分周段毎に判定する位相判定部（７）と、 各分周段毎の該位相判定結果に従って該第２の分周部
（６）の各分周段の分周クロックをそのまま又は位相反
転して該選択部（４）の選択信号として与える位相制御
部（８）と、 を備えたことを特徴とする位相整合回路。 - 【請求項２】該第１の分周部（２）及び第２の分周部
（６）が、トリガ型フリップフロップで構成されている
ことを特徴とする請求項１記載の位相整合回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178380A JP2512786B2 (ja) | 1988-07-18 | 1988-07-18 | 位相整合回路 |
| CA000605526A CA1315357C (en) | 1988-07-18 | 1989-07-13 | Phase adjusting circuit |
| EP89113155A EP0351779B1 (en) | 1988-07-18 | 1989-07-18 | Phase adjusting circuit |
| US07/381,389 US5056120A (en) | 1988-07-18 | 1989-07-18 | Phase adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178380A JP2512786B2 (ja) | 1988-07-18 | 1988-07-18 | 位相整合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227834A JPH0227834A (ja) | 1990-01-30 |
| JP2512786B2 true JP2512786B2 (ja) | 1996-07-03 |
Family
ID=16047479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178380A Expired - Fee Related JP2512786B2 (ja) | 1988-07-18 | 1988-07-18 | 位相整合回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5056120A (ja) |
| EP (1) | EP0351779B1 (ja) |
| JP (1) | JP2512786B2 (ja) |
| CA (1) | CA1315357C (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE150240T1 (de) * | 1990-12-18 | 1997-03-15 | Alcatel Bell Nv | Synchronisationsschaltung |
| JP2765245B2 (ja) * | 1991-02-07 | 1998-06-11 | 日本電気株式会社 | シリアルクロック発生回路 |
| US5267072A (en) * | 1991-05-20 | 1993-11-30 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Dual frequency optical carrier technique for transmission of reference frequencies in dispersive media |
| US5629983A (en) * | 1991-12-17 | 1997-05-13 | Fujitsu Limited | Parallel transmission through plurality of optical fibers |
| US5256912A (en) * | 1991-12-19 | 1993-10-26 | Sun Microsystems, Inc. | Synchronizer apparatus for system having at least two clock domains |
| US5341403A (en) * | 1992-01-27 | 1994-08-23 | Analog Devices, Incorporated | Means to avoid data distortion in clock-synchronized signal sampling |
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| EP0618700A1 (en) * | 1993-04-02 | 1994-10-05 | ALCATEL BELL Naamloze Vennootschap | Data synchronization device |
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| US5533072A (en) * | 1993-11-12 | 1996-07-02 | International Business Machines Corporation | Digital phase alignment and integrated multichannel transceiver employing same |
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| JP2001038559A (ja) | 1999-08-05 | 2001-02-13 | Tsubakimoto Chain Co | 工具ポット分離型チェーン |
| JP3610854B2 (ja) * | 1999-12-27 | 2005-01-19 | 株式会社日立製作所 | 情報処理装置および情報処理システム |
| GB2358531B (en) * | 2000-01-18 | 2003-06-04 | 3Com Corp | Glitch free clock multiplexer circuit |
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| EP1936857A1 (en) | 2006-12-22 | 2008-06-25 | Stmicroelectronics Sa | System for transmitting data between transmitter and receiver modules on a channel provided with a flow control link |
| WO2009081472A1 (ja) * | 2007-12-21 | 2009-07-02 | Fujitsu Limited | クロック乗せ換え装置及びクロック乗せ換え方法 |
| KR102087437B1 (ko) * | 2013-06-17 | 2020-03-10 | 에스케이하이닉스 주식회사 | 수신장치를 포함하는 반도체시스템 |
| EP3809597A4 (en) * | 2019-09-03 | 2021-08-18 | Shenzhen Goodix Technology Co., Ltd. | ASYNCHRONOUS SAMPLING ARCHITECTURE AND CHIP |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4010323A (en) * | 1975-10-29 | 1977-03-01 | Bell Telephone Laboratories, Incorporated | Digital timing recovery |
| US4017803A (en) * | 1976-01-29 | 1977-04-12 | Sperry Rand Corporation | Data recovery system resistant to frequency deviations |
| US4119796A (en) * | 1976-11-01 | 1978-10-10 | Versitron, Inc. | Automatic data synchronizer |
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| AU558405B2 (en) * | 1982-08-26 | 1987-01-29 | British Telecommunications Public Limited Company | Aligner for digital tx system |
| US4520408A (en) * | 1983-02-22 | 1985-05-28 | Vsp Labs, Inc. | Clock signal synchronization apparatus and method for decoding self-clocking encoded data |
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-
1988
- 1988-07-18 JP JP63178380A patent/JP2512786B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-13 CA CA000605526A patent/CA1315357C/en not_active Expired - Fee Related
- 1989-07-18 US US07/381,389 patent/US5056120A/en not_active Expired - Lifetime
- 1989-07-18 EP EP89113155A patent/EP0351779B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0351779A2 (en) | 1990-01-24 |
| EP0351779A3 (en) | 1991-12-18 |
| US5056120A (en) | 1991-10-08 |
| CA1315357C (en) | 1993-03-30 |
| JPH0227834A (ja) | 1990-01-30 |
| EP0351779B1 (en) | 1994-11-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |