JPH084259B2 - 位相整合回路 - Google Patents
位相整合回路Info
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- JPH084259B2 JPH084259B2 JP62232483A JP23248387A JPH084259B2 JP H084259 B2 JPH084259 B2 JP H084259B2 JP 62232483 A JP62232483 A JP 62232483A JP 23248387 A JP23248387 A JP 23248387A JP H084259 B2 JPH084259 B2 JP H084259B2
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- JP
- Japan
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- clock
- phase
- data
- output
- flip
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔概 要〕 位相整合回路、特に数100Mb/s以上の高速データを処
理するのに好適な位相整合回路に関し、 安価かつ小形の回路で、しかも人手を要することなく
自動で動作する位相整合回路を提供することを目的と
し、 第１データを第１クロックで取り込む入力バッファ
と、前記第２データを前記第２クロックで送出するバッ
ファと、前記第２クロックの立上りが前記第１クロック
のパルス内に入る正相の状態にあるか、または、前記第
２クロックの立上りが前記第１クロックのパルス外にあ
る非正相の状態にあるかを判定する位相判定部と、該正
相または非正相に応じて、前記第１データをそのままま
たは位相シフトして前記出力バッファに印加する位相制
御部とから構成する。
理するのに好適な位相整合回路に関し、 安価かつ小形の回路で、しかも人手を要することなく
自動で動作する位相整合回路を提供することを目的と
し、 第１データを第１クロックで取り込む入力バッファ
と、前記第２データを前記第２クロックで送出するバッ
ファと、前記第２クロックの立上りが前記第１クロック
のパルス内に入る正相の状態にあるか、または、前記第
２クロックの立上りが前記第１クロックのパルス外にあ
る非正相の状態にあるかを判定する位相判定部と、該正
相または非正相に応じて、前記第１データをそのままま
たは位相シフトして前記出力バッファに印加する位相制
御部とから構成する。
本発明は位相整合回路、特に数100Mb/s以上の高速デ
ータを処理するのに好適な位相整合回路に関する。
ータを処理するのに好適な位相整合回路に関する。
例えばCATV網においては、100Mb/s程度のビデオ信号
および音声信号を多重化して各チャネルの信号となし、
さらに複数チャネルを多重化して加入者への供給データ
としている。このような高速データを多重化する場合、
あるいはデータハイウェイ上に挿入しまたは分岐する場
合、各部におけるデータとクロックの位相整合は重要で
あり、各ビットデータを各クロックで確実に打ち抜く必
要がある。本発明はこのような位相整合に供する回路に
ついて言及する。
および音声信号を多重化して各チャネルの信号となし、
さらに複数チャネルを多重化して加入者への供給データ
としている。このような高速データを多重化する場合、
あるいはデータハイウェイ上に挿入しまたは分岐する場
合、各部におけるデータとクロックの位相整合は重要で
あり、各ビットデータを各クロックで確実に打ち抜く必
要がある。本発明はこのような位相整合に供する回路に
ついて言及する。
第７図は従来技術の第１例を示す図である。本図は４
チャネルビデオ・音声多重化装置10を示してあり、各チ
ャネルのアナログビデオ・音声情報Ch.1〜Ch.4は、対応
のビデオ・音声多重部11−１〜11−４においてアナログ
／ディジタル変換されたのち多重化され、例えば100Mb/
sのデータDch1〜Dch4となる。これらのデータDch1〜D
ch4は、チャネル多重部12にて400Mb/sの多重データDmux
となり、各加入者（図示せず）に供給される。
チャネルビデオ・音声多重化装置10を示してあり、各チ
ャネルのアナログビデオ・音声情報Ch.1〜Ch.4は、対応
のビデオ・音声多重部11−１〜11−４においてアナログ
／ディジタル変換されたのち多重化され、例えば100Mb/
sのデータDch1〜Dch4となる。これらのデータDch1〜D
ch4は、チャネル多重部12にて400Mb/sの多重データDmux
となり、各加入者（図示せず）に供給される。
多重データDmuxを生成するマスタークロックはMCK（4
00M Hz）としてマスタークロック源13より与えられる。
このマスタークロックMCKは1/4分周されて、クロックCK
となり、各ビデオ・音声多重部11−１〜11−４にて、各
データDch1〜Dch4を生成するために用いられる。
00M Hz）としてマスタークロック源13より与えられる。
このマスタークロックMCKは1/4分周されて、クロックCK
となり、各ビデオ・音声多重部11−１〜11−４にて、各
データDch1〜Dch4を生成するために用いられる。
この４チャネルビデオ・音声多重化装置10において
は、チャネル多重部12において受信された各データDch1
〜Dch4に含まれるクロックCK1〜CK4と、マスタークロッ
クMCKを分周して得たクロックCKとの間に当然に位相の
ずれがある。この位相のずれは、データが高速になれば
なる程無視し得なくなり、各データDch1〜Dch4の各ビッ
トの丁度真中を、クロックCKにて打ち抜くことが困難に
なる。
は、チャネル多重部12において受信された各データDch1
〜Dch4に含まれるクロックCK1〜CK4と、マスタークロッ
クMCKを分周して得たクロックCKとの間に当然に位相の
ずれがある。この位相のずれは、データが高速になれば
なる程無視し得なくなり、各データDch1〜Dch4の各ビッ
トの丁度真中を、クロックCKにて打ち抜くことが困難に
なる。
そこで従来は、システム立上げ時等において、クロッ
クCKと各クロックCK1〜CK4との間に位相ずれを、オシロ
スコープ等により観察しながら、データおよびクロック
用配線14−１〜14−４の配線長を調節し、両クロック間
の位相を整合していた。
クCKと各クロックCK1〜CK4との間に位相ずれを、オシロ
スコープ等により観察しながら、データおよびクロック
用配線14−１〜14−４の配線長を調節し、両クロック間
の位相を整合していた。
第８図は従来技術の第２例を示す図である。本図はAD
M（Add Drop Multiplexer）20を示しており、データハ
イウェイ上のシリアル／パラレル（s/p）変換器21と、
分岐・挿入スイッチ22と、FIFO（First In First Out）
メモリ23と、パラレル／シリアル（p/s）変換器24とか
らなる。例えば、1.8Gb/sのシリアルデータがDsinとし
て入力され、一旦パラレルデータDpとなって、1.8Gb/s
のシリアルデータDsoutとして出力されるが、その間、
データの分岐（Dpbr）や、データの挿入（Dpin）があ
る。これらDpinやDpbrは例えば150Mb/sである。この場
合のマスタクロックMCKはデータハイウェイに合わせて
1.8GHzであり、これを150MHzに分周したクロックCK1、C
K2、CK3がADM20内で用いられる。
M（Add Drop Multiplexer）20を示しており、データハ
イウェイ上のシリアル／パラレル（s/p）変換器21と、
分岐・挿入スイッチ22と、FIFO（First In First Out）
メモリ23と、パラレル／シリアル（p/s）変換器24とか
らなる。例えば、1.8Gb/sのシリアルデータがDsinとし
て入力され、一旦パラレルデータDpとなって、1.8Gb/s
のシリアルデータDsoutとして出力されるが、その間、
データの分岐（Dpbr）や、データの挿入（Dpin）があ
る。これらDpinやDpbrは例えば150Mb/sである。この場
合のマスタクロックMCKはデータハイウェイに合わせて
1.8GHzであり、これを150MHzに分周したクロックCK1、C
K2、CK3がADM20内で用いられる。
ところで、分岐・挿入スイッチ22への入力時のクロッ
クCK1と該スイッチ22からデータハイウェイへ出るとき
のクロックCK2とは当然に位相のずれがある。この位相
のずれは150Mb/sという高速では無視し得なくなる。
クCK1と該スイッチ22からデータハイウェイへ出るとき
のクロックCK2とは当然に位相のずれがある。この位相
のずれは150Mb/sという高速では無視し得なくなる。
そこで、図に示すFIFOメモリ23が導入され、ここでデ
ータDpを一旦バッファしてから改めてクロックCK2で読
み直すこととする。これにより位相整合が行われる。
ータDpを一旦バッファしてから改めてクロックCK2で読
み直すこととする。これにより位相整合が行われる。
第７図に示した従来技術の第１例によると、オシロス
コープを見ながら配線14−１〜14−４を切断し長さを調
整するという作業を伴い、時間と熟練を要するという問
題があり、かつ配線の交換時ごとに再調整を要するとい
う問題がある。
コープを見ながら配線14−１〜14−４を切断し長さを調
整するという作業を伴い、時間と熟練を要するという問
題があり、かつ配線の交換時ごとに再調整を要するとい
う問題がある。
第８図に示した従来技術の第２例によれば、まずFIFO
メモリを必要とするという不利があると共に、現在高速
のFIFOメモリが入手困難であることから（20Mb/s程
度）、これを８並列（８×20→150Mb/sをカバー）で使
うということが行われており、回路規模が大となる問題
がある。
メモリを必要とするという不利があると共に、現在高速
のFIFOメモリが入手困難であることから（20Mb/s程
度）、これを８並列（８×20→150Mb/sをカバー）で使
うということが行われており、回路規模が大となる問題
がある。
本発明は安価かつ小形の回路で、しかも人手を要する
ことなく自動で動作する位相整合回路を提供することを
目的とする。
ことなく自動で動作する位相整合回路を提供することを
目的とする。
第１図は本発明の原理構成を示すブロック図である。
本図において、位相整合回路30は、入力側に、第１クロ
ックCK1に同期した第１データD1を取り込む入力バッフ
ァ31を備え、出力側に第２クロックCK2に同期した第２
データD2を送出する出力バッファ32を備える。なお、CK
1とCK2は同一周波数であり、D1とD2は同一内容である。
CK1とCK2が同一周波数なのは、CK1もCK2も共通のクロッ
ク源から生成されるからである。ここで入力側と出力側
とで位相整合すべく、位相判定部33を設け、その出力に
よって位相制御部34を制御する。また、必要に応じて、
ヒステリシス付与部35を設ける。
本図において、位相整合回路30は、入力側に、第１クロ
ックCK1に同期した第１データD1を取り込む入力バッフ
ァ31を備え、出力側に第２クロックCK2に同期した第２
データD2を送出する出力バッファ32を備える。なお、CK
1とCK2は同一周波数であり、D1とD2は同一内容である。
CK1とCK2が同一周波数なのは、CK1もCK2も共通のクロッ
ク源から生成されるからである。ここで入力側と出力側
とで位相整合すべく、位相判定部33を設け、その出力に
よって位相制御部34を制御する。また、必要に応じて、
ヒステリシス付与部35を設ける。
位相判定部33は第１クロックCK1と第２クロックCK2を
入力とし、第２クロックCK2の立上りが第１クロックCK1
のパルス内に入る正相の状態にあるか、または、第２ク
ロックCK2の立上りが第１クロックCK1のパルス外にある
非正相の状態にあるかを判定する。正相であれば、第１
データD1をそのまま出力バッファ32へ転送し、非正相で
あれば第１データD1を位相シフトして出力バッファ32へ
転送する。これは位相制御部34によって行われる。
入力とし、第２クロックCK2の立上りが第１クロックCK1
のパルス内に入る正相の状態にあるか、または、第２ク
ロックCK2の立上りが第１クロックCK1のパルス外にある
非正相の状態にあるかを判定する。正相であれば、第１
データD1をそのまま出力バッファ32へ転送し、非正相で
あれば第１データD1を位相シフトして出力バッファ32へ
転送する。これは位相制御部34によって行われる。
第１クロックCK1と第２クロックCK2との位相ずれが僅
かであると、僅かなジッタで上記の判定結果がバタバタ
切り換わり好ましくない。このようなジッタが問題とな
るときはヒステリシス付与部35を追加すればよい。
かであると、僅かなジッタで上記の判定結果がバタバタ
切り換わり好ましくない。このようなジッタが問題とな
るときはヒステリシス付与部35を追加すればよい。
かくして、全く自動的な処理により、しかも安価かつ
小規模な構成で位相整合を行うことができる。
小規模な構成で位相整合を行うことができる。
第２図は本発明に係る一実施例を示す回路図である。
既述の入力バッファ31および出力バッファ32はそれぞれ
Ｄフリップフロップ48および49で構成できる。そして本
発明の主要部をなす位相判定部33は第1Dフリップフロッ
プ41で構成され、そのデータ入力（Ｄ）に第１クロック
CK1を受けてそのクロック入力（Ｃ）に第２クロックCK2
を受ける構成となっている。
既述の入力バッファ31および出力バッファ32はそれぞれ
Ｄフリップフロップ48および49で構成できる。そして本
発明の主要部をなす位相判定部33は第1Dフリップフロッ
プ41で構成され、そのデータ入力（Ｄ）に第１クロック
CK1を受けてそのクロック入力（Ｃ）に第２クロックCK2
を受ける構成となっている。
第３図は第1Dフリップフロップの出力とクロックの関
係を示す波形図であり、（１）、（２）および（３）の
各欄はそれぞれ第１クロックCK1、第２クロックCK2およ
び第1Dフリップフロップ41のＱ出力を示す。１、０は論
理の“1",“0"を表す。図示の例では第２クロックCK2の
立上りが第１クロックCK1内に入っており正相とみなせ
る。このとき第1Dフリップフロップ41のＱ出力は“1"で
あり、しかも直流レベルの“1"となる。なぜなら、CK1
とCK2は同一周波数だからである。逆に第２クロックCK2
の立上りが図中の一点鎖線に来るようなときは、CK2の
立上りがCK1のパルス外にある非正相の状態であり、第1
Dフリップフロップ41のＱ出力は“0"となる。これも直
流レベルの“0"である。この（３）欄に示された１また
は０が、位相判定部33の判定結果となる。
係を示す波形図であり、（１）、（２）および（３）の
各欄はそれぞれ第１クロックCK1、第２クロックCK2およ
び第1Dフリップフロップ41のＱ出力を示す。１、０は論
理の“1",“0"を表す。図示の例では第２クロックCK2の
立上りが第１クロックCK1内に入っており正相とみなせ
る。このとき第1Dフリップフロップ41のＱ出力は“1"で
あり、しかも直流レベルの“1"となる。なぜなら、CK1
とCK2は同一周波数だからである。逆に第２クロックCK2
の立上りが図中の一点鎖線に来るようなときは、CK2の
立上りがCK1のパルス外にある非正相の状態であり、第1
Dフリップフロップ41のＱ出力は“0"となる。これも直
流レベルの“0"である。この（３）欄に示された１また
は０が、位相判定部33の判定結果となる。
再び第２図に戻ると、本発明のもう１つの主要部をな
す位相制御部34は、第2Dフリップフロップ42とEOR（イ
クスクルーシブオア）ゲート45とからなる。EORゲート4
5は第１クロックCK1と第1Dフリップフロップ41のＱ出力
の２つを入力とする。EORゲート45の出力は第2Dフリッ
プフロップ42のクロック入力（Ｃ）に印加され、そのデ
ータ入力（Ｄ）には入力バッファ31（Ｄフリップフロッ
プ48）からの第１データD1が入力される。
す位相制御部34は、第2Dフリップフロップ42とEOR（イ
クスクルーシブオア）ゲート45とからなる。EORゲート4
5は第１クロックCK1と第1Dフリップフロップ41のＱ出力
の２つを入力とする。EORゲート45の出力は第2Dフリッ
プフロップ42のクロック入力（Ｃ）に印加され、そのデ
ータ入力（Ｄ）には入力バッファ31（Ｄフリップフロッ
プ48）からの第１データD1が入力される。
第1Dフリップフロップ41のＱ出力が“1"ならばCK1とC
K2は前記の正相の状態にあり、このときは、第１クロッ
クCK1をそのまま第2Dフリップフロップ42のクロック入
力とする。なお、論理上、フリップフロップ41のＱ出力
側、あるいはフリップフロップ42のＣ入力側にインバー
タを入れておく必要があるが図ではＤフリップフロップ
42のＣ入力側に設けた例（小さい丸で表す）を示す。
K2は前記の正相の状態にあり、このときは、第１クロッ
クCK1をそのまま第2Dフリップフロップ42のクロック入
力とする。なお、論理上、フリップフロップ41のＱ出力
側、あるいはフリップフロップ42のＣ入力側にインバー
タを入れておく必要があるが図ではＤフリップフロップ
42のＣ入力側に設けた例（小さい丸で表す）を示す。
Ｄフリップフロップ41のＱ出力が“0"ならばCK1とCK2
は前記の非正相の状態にあり、このときは第１クロック
CK1を位相反転してＤフリップフロップ42のクロック入
力とする。この結果、出力バッファ32からは、常にCK2
によって確実に打ち抜き可能なタイミングの第２データ
D2が送出される。
は前記の非正相の状態にあり、このときは第１クロック
CK1を位相反転してＤフリップフロップ42のクロック入
力とする。この結果、出力バッファ32からは、常にCK2
によって確実に打ち抜き可能なタイミングの第２データ
D2が送出される。
第４図は本発明の実施例の動作を示す波形図であり、
（１）欄の第１クロックCK1に同期して入力バッファ31
からは（２）欄に示す第１データD1が出力される。ここ
でクロックCK2がクロックCK1に対し前記の正相の状態に
あるとすると、CK1はそのまま第2Dフリップフロップ42
のＣ入力側に印加されそのＱ出力からはD1と同相のデー
タが（３）欄の如く出力される。逆にCK2がCK1に対し前
記の非正相の状態にあるとすると、CK1は位相反転され
て第2Dフリップフロップ42のＣ入力に印加されそのＱ出
力からはD1に対し位相シフトしたデータが（３′）欄の
如く出力される。すなわち、（３）欄のデータが
（３′）欄のデータへと位相シフトする。
（１）欄の第１クロックCK1に同期して入力バッファ31
からは（２）欄に示す第１データD1が出力される。ここ
でクロックCK2がクロックCK1に対し前記の正相の状態に
あるとすると、CK1はそのまま第2Dフリップフロップ42
のＣ入力側に印加されそのＱ出力からはD1と同相のデー
タが（３）欄の如く出力される。逆にCK2がCK1に対し前
記の非正相の状態にあるとすると、CK1は位相反転され
て第2Dフリップフロップ42のＣ入力に印加されそのＱ出
力からはD1に対し位相シフトしたデータが（３′）欄の
如く出力される。すなわち、（３）欄のデータが
（３′）欄のデータへと位相シフトする。
この結果、第２フリップフロップ42の出力は、CK2がC
K1に対し前記の正相の状態にあるとき、（４）欄の各両
矢印の範囲のデータ確定領域をもち、CK2がCK1に対し前
記の非正相の状態にあるとき、（４′）欄の各両矢印の
範囲のデータ確定領域をもち、出力バッファ32のＤフリ
ップフロップ49は、常にCK2に同期した第２データD2を
確実に得ることができる。
K1に対し前記の正相の状態にあるとき、（４）欄の各両
矢印の範囲のデータ確定領域をもち、CK2がCK1に対し前
記の非正相の状態にあるとき、（４′）欄の各両矢印の
範囲のデータ確定領域をもち、出力バッファ32のＤフリ
ップフロップ49は、常にCK2に同期した第２データD2を
確実に得ることができる。
第５図はヒステリシス付与部の具体的を示す回路図で
あり、第２図の構成にヒステリシス付与部35の詳細例を
付加したものに相当する。ヒステリシス付与部35は、第
１クロックCK1を遅延する遅延部51と、その遅延出力を
データ入力とする第3Dフリップフロップ43と、そのＱ出
力をデータ入力とする第4Dフリップフロップ44と、第１
および第3Dフリップフロップ41,43の各Ｑ出力を２つの
入力とするEORゲート52と、そのEOR出力と第２クロック
CK2とを２つの入力とするORゲート53とを有してなり、O
Rゲート53の出力を第4Dフリップフロップ44のクロック
入力とする。
あり、第２図の構成にヒステリシス付与部35の詳細例を
付加したものに相当する。ヒステリシス付与部35は、第
１クロックCK1を遅延する遅延部51と、その遅延出力を
データ入力とする第3Dフリップフロップ43と、そのＱ出
力をデータ入力とする第4Dフリップフロップ44と、第１
および第3Dフリップフロップ41,43の各Ｑ出力を２つの
入力とするEORゲート52と、そのEOR出力と第２クロック
CK2とを２つの入力とするORゲート53とを有してなり、O
Rゲート53の出力を第4Dフリップフロップ44のクロック
入力とする。
第６図は第５図の回路動作を説明するための図であ
り、本図の（４）欄に示す各両矢印の範囲がヒステリシ
スを表す。このヒステリシスの範囲では、直前の状態を
そのまま保持し、判定結果を変化させないようにしてジ
ッタに対し安定動作を確保する。直前の状態を保持する
のは第4Dフリップフロップ44（第５図）が行う。第６図
の（１）欄は第１クロックCK1であり、遅延部51によっ
て遅延したクロックCK1′が同図（２）欄に示される。C
K1とCK1′の各論理が一致しないところがヒステリシス
ということになる。この一致しないところではEORゲー
ト52の２入力は相互に一致しない。このためEORゲート5
2の出力は“1"である。この“1"がORゲート53を介して
第4Dフリップフロップ44のクロック入力（Ｃ）に印加さ
れ、フリップフロップ44のＱ出力は第２クロックCK2に
拘らず変化しない。一方、CK1とCK2が一致すると、EOR
ゲート52の出力は“0"となり、フリップフロップ44のＱ
出力は、第２クロックCK2の変化に応じて、第1Dフリッ
プフロップ41のＱ出力を位相制御部34に伝える。
り、本図の（４）欄に示す各両矢印の範囲がヒステリシ
スを表す。このヒステリシスの範囲では、直前の状態を
そのまま保持し、判定結果を変化させないようにしてジ
ッタに対し安定動作を確保する。直前の状態を保持する
のは第4Dフリップフロップ44（第５図）が行う。第６図
の（１）欄は第１クロックCK1であり、遅延部51によっ
て遅延したクロックCK1′が同図（２）欄に示される。C
K1とCK1′の各論理が一致しないところがヒステリシス
ということになる。この一致しないところではEORゲー
ト52の２入力は相互に一致しない。このためEORゲート5
2の出力は“1"である。この“1"がORゲート53を介して
第4Dフリップフロップ44のクロック入力（Ｃ）に印加さ
れ、フリップフロップ44のＱ出力は第２クロックCK2に
拘らず変化しない。一方、CK1とCK2が一致すると、EOR
ゲート52の出力は“0"となり、フリップフロップ44のＱ
出力は、第２クロックCK2の変化に応じて、第1Dフリッ
プフロップ41のＱ出力を位相制御部34に伝える。
以上説明したように本発明によれば、単純なゲート素
子のみにより、自動的に第１クロック系（CK1）のデー
タ（D1）を第２クロック系（CK2）のデータ（D2）に位
相整合可能となる。
子のみにより、自動的に第１クロック系（CK1）のデー
タ（D1）を第２クロック系（CK2）のデータ（D2）に位
相整合可能となる。
第１図は本発明の原理構成を示すブロック図、 第２図は本発明に係る一実施例を示す回路図、 第３図は第1Dフリップフロップの出力とクロックの関係
を示す波形図、 第４図は本発明の実施例の動作を示す波形図、 第５図はヒステリシス付与部の具体例を示す回路図、 第６図は第５図の回路動作を説明するための図、 第７図は従来技術の第１例を示す図、 第８図は従来技術の第２例を示す図である。 図において、 30……位相整合回路、31……入力バッファ、 32……出力バッファ、33……位相判定部、 34……位相制御部、 35……ヒステリシス付与部、 D1……第１データ、D2……第２データ、 CK1……第１クロック、 CK2……第２クロック。
を示す波形図、 第４図は本発明の実施例の動作を示す波形図、 第５図はヒステリシス付与部の具体例を示す回路図、 第６図は第５図の回路動作を説明するための図、 第７図は従来技術の第１例を示す図、 第８図は従来技術の第２例を示す図である。 図において、 30……位相整合回路、31……入力バッファ、 32……出力バッファ、33……位相判定部、 34……位相制御部、 35……ヒステリシス付与部、 D1……第１データ、D2……第２データ、 CK1……第１クロック、 CK2……第２クロック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 脇坂 孝明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−214023（ＪＰ，Ａ)
Claims (5)
- 【請求項１】第１クロック（CK1）に同期した第１デー
タ（D1）を、該第１クロック（CK1）と同一周波数の第
２クロック（CK2）に同期した該第１データ（D1）と同
一内容の第２データ（D2）に変換するために、前記第１
データ（D1）を前記第１クロック（CK1）で取り込む入
力バッファ（31）と、前記第２データ（D2）を前記第２
クロック（CK2）で送出する出力バッファ（32）とを含
んで構成される位相整合回路において、 前記第２クロック（CK2）の立上りが前記第１クロック
（C1）のパルス内に入る正相の状態にあるか、または、
前記第２クロック（CK2）の立上りが前記第１クロック
（CK1）のパルス外にある非正相の状態にあるかを判定
する位相判定部（33）と、 前記の正相の状態にあるかまたは前記の非正相の状態に
あるかに応じてそれぞれ、前記第１データ（D1）をその
まままたは位相シフトして前記出力バッファ（32）に転
送する位相制御部（34）とを備えることを特徴とする位
相整合回路。 - 【請求項２】前記位相判定部（33）が、前記第１クロッ
ク（CK1）をデータ入力とし前記第２クロック（CK2）を
クロック入力とする第1Dフリップフロップ（41）からな
る特許請求の範囲第１項記載の位相整合回路。 - 【請求項３】前記位相制御部（34）が、前記第１クロッ
ク（CK1）および前記第1Dフリップフロップ（41）のＱ
出力の２つを入力とするEORゲート（45）と、該EORゲー
ト（45）の出力をクロック入力とし前記入力バッファ
（31）の出力をデータ入力としＱ出力が前記出力バッフ
ァ（32）のデータ入力となる第2Dフリップフロップ（4
2）とから構成される特許請求の範囲第２項記載の位相
整合回路。 - 【請求項４】前記位相判定部（33）と前記位相制御部
（34）との間に、前記第１クロック（CK1）と前記第２
クロック（CK2）との間の位相ずれが僅かであるときに
前記位相判定部（33）による判定結果を変化させないよ
うにするためのヒステリシス付与部（35）を挿入する特
許請求の範囲第２項記載の位相整合回路。 - 【請求項５】前記ヒステリシス付与部（35）が、前記第
１クロック（CK1）を遅延させる遅延部（51）と、該遅
延部（51）からの遅延した前記第１クロック（CK1′）
をデータ入力とし前記第２クロック（CK2）をクロック
入力とする第3Dフリップフロップ（43）と、該第3Dフリ
ップフロップ（43）および前記第1Dフリップフロップ
（41）の各Ｑ出力を入力とするEORゲート（52）と、該E
ORゲート（52）の出力と前記第２クロック（CK2）との
論理和出力をクロック入力とし前記第3Dフリップフロッ
プ（43）のＱ出力をデータ入力とする第4Dフリップフロ
ップ（44）とからなると共に該第4Dフリップフロップ
（44）のＱ出力を前記位相制御部（34）への制御入力と
し、ここに前記第１クロック（CK1）と前記の遅延した
第１クロック（CK1′）の各論理が一致しない、該第１
クロック（CK1）の立上りおよび立下りの各近傍の部分
においては、前記第２クロック（CK2）の変化に拘らず
前記第4Dフリップフロップ（44）のＱ出力は保持したま
まとし、該第１クロック（CK1）の立上りおよび立下り
の各近傍以外の部分においては、前記第２クロック（CK
2）が前記第１クロック（CK1）に対して前記の正相の状
態にあるかまたは非正相の状態にあるかに応じて変化す
る該第4Dフリップフロップ（44）のＱ出力を、前記位相
制御部（34）への前記制御入力とする特許請求の範囲第
４項記載の位相整合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232483A JPH084259B2 (ja) | 1987-09-18 | 1987-09-18 | 位相整合回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232483A JPH084259B2 (ja) | 1987-09-18 | 1987-09-18 | 位相整合回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6477241A JPS6477241A (en) | 1989-03-23 |
| JPH084259B2 true JPH084259B2 (ja) | 1996-01-17 |
Family
ID=16940016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232483A Expired - Lifetime JPH084259B2 (ja) | 1987-09-18 | 1987-09-18 | 位相整合回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084259B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2512786B2 (ja) * | 1988-07-18 | 1996-07-03 | 富士通株式会社 | 位相整合回路 |
-
1987
- 1987-09-18 JP JP62232483A patent/JPH084259B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6477241A (en) | 1989-03-23 |
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