JPH04276936A - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JPH04276936A JPH04276936A JP3038251A JP3825191A JPH04276936A JP H04276936 A JPH04276936 A JP H04276936A JP 3038251 A JP3038251 A JP 3038251A JP 3825191 A JP3825191 A JP 3825191A JP H04276936 A JPH04276936 A JP H04276936A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- synchronization
- frequency division
- detection circuit
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 claims abstract description 16
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフレーム同期回路に関す
る。
る。
【０００２】
【従来の技術】従来、高速ディジタル伝送に使用される
フレーム同期回路は、高速動作部分を極力少なくするた
めに、図２にように構成されている。すなわち、高速デ
ィジタル信号の入力データは、フレーム同期回路の入力
段以降の信号処理を低速化するために、直並列変換回路
１にて直並列変換され、１／Ｎの速度のディジタル信号
に変換される。図２では、１／４の速度に並列変換する
場合を例示している。並列に低速化されたディジタル信
号は、フレーム同期パターンを照合するためのシフトレ
ジスタ８〜１１をもつ同期パターン検出回路３にて、パ
ターン照合される。パターン照合すべき入力データが入
力されたとき、分周カウンタ２の初期状態により、直並
列変換回路１の並列出力パターンは、分割数に応じた数
だけサイクリックに入れ替わる可能性がある。従って、
それぞれの場合について４系統の同期パターン検出回路
３にてパターン照合を行い、いずれのパターンに照合し
たかに応じたチャンネルセレクタ５の入出力接続に制御
をかけて、入力パターンの順番に対応させて出力データ
（１）〜（４）の順番を入れ替える必要がある。一方、
同期パターン検出回路３にて検出されたフレーム情報は
、同期位置検出回路４によりフレーム同期パルスとして
出力される。
フレーム同期回路は、高速動作部分を極力少なくするた
めに、図２にように構成されている。すなわち、高速デ
ィジタル信号の入力データは、フレーム同期回路の入力
段以降の信号処理を低速化するために、直並列変換回路
１にて直並列変換され、１／Ｎの速度のディジタル信号
に変換される。図２では、１／４の速度に並列変換する
場合を例示している。並列に低速化されたディジタル信
号は、フレーム同期パターンを照合するためのシフトレ
ジスタ８〜１１をもつ同期パターン検出回路３にて、パ
ターン照合される。パターン照合すべき入力データが入
力されたとき、分周カウンタ２の初期状態により、直並
列変換回路１の並列出力パターンは、分割数に応じた数
だけサイクリックに入れ替わる可能性がある。従って、
それぞれの場合について４系統の同期パターン検出回路
３にてパターン照合を行い、いずれのパターンに照合し
たかに応じたチャンネルセレクタ５の入出力接続に制御
をかけて、入力パターンの順番に対応させて出力データ
（１）〜（４）の順番を入れ替える必要がある。一方、
同期パターン検出回路３にて検出されたフレーム情報は
、同期位置検出回路４によりフレーム同期パルスとして
出力される。
【０００３】
【発明が解決しようとする課題】上述した従来のフレー
ム同期回路は、直並列変換した後に各系列に対して同期
パターン検出を行なうが、分周カウンタ２の初期状態に
よって、出力されるデータの順番が入れ替わるため、同
期パターン系列に応じて出力データ系列の順番を切り替
えるためのチャンネルセレクタ５が必要であり、回路規
模が大形になるという欠点を有している。
ム同期回路は、直並列変換した後に各系列に対して同期
パターン検出を行なうが、分周カウンタ２の初期状態に
よって、出力されるデータの順番が入れ替わるため、同
期パターン系列に応じて出力データ系列の順番を切り替
えるためのチャンネルセレクタ５が必要であり、回路規
模が大形になるという欠点を有している。
【０００４】
【課題を解決するための手段】本発明のフレーム同期回
路は、入力データと同期したクロック信号をＮ分周する
分周カウンタと、該分周カウンタの分周クロックおよび
これを１クロック単位ずつ遅延したもののうちの１つを
選択する遅延回路と、該遅延回路で選択された分周クロ
ックに同期して前記入力データをＮ本の並列変換し送出
する直並列変換回路と、この並列変換した入力デタのそ
れぞれのフレーム同期パターン照合を行う同期パターン
検出回路と、このフレーム同期パターン照合の結果に応
答して前記遅延回路の前記選択を制御する同期位置検出
回路とを備えている。
路は、入力データと同期したクロック信号をＮ分周する
分周カウンタと、該分周カウンタの分周クロックおよび
これを１クロック単位ずつ遅延したもののうちの１つを
選択する遅延回路と、該遅延回路で選択された分周クロ
ックに同期して前記入力データをＮ本の並列変換し送出
する直並列変換回路と、この並列変換した入力デタのそ
れぞれのフレーム同期パターン照合を行う同期パターン
検出回路と、このフレーム同期パターン照合の結果に応
答して前記遅延回路の前記選択を制御する同期位置検出
回路とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のブロック図であ
る。直並列変換回路１の並列出力に、それぞれパターン
照合用のシフトレジスタ８〜１１を設けた同期パターン
検出回路３を接続し、この検出結果Ｐ１ 〜Ｐ４ 同期
位置検出回路４へ入力し、分周カウンタ２の出力側に接
続された遅延回路６に選択制御をかける構成を有してい
る。
る。直並列変換回路１の並列出力に、それぞれパターン
照合用のシフトレジスタ８〜１１を設けた同期パターン
検出回路３を接続し、この検出結果Ｐ１ 〜Ｐ４ 同期
位置検出回路４へ入力し、分周カウンタ２の出力側に接
続された遅延回路６に選択制御をかける構成を有してい
る。
【０００７】フレーム同期回路１に入力された高速ディ
ジタル信号は、直並列変換回路１によって４系統に分離
される。それぞれの系列に対して同期パターン検出回路
３によりパターン照合を行う。この時の分周カウンタ２
の初期状態により、４種類の照合パターンに出合う可能
性があり、直並列変換回路１の出力パターンはサイクリ
ックに入れ替わる可能性がある。例えば、入力データと
して（Ｆ６２８）ｈ ＝（１１１１０１１０００１０１
０００）の６ビットのディジタル信号が入力された場合
について説明する。この場合、直並列変換回路１の出力
パターンｄ１ 〜ｄ４ は、表１に示すような（１）〜
（４）の状態が有り得る。
ジタル信号は、直並列変換回路１によって４系統に分離
される。それぞれの系列に対して同期パターン検出回路
３によりパターン照合を行う。この時の分周カウンタ２
の初期状態により、４種類の照合パターンに出合う可能
性があり、直並列変換回路１の出力パターンはサイクリ
ックに入れ替わる可能性がある。例えば、入力データと
して（Ｆ６２８）ｈ ＝（１１１１０１１０００１０１
０００）の６ビットのディジタル信号が入力された場合
について説明する。この場合、直並列変換回路１の出力
パターンｄ１ 〜ｄ４ は、表１に示すような（１）〜
（４）の状態が有り得る。
【０００８】
【０００９】それぞれの場合に付き、４系統の同期パタ
ーン検出回路３にてパターン照合を行い、状態（１）〜
（４）のいずれのパターンの照合したかに応じて、分周
カウンタの出力側に接続された遅延回路６に対し２ビッ
トの制御データＳ１ ，Ｓ２ を送り、セレクタ７の選
択接続を変えることにより、フレーム照合パターンの１
ビット目をフレーム同期回路の出力データ（１）から、
２ビット目を出力データ（２）から、３ビット目を出力
データ（３）から、４ビット目を出力データ（４）から
取り出すようにタイミング制御できる。
ーン検出回路３にてパターン照合を行い、状態（１）〜
（４）のいずれのパターンの照合したかに応じて、分周
カウンタの出力側に接続された遅延回路６に対し２ビッ
トの制御データＳ１ ，Ｓ２ を送り、セレクタ７の選
択接続を変えることにより、フレーム照合パターンの１
ビット目をフレーム同期回路の出力データ（１）から、
２ビット目を出力データ（２）から、３ビット目を出力
データ（３）から、４ビット目を出力データ（４）から
取り出すようにタイミング制御できる。
【００１０】
【発明の効果】以上説明したように本発明は、分周カウ
ンタによって制御された直並列変換回路の出力にそれぞ
れ同期パターン検出回路を接続し、同期位置検出回路に
よってビット同期を確立するとともに、出力データ信号
のチャンネル選択を行う構成のフレーム同期回路に、同
期パターン照合結果に応じて分周カウンタの出力側に接
続された遅延回路にタイミング制御をかけて、直並列変
換回路の出力タイミングを制御するとにより、従来より
も小規模な高速同期回路を実現できるという効果がある
。
ンタによって制御された直並列変換回路の出力にそれぞ
れ同期パターン検出回路を接続し、同期位置検出回路に
よってビット同期を確立するとともに、出力データ信号
のチャンネル選択を行う構成のフレーム同期回路に、同
期パターン照合結果に応じて分周カウンタの出力側に接
続された遅延回路にタイミング制御をかけて、直並列変
換回路の出力タイミングを制御するとにより、従来より
も小規模な高速同期回路を実現できるという効果がある
。
【図１】本発明の実施例のブロック図である。
【図２】従来回路のブロック図である。
１ 直並列変換回路
２ 分周カウンタ
３ 同期パターン検出回路
４ 同期位置検出回路
５ チャンネルセレクタ
６ 遅延回路
７ セレクタ
８〜１１ シフトレジスタ
Claims (1)
- 【請求項１】 入力データと同期したクロック信号を
Ｎ分周する分周カウンタと、該分周カウンタの分周クロ
ックおよびこれを１クロック単位ずつ遅延したもののう
ちの１つを選択する遅延回路と、該遅延回路で選択され
た分周クロックに同期して前記入力データをＮ本の並列
変換し送出する直並列変換回路と、この並列変換した入
力デタのそれぞれのフレーム同期パターン照合を行う同
期パターン検出回路と、このフレーム同期パターン照合
の結果に応答して前記遅延回路の前記選択を制御する同
期位置検出回路とを備えていることを特徴とするフレー
ム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038251A JPH04276936A (ja) | 1991-03-05 | 1991-03-05 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038251A JPH04276936A (ja) | 1991-03-05 | 1991-03-05 | フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276936A true JPH04276936A (ja) | 1992-10-02 |
Family
ID=12520097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3038251A Pending JPH04276936A (ja) | 1991-03-05 | 1991-03-05 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019501577A (ja) * | 2015-11-30 | 2019-01-17 | レイセオン カンパニー | ビームフォーミングエンジン |
-
1991
- 1991-03-05 JP JP3038251A patent/JPH04276936A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019501577A (ja) * | 2015-11-30 | 2019-01-17 | レイセオン カンパニー | ビームフォーミングエンジン |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0773219B2 (ja) | 並直列変換装置 | |
| CA2008228C (en) | Phase adjustment circuit | |
| JPH04276936A (ja) | フレーム同期回路 | |
| JP2000078026A (ja) | 直列通信インタ―フェ―ス回路 | |
| JP2621668B2 (ja) | フレーム同期回路 | |
| JPH04276937A (ja) | フレーム同期回路 | |
| DE59008629D1 (de) | Synchronisierungseinrichtung für hohe Datenraten. | |
| JPS63245032A (ja) | 高速フレ−ム同期方式 | |
| JPH0477134A (ja) | 多重信号分離回路 | |
| JPH04247735A (ja) | フレーム同期回路 | |
| JPH0323731A (ja) | フレーム同期回路 | |
| US7116738B1 (en) | Data synchronization apparatus and method | |
| JP2586340B2 (ja) | 試験信号挿入回路 | |
| JPH11205101A (ja) | 位相追従装置 | |
| JPH1168726A (ja) | クロック切替え回路 | |
| US6801055B1 (en) | Data driven clocking | |
| JPH06244890A (ja) | ディジタル処理型直交検波回路 | |
| JPH0611133B2 (ja) | フレ−ム位相制御回路 | |
| JPH0774654A (ja) | 多重化回路 | |
| JPH06112784A (ja) | パルス発生回路 | |
| JPH04227140A (ja) | フレーム同期装置 | |
| JPS62152029A (ja) | クロツク制御回路 | |
| JPH04284744A (ja) | 位相差吸収装置 | |
| JPS62137930A (ja) | フレ−ムカウンタ | |
| JPS5952856B2 (ja) | 位相調整方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981201 |