JPH04276937A - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JPH04276937A JPH04276937A JP3038269A JP3826991A JPH04276937A JP H04276937 A JPH04276937 A JP H04276937A JP 3038269 A JP3038269 A JP 3038269A JP 3826991 A JP3826991 A JP 3826991A JP H04276937 A JPH04276937 A JP H04276937A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency division
- selector
- detection circuit
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000012795 verification Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフレーム同期回路に関す
る。
る。
【０００２】
【従来の技術】従来、高速ディジタル信号の伝送に使用
されるフレーム同期回路は、高速動作部分を極力少なく
するために、図２のように構成されている。すなわち、
高速ディジタル信号の入力信号は、フレーム同期回路の
入力以降の信号処理を低速化するために、直並列変換回
路１にて直並列変換され、１／Ｎの速度のディジタル信
号に変換される。図２では、１／４の速度に一例として
１：４（Ｎ＝４）に直並列変換する場合を例示している
。並列低速化されたディジタル信号は、フレーム同期パ
ターンを照合するためのシフトレジスタ８〜１１をもつ
同期パターン検出回路３にて、パターン照合される。 パターン照合すべき入力データが入力されたとき、分周
カウンタ２の初期状態により、直並列変換回路１の並列
出力パターンは、分割数に応じた数だけサイクリックに
入れ替わる可能性がある。従って、それぞれの場合につ
いて４系統の同期パターン検出回路３にてパターン照合
を行い、いずれのパターンに照合しかたに応じてチャン
ネルセレクタの５の入出力接続に制御をかけて、入力パ
ターンの順番に対応させて出力データ（１）〜（４）の
順番を入れ変える必要がある。一方、同期パターン検出
回路３にて検出されたフレーム情報は、同期位置検出回
路４よりフレーム同期パルスとして出力される。
されるフレーム同期回路は、高速動作部分を極力少なく
するために、図２のように構成されている。すなわち、
高速ディジタル信号の入力信号は、フレーム同期回路の
入力以降の信号処理を低速化するために、直並列変換回
路１にて直並列変換され、１／Ｎの速度のディジタル信
号に変換される。図２では、１／４の速度に一例として
１：４（Ｎ＝４）に直並列変換する場合を例示している
。並列低速化されたディジタル信号は、フレーム同期パ
ターンを照合するためのシフトレジスタ８〜１１をもつ
同期パターン検出回路３にて、パターン照合される。 パターン照合すべき入力データが入力されたとき、分周
カウンタ２の初期状態により、直並列変換回路１の並列
出力パターンは、分割数に応じた数だけサイクリックに
入れ替わる可能性がある。従って、それぞれの場合につ
いて４系統の同期パターン検出回路３にてパターン照合
を行い、いずれのパターンに照合しかたに応じてチャン
ネルセレクタの５の入出力接続に制御をかけて、入力パ
ターンの順番に対応させて出力データ（１）〜（４）の
順番を入れ変える必要がある。一方、同期パターン検出
回路３にて検出されたフレーム情報は、同期位置検出回
路４よりフレーム同期パルスとして出力される。
【０００３】
【発明が解決しようとする課題】上述した従来のフレー
ム同期回路は、直並列変換した後に各系列に対して同期
パターン検出を行なうが、分周カウンタ２の初期状態に
よって、出力されるデータの順番が入れ替わるため、同
期パターン系列に応じて出力データ系列の順番を切り替
えるためのチャンネルセレクタ５が必要であり、回路規
模が大形になるという欠点を有している。
ム同期回路は、直並列変換した後に各系列に対して同期
パターン検出を行なうが、分周カウンタ２の初期状態に
よって、出力されるデータの順番が入れ替わるため、同
期パターン系列に応じて出力データ系列の順番を切り替
えるためのチャンネルセレクタ５が必要であり、回路規
模が大形になるという欠点を有している。
【０００４】
【課題を解決するための手段】本発明のフレーム同期回
路は、入力データと同期したクロック信号をＮ分周する
分周カウンタと、該分周カウンタの複数の出力信号から
分周タイミングを示す信号と発生させるセレクタと、該
セレクタから与えられる分周タイミング信号に応答して
前記入力データをＮ本に並列変換し送出する直並列変換
回路と、この並列変換した入力データのそれぞれのフレ
ーム同期パターン照合を行う同期パターン検出回路と、
このフレーム同期パターン照合の結果に応答して前記セ
レクタの分周タイミングを制御する同期位置検出回路と
を備えている。
路は、入力データと同期したクロック信号をＮ分周する
分周カウンタと、該分周カウンタの複数の出力信号から
分周タイミングを示す信号と発生させるセレクタと、該
セレクタから与えられる分周タイミング信号に応答して
前記入力データをＮ本に並列変換し送出する直並列変換
回路と、この並列変換した入力データのそれぞれのフレ
ーム同期パターン照合を行う同期パターン検出回路と、
このフレーム同期パターン照合の結果に応答して前記セ
レクタの分周タイミングを制御する同期位置検出回路と
を備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のブロック図であ
る。直並列変換回路１の並列出力に、それぞれパターン
照合のシフトレジスタ８〜１１を設けた同期パターン検
出回路３を接続し、この検出結果を同期位置検出回路４
へ入力し、分周カウンタ２の出力側に接続されたセレク
タ回路６に選択制御をかけた構成を有している。
る。直並列変換回路１の並列出力に、それぞれパターン
照合のシフトレジスタ８〜１１を設けた同期パターン検
出回路３を接続し、この検出結果を同期位置検出回路４
へ入力し、分周カウンタ２の出力側に接続されたセレク
タ回路６に選択制御をかけた構成を有している。
【０００７】フレーム同期回路１に入力された高速ディ
ジタル信号は、直並列変換回路１によって４系列に分離
される。それぞれの系列に対して同期パターン検出回路
３によりパターン照合を行う。この時の分周カウンタ２
の初期状態により、４種類の照合パターンに出合う可能
性があり、直並列変換回路１の出力パターンはサイクリ
ックに入れ替わる可能性がある。例えば、入力データと
して（Ｆ６２８）ｈ ＝（１１１１０１１０００１０１
０００）の１６ビットのディジタル信号が入力された場
合について説明する。この場合、直並列変換回路１の出
力パターンｄ１ 〜ｄ４ は、表１に示すような（１）
〜（４）の状態が有り得る。
ジタル信号は、直並列変換回路１によって４系列に分離
される。それぞれの系列に対して同期パターン検出回路
３によりパターン照合を行う。この時の分周カウンタ２
の初期状態により、４種類の照合パターンに出合う可能
性があり、直並列変換回路１の出力パターンはサイクリ
ックに入れ替わる可能性がある。例えば、入力データと
して（Ｆ６２８）ｈ ＝（１１１１０１１０００１０１
０００）の１６ビットのディジタル信号が入力された場
合について説明する。この場合、直並列変換回路１の出
力パターンｄ１ 〜ｄ４ は、表１に示すような（１）
〜（４）の状態が有り得る。
【０００８】
【０００９】それぞれの場合に付き、４系統の同期パタ
ーン検出回路３にてパターン照合を行い、状態（１）〜
（４）のいずれのパターンに照合したかに応じて、分周
カウンタ２の出力側に接続されたセレクタ６に対し２ビ
ットの制御データＳ１ ，Ｓ２ を送り、セレクタ６の
接続を分周カウンタ２の出力Ｃ１ ，Ｃ２ の一方に設
定させることにより、フレーム照合パターンの１ビット
目をフレーム同期回路の出力データ（１）から、２ビッ
ト目を出力データ（２）から、３ビット目を出力データ
（３）から、４ビット目を出力データ（４）から取り出
すようにタイミング制御できる。
ーン検出回路３にてパターン照合を行い、状態（１）〜
（４）のいずれのパターンに照合したかに応じて、分周
カウンタ２の出力側に接続されたセレクタ６に対し２ビ
ットの制御データＳ１ ，Ｓ２ を送り、セレクタ６の
接続を分周カウンタ２の出力Ｃ１ ，Ｃ２ の一方に設
定させることにより、フレーム照合パターンの１ビット
目をフレーム同期回路の出力データ（１）から、２ビッ
ト目を出力データ（２）から、３ビット目を出力データ
（３）から、４ビット目を出力データ（４）から取り出
すようにタイミング制御できる。
【００１０】
【発明の効果】以上説明したように本発明は、分周カウ
ンタによって制御された直並列変換回路の出力にそれぞ
れ同期パターン検出回路を接続し、同期位置検出回路に
よってビット同期を確立するとともに、出力データ信号
のチャンネル選択を行う構成のフレーム同期回路に、同
期照合パターンの系列に応じて分周カウンタの出力側に
接続されたセレクタタイミングに制御をかて、直並列変
換回路の出力タイミングを制御することにより、従来よ
りも小規模な高速同期回路を実現できるという効果があ
る。
ンタによって制御された直並列変換回路の出力にそれぞ
れ同期パターン検出回路を接続し、同期位置検出回路に
よってビット同期を確立するとともに、出力データ信号
のチャンネル選択を行う構成のフレーム同期回路に、同
期照合パターンの系列に応じて分周カウンタの出力側に
接続されたセレクタタイミングに制御をかて、直並列変
換回路の出力タイミングを制御することにより、従来よ
りも小規模な高速同期回路を実現できるという効果があ
る。
【図１】本発明の実施例のブロック図
【図２】従来回路のブロック図
１ 直並列変換回路
２ 分周カウンタ
３ 同期パターン検出回路
４ 同期位置検出回路
５ チャンネルセレクタ
６ セレクタ
８〜１１ シフトレジスタ
Claims (1)
- 【請求項１】 入力データと同期したクロック信号を
Ｎ分周する分周カウンタと、該分周カウンタの複数の出
力信号から分周タイミングを示す信号と発生させるセレ
クタと、該セレクタから与えられる分周タイミング信号
に応答して前記入力データをＮ本に並列変換し送出する
直並列変換回路と、この並列変換した入力データのそれ
ぞれのフレーム同期パターン照合を行う同期パターン検
出回路と、このフレーム同期パターン照合の結果に応答
して前記セレクタの分周タイミングを制御する同期位置
検出回路とを備えていることを特徴とするフレーム同期
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038269A JP3038948B2 (ja) | 1991-03-05 | 1991-03-05 | フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038269A JP3038948B2 (ja) | 1991-03-05 | 1991-03-05 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04276937A true JPH04276937A (ja) | 1992-10-02 |
| JP3038948B2 JP3038948B2 (ja) | 2000-05-08 |
Family
ID=12520600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3038269A Expired - Fee Related JP3038948B2 (ja) | 1991-03-05 | 1991-03-05 | フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038948B2 (ja) |
-
1991
- 1991-03-05 JP JP3038269A patent/JP3038948B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3038948B2 (ja) | 2000-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |
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