JP2504459B2 - デジタル回線マルチドロツプ回路 - Google Patents
デジタル回線マルチドロツプ回路Info
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- JP2504459B2 JP2504459B2 JP62094129A JP9412987A JP2504459B2 JP 2504459 B2 JP2504459 B2 JP 2504459B2 JP 62094129 A JP62094129 A JP 62094129A JP 9412987 A JP9412987 A JP 9412987A JP 2504459 B2 JP2504459 B2 JP 2504459B2
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- JP
- Japan
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- data
- circuit
- storage circuit
- data storage
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Description
【発明の詳細な説明】 〔概要〕 各子局から親局へ上がって来る時分割多重データのう
ち同じ回線番号の子局の時分割多重データ同士のOR論理
をとる機能をもつデジタル回線マルチドロップ回路にお
いて，アドレス制御記憶回路と，第１のデータ記憶回
路，第２のデータ記憶回路，および第３のデータ記憶回
路と，第１のセレクタ，第２のセレクタ，および第３の
セレクタとを備え，アドレス制御記憶回路は，単位時間
中のタイムスロットの順番を表すチヤネル番号に対応し
た回線番号を記憶しており，第１のデータ記憶回路，第
２のデータ記憶回路，および第３のデータ記憶回路は，
アドレス制御記憶回路から読み出されたチャネル番号に
基づいてアクセスされ，第１のセレクタ，第２のセレク
タ，および第３のセレクタは，第１のデータ記憶回路，
第２のデータ記憶回路，および第３のデータ記憶回路に
対して，既に書き込まれているデータを読み出し，当該
データと新しく入力されたデータを回線番号対応にOR論
理をとり，その結果の出力番号を書き込む動作と，既に
書き込まれた内容を保持する動作と，初期設定する動作
とを並列にそれぞれ順次繰り返して制御するように構成
することにより，データの先頭ビットを気にすることな
く任意の入力データ同士でOR論理をとれるようにする。
ち同じ回線番号の子局の時分割多重データ同士のOR論理
をとる機能をもつデジタル回線マルチドロップ回路にお
いて，アドレス制御記憶回路と，第１のデータ記憶回
路，第２のデータ記憶回路，および第３のデータ記憶回
路と，第１のセレクタ，第２のセレクタ，および第３の
セレクタとを備え，アドレス制御記憶回路は，単位時間
中のタイムスロットの順番を表すチヤネル番号に対応し
た回線番号を記憶しており，第１のデータ記憶回路，第
２のデータ記憶回路，および第３のデータ記憶回路は，
アドレス制御記憶回路から読み出されたチャネル番号に
基づいてアクセスされ，第１のセレクタ，第２のセレク
タ，および第３のセレクタは，第１のデータ記憶回路，
第２のデータ記憶回路，および第３のデータ記憶回路に
対して，既に書き込まれているデータを読み出し，当該
データと新しく入力されたデータを回線番号対応にOR論
理をとり，その結果の出力番号を書き込む動作と，既に
書き込まれた内容を保持する動作と，初期設定する動作
とを並列にそれぞれ順次繰り返して制御するように構成
することにより，データの先頭ビットを気にすることな
く任意の入力データ同士でOR論理をとれるようにする。
本発明は，時分割多重されたデータに対するマルチド
ロップ回線を構成するための回路，特に上り回線を構成
するために必要なデジタル回線マルチドロップ回路に関
する。
ロップ回線を構成するための回路，特に上り回線を構成
するために必要なデジタル回線マルチドロップ回路に関
する。
マルチドロップ回線は，親局に複数の子局を一つのデ
ジタル回線で接続するものである。
ジタル回線で接続するものである。
親局から子局にデータを伝送する場合には，親局から
全ての子局に同一のデータを伝送するだけでよい。一
方，各子局から親局への上り回線については，デジタル
回線は一つであるから，各子局からのデータのOR論理を
とる必要がある。（OR論理とは，論理ORではなく，後で
分解できるように集合化することを意味する。）この要
求を満たすものが，デジタル回線マルチドロップ回路で
ある。
全ての子局に同一のデータを伝送するだけでよい。一
方，各子局から親局への上り回線については，デジタル
回線は一つであるから，各子局からのデータのOR論理を
とる必要がある。（OR論理とは，論理ORではなく，後で
分解できるように集合化することを意味する。）この要
求を満たすものが，デジタル回線マルチドロップ回路で
ある。
親局がある特定の子局からのデータを受信する方法
は，親局側で，デジタル回線マルチドロップ回路が作成
した各子局からのデータのOR論理データと，当該子局が
発信する固有の応答信号とのAND論理をとって，特定の
子局からのデータのみを取り出すことにより行われる。
は，親局側で，デジタル回線マルチドロップ回路が作成
した各子局からのデータのOR論理データと，当該子局が
発信する固有の応答信号とのAND論理をとって，特定の
子局からのデータのみを取り出すことにより行われる。
以下，従来のデジタル回線マルチドロップ回路につい
て説明する。
て説明する。
第５図は従来例を示す図，第６図は従来例のタイムチ
ャートを示す図である。
ャートを示す図である。
第５図において,51はOR回路,52はｍビットシフトレジ
スタ,53はAND回路である。
スタ,53はAND回路である。
OR回路51は，入力データとｍビットシフトレジスタを
通ったデータとのORをとるためのものである。
通ったデータとのORをとるためのものである。
ｍビットシフトレジスタ52は,OR回路51を通ったデー
タをｍビット遅延させるためのものである。
タをｍビット遅延させるためのものである。
AND回路53は,OR回路制御信号を入力してｍビットシフ
トレジスタ52を通ったデータの先頭を揃えるためのもの
である。
トレジスタ52を通ったデータの先頭を揃えるためのもの
である。
ここで，第６図の従来例のタイムチャートに示すよう
に、A,B,C,Dの４個の子局から，それぞれｍビットのデ
ータを時分割した信号が入力される場合を考える。入力
データは，“A1"“B1"“C1"“D1"の順に入力される。
に、A,B,C,Dの４個の子局から，それぞれｍビットのデ
ータを時分割した信号が入力される場合を考える。入力
データは，“A1"“B1"“C1"“D1"の順に入力される。
各入力データは,OR回路51を通った後,mビットシフト
レジスタ52によりｍビット遅延され,AND回路53でOR回路
制御信号によりゲーティングされてからｍビット遅れた
入力データとOR論理をとられる。
レジスタ52によりｍビット遅延され,AND回路53でOR回路
制御信号によりゲーティングされてからｍビット遅れた
入力データとOR論理をとられる。
その結果,1番目のタイムスロットでは出力データとし
て“A1"が得られ,2番目のタイムスロットでは出力デー
タとして“A1＋B1"が得られ,3番目のタイムスロットで
は出力データとして“A1＋B1＋C1"が得られ,4番目のタ
イムスロットでは出力データとして“A1＋B1＋C1＋D1"
が得られる。
て“A1"が得られ,2番目のタイムスロットでは出力デー
タとして“A1＋B1"が得られ,3番目のタイムスロットで
は出力データとして“A1＋B1＋C1"が得られ,4番目のタ
イムスロットでは出力データとして“A1＋B1＋C1＋D1"
が得られる。
以上のように,4番目のタイムスロットでは出力データ
として，入力データ“A1"〜“D1"のOR論理“A1＋B1＋C1
＋D1"が得られる。
として，入力データ“A1"〜“D1"のOR論理“A1＋B1＋C1
＋D1"が得られる。
従来のデジタル回線マルチドロップ回路には，次の問
題点があった。
題点があった。
（１）OR論理をとるデータは必ず隣接したタイムスロッ
トに時分割多重されていなければならない。即ち，マル
チドロップ回線を構成している場合，同一回線の子局の
データは，必ず連続したタイムスロットに時分割多重さ
れている必要がある。具体的には，例えば,A,B,C,Dの各
子局のデータ“A1"“B1"“C1"“D1"は，必ずこの順番で
デジタル回線マルチドロップ回路に入力されなければな
らない。
トに時分割多重されていなければならない。即ち，マル
チドロップ回線を構成している場合，同一回線の子局の
データは，必ず連続したタイムスロットに時分割多重さ
れている必要がある。具体的には，例えば,A,B,C,Dの各
子局のデータ“A1"“B1"“C1"“D1"は，必ずこの順番で
デジタル回線マルチドロップ回路に入力されなければな
らない。
（２）各子局から上がって来るデータのOR論理をとる
際，当該データの先頭ビットを示す信号（第６図に示す
OR回路制御信号“L"）をOR制御回路から加えなければな
らない。
際，当該データの先頭ビットを示す信号（第６図に示す
OR回路制御信号“L"）をOR制御回路から加えなければな
らない。
（３）上記のような制限があるために，タイムスロット
を連続して割り当てる回路と，各データの先頭ビットを
示す回路とが別に必要になるため，装置構成が複雑にな
る。
を連続して割り当てる回路と，各データの先頭ビットを
示す回路とが別に必要になるため，装置構成が複雑にな
る。
本発明に係るデジタル回線マルチドロップ回路は，次
のように構成する。
のように構成する。
各子局から親局へ上がって来る時分割多重データのう
ち同じ回線番号の子局の時分割多重データ同士のOR論理
をとる機能をもつデジタル回線マルチドロップ回路にお
いて， アドレス制御記憶回路と，第１のデータ記憶回路，第
２のデータ記憶回路，および第３のデータ記憶回路と，
第１のセレクタ，第２のセレクタ，および第３のセレク
タとを備え， アドレス制御記憶回路は，単位時間中のタイムスロッ
トの順番を表すチヤネル番号に対応した回線番号を記憶
しており， 第１のデータ記憶回路，第２のデータ記憶回路，およ
び第３のデータ記憶回路は，アドレス制御記憶回路から
読み出されたチャネル番号に基づいてアクセスされ， 第１のセレクタ，第２のセレクタ，および第３のセレ
クタは，第１のデータ記憶回路，第２のデータ記憶回
路，および第３のデータ記憶回路に対して， 既に書き込まれているデータを読み出し，当該データ
と新しく入力されたデータを回線番号対応にOR論理をと
り，その結果の出力番号を書き込む動作と， 既に書き込まれた内容を保持する動作と， 初期設定する動作 とを並列にそれぞれ順次繰り返して制御するように構
成する。
ち同じ回線番号の子局の時分割多重データ同士のOR論理
をとる機能をもつデジタル回線マルチドロップ回路にお
いて， アドレス制御記憶回路と，第１のデータ記憶回路，第
２のデータ記憶回路，および第３のデータ記憶回路と，
第１のセレクタ，第２のセレクタ，および第３のセレク
タとを備え， アドレス制御記憶回路は，単位時間中のタイムスロッ
トの順番を表すチヤネル番号に対応した回線番号を記憶
しており， 第１のデータ記憶回路，第２のデータ記憶回路，およ
び第３のデータ記憶回路は，アドレス制御記憶回路から
読み出されたチャネル番号に基づいてアクセスされ， 第１のセレクタ，第２のセレクタ，および第３のセレ
クタは，第１のデータ記憶回路，第２のデータ記憶回
路，および第３のデータ記憶回路に対して， 既に書き込まれているデータを読み出し，当該データ
と新しく入力されたデータを回線番号対応にOR論理をと
り，その結果の出力番号を書き込む動作と， 既に書き込まれた内容を保持する動作と， 初期設定する動作 とを並列にそれぞれ順次繰り返して制御するように構
成する。
第１図は，本発明の基本構成を示す図である。
第１図において,1はOR回路,2,3,4はAND回路,5はアド
レス制御記憶回路（ACM）,6は第１のデータ記憶回路（D
M1）,7は第２のデータ記憶回路（DM2）,8は第３のデー
タ記憶回路（DM3）,9,10,11はセレクタ（SEL1,SEL2,SEL
3）である。
レス制御記憶回路（ACM）,6は第１のデータ記憶回路（D
M1）,7は第２のデータ記憶回路（DM2）,8は第３のデー
タ記憶回路（DM3）,9,10,11はセレクタ（SEL1,SEL2,SEL
3）である。
アドレス制御記憶回路（ACM）５は，チャネル番号対
応で回線番号を記憶する記憶回路である。
応で回線番号を記憶する記憶回路である。
第１のデータ記憶回路（DM1）6,第２のデータ記憶回
路（DM2）７及び第３のデータ記憶回路（DM3）８は，ア
ドレス制御記憶回路（ACM）５から読み出された回線番
号に基づいてアクセスされる。
路（DM2）７及び第３のデータ記憶回路（DM3）８は，ア
ドレス制御記憶回路（ACM）５から読み出された回線番
号に基づいてアクセスされる。
セレクタ（SEL1,SEL2,SEL3）9,10,11は，入力データ
を回線番号対応にORをとった出力信号の書き込みと，書
き込み内容の保持と，初期設定とを順次繰り返し制御す
るためのものである。
を回線番号対応にORをとった出力信号の書き込みと，書
き込み内容の保持と，初期設定とを順次繰り返し制御す
るためのものである。
入力データは，第１のサイクルで，第１のデータ記憶
回路（DM1）6,第２のデータ記憶回路（DM2）７及び第３
のデータ記憶回路（DM3）８のうち書き込み状態にある
データ記憶回路（DM）に,OR論理をとるべき相手のデー
タとOR論理をとった後，書き込まれる。
回路（DM1）6,第２のデータ記憶回路（DM2）７及び第３
のデータ記憶回路（DM3）８のうち書き込み状態にある
データ記憶回路（DM）に,OR論理をとるべき相手のデー
タとOR論理をとった後，書き込まれる。
次に，第２のサイクルで，データが書き込まれたデー
タ記憶回路（DM）は，その内容を保持する保持状態とな
る。即ち，このサイクルでデータが出力される。
タ記憶回路（DM）は，その内容を保持する保持状態とな
る。即ち，このサイクルでデータが出力される。
さらに，第３のサイクルでデータ記憶回路（DM）は，
初期設定される。
初期設定される。
第１図の本発明の基本構成図を基に本発明の実施例を
説明する。
説明する。
アドレス制御記憶回路（ACM）５は，第２図にその１
例を示すように，単位時間Ｔ中のタイムスロットの順番
を表すチャネル番号対応に,3個の回線番号を記憶する記
憶回路である。
例を示すように，単位時間Ｔ中のタイムスロットの順番
を表すチャネル番号対応に,3個の回線番号を記憶する記
憶回路である。
アドレス制御記憶回路（ACM）５からは，第４図に示
すタイムチャートのチャネル番号ａに対応した回線番号
ｂが読み出される。
すタイムチャートのチャネル番号ａに対応した回線番号
ｂが読み出される。
以下，第１図に示すマルチドロップ回路の動作を具体
的に説明する。
的に説明する。
制御信号ｃが“E"の時，書き込み信号f,gがデータ記
憶回路（DM1）６及びデータ記憶回路（DM2）７に加えら
れる。一方，選択信号ｓによりセレクタ（SEL1）９は，
データ記憶回路（DM1）６の読み出し出力信号を選択出
力し，セレクタ（SEL2）10は，データ記憶回路（DM3）
８の読み出し出力信号を選択出力する。
憶回路（DM1）６及びデータ記憶回路（DM2）７に加えら
れる。一方，選択信号ｓによりセレクタ（SEL1）９は，
データ記憶回路（DM1）６の読み出し出力信号を選択出
力し，セレクタ（SEL2）10は，データ記憶回路（DM3）
８の読み出し出力信号を選択出力する。
また，制御信号d,eは“L"であるから,AND回路3,4の出
力k,lは“L"となり，データ記憶回路（DM2）７には書き
込み信号ｇが加えられるので，データ記憶回路（DM2）
７は全て“0"の記憶内容となる。即ち，初期設定される
ことになる。
力k,lは“L"となり，データ記憶回路（DM2）７には書き
込み信号ｇが加えられるので，データ記憶回路（DM2）
７は全て“0"の記憶内容となる。即ち，初期設定される
ことになる。
以上のように，データ記憶回路（DM1）６に回線番号
対応に入力データのOR論理が書き込まれている間，デー
タ記憶回路（DM2）７は初期設定を行い，データ記憶回
路（DM3）８は書き込み内容の保持を行う。
対応に入力データのOR論理が書き込まれている間，デー
タ記憶回路（DM2）７は初期設定を行い，データ記憶回
路（DM3）８は書き込み内容の保持を行う。
したがって，書き込み内容の保持を行っているデータ
記憶回路（DM3）８が保持しているデータを読み出せ
ば，第４図のタイムチャートに示したように，同一回線
番号のチャネル同士がOR論理をとった出力が得られる。
記憶回路（DM3）８が保持しているデータを読み出せ
ば，第４図のタイムチャートに示したように，同一回線
番号のチャネル同士がOR論理をとった出力が得られる。
第３図は，本実施例における第１のデータ記憶回路
（DM1）6,第２のデータ記憶回路（DM2）７及び第３のデ
ータ記憶回路（DM3）８の状態遷移を示したものであ
る。
（DM1）6,第２のデータ記憶回路（DM2）７及び第３のデ
ータ記憶回路（DM3）８の状態遷移を示したものであ
る。
第１のデータ記憶回路（DM1）6,第２のデータ記憶回
路（DM2）７及び第３のデータ記憶回路（DM3）８の各サ
イクルにおける状態は，次のようになる。
路（DM2）７及び第３のデータ記憶回路（DM3）８の各サ
イクルにおける状態は，次のようになる。
第１のサイクルｔにおいては， DM1:書込み状態 DM2:初期設定状態 DM3:データ保持状態 第２のサイクルｔ＋１においては， DM1:データ保持状態 DM2:書込み状態 DM3:初期設定状態 第３のサイクルｔ＋２においては， DM1:初期設定状態 DM2:データ保持状態 DM3:書込み状態 第４のサイクルｔ＋３においては， DM1:書込み状態 DM2:初期設定状態 DM3:データ保持状態 次に，第４図のタイムチャートを具体的に説明する。
入力データは，“A1"“B1"“C1"“D1"“E1"の順に入
力される。
力される。
各入力データは，各サイクルにおいて，既に保持され
ているデータとOR論理されて，回線番号に対応したタイ
ムスロットに格納される。
ているデータとOR論理されて，回線番号に対応したタイ
ムスロットに格納される。
第４図で，例えば，第２のサイクル（図の中央）にお
いては，各データ記憶回路（DM）は， DM1:データ保持状態 DM2:書込み状態 DM3:初期設定状態 という状態にある。
いては，各データ記憶回路（DM）は， DM1:データ保持状態 DM2:書込み状態 DM3:初期設定状態 という状態にある。
一方，回線番号ｂは，“1"“2"“1"“2"“2"・・・の
ように設定されているので，各データ記憶回路（DM）
は，次のように動作する。
ように設定されているので，各データ記憶回路（DM）
は，次のように動作する。
DM1は“A1＋C1"“B1＋D1＋E1"“A1＋C1"“B1＋D1＋E
1"“B1＋D1＋E1"・・・の順にデータ保持状態を続け
る。
1"“B1＋D1＋E1"・・・の順にデータ保持状態を続け
る。
DM2には“A2"“B2"“A2＋C2"“B2＋D2"“B2＋D2＋E2"
・・・の順にOR論理データが書き込まれる。
・・・の順にOR論理データが書き込まれる。
DM3は，初期設定状態にある。
出力データは,DM1から“A1＋C1"“B1＋D1＋E1"“A1＋
C1"“B1＋D1＋E1"“B1＋D1＋E1"・・・の順に取り出さ
れる。
C1"“B1＋D1＋E1"“B1＋D1＋E1"・・・の順に取り出さ
れる。
〔発明の効果〕 本発明によれば，時分割多重化されたデータの任意の
タイムスロット同士のOR論理をとることが可能になるの
で，任意のタイムスロット同士のマルチドロップ回線の
構成が可能になる。
タイムスロット同士のOR論理をとることが可能になるの
で，任意のタイムスロット同士のマルチドロップ回線の
構成が可能になる。
また，初期設定を行うことにより,OR回路制御によっ
て各データの先頭ビットを示す必要がなくなる。
て各データの先頭ビットを示す必要がなくなる。
これらにより，タイムスロット変換回路及びOR回路制
御回路を設ける必要がなくなり，装置構成を簡単にする
ことが可能になる。
御回路を設ける必要がなくなり，装置構成を簡単にする
ことが可能になる。
第１図は本発明の基本構成を示す図，第２図は回線番号
の例を示す図，第３図は記憶回路の状態遷移を示す図，
第４図は実施例のタイムチャートを示す図，第５図は従
来例を示す図，第６図は従来例のタイムチャートを示す
図である。 第１図において， 1:OR回路 2,3,4:AND回路 5:アドレス制御記憶回路（ACM） 6:第１のデータ記憶回路（DM1） 7:第２のデータ記憶回路（DM2） 8:第３のデータ記憶回路（DM3） 9,10,11:セレクタ（SEL1,SEL2,SEL3）
の例を示す図，第３図は記憶回路の状態遷移を示す図，
第４図は実施例のタイムチャートを示す図，第５図は従
来例を示す図，第６図は従来例のタイムチャートを示す
図である。 第１図において， 1:OR回路 2,3,4:AND回路 5:アドレス制御記憶回路（ACM） 6:第１のデータ記憶回路（DM1） 7:第２のデータ記憶回路（DM2） 8:第３のデータ記憶回路（DM3） 9,10,11:セレクタ（SEL1,SEL2,SEL3）
Claims (1)
- 【請求項１】各子局から親局へ上がって来る時分割多重
データのうち同じ回線番号の子局の時分割多重データ同
士のOR論理をとる機能をもつデジタル回線マルチドロッ
プ回路において， アドレス制御記憶回路（５）と，第１のデータ記憶回路
（６），第２のデータ記憶回路（７），および第３のデ
ータ記憶回路（８）と，第１のセレクタ（９），第２の
セレクタ（10），および第３のセレクタ（11）とを備
え， アドレス制御記憶回路（５）は，単位時間中のタイムス
ロットの順番を表すチヤネル番号に対応した回線番号を
記憶しており， 第１のデータ記憶回路（６），第２のデータ記憶回路
（７），および第３のデータ記憶回路（８）は，アドレ
ス制御記憶回路（５）から読み出されたチャネル番号に
基づいてアクセスされ， 第１のセレクタ（９），第２のセレクタ（10），および
第３のセレクタ（11）は，第１のデータ記憶回路
（６），第２のデータ記憶回路（７），および第３のデ
ータ記憶回路（８）に対して， 既に書き込まれているデータを読み出し，当該データと
新しく入力されたデータを回線番号対応にOR論理をと
り，その結果の出力信号を書き込む動作と， 既に書き込まれた内容を保持する動作と， 初期設定する動作 とを並列にそれぞれ順次繰り返して制御する ことを特徴とするデジタル回線マルチドロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094129A JP2504459B2 (ja) | 1987-04-16 | 1987-04-16 | デジタル回線マルチドロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094129A JP2504459B2 (ja) | 1987-04-16 | 1987-04-16 | デジタル回線マルチドロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260236A JPS63260236A (ja) | 1988-10-27 |
| JP2504459B2 true JP2504459B2 (ja) | 1996-06-05 |
Family
ID=14101798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094129A Expired - Lifetime JP2504459B2 (ja) | 1987-04-16 | 1987-04-16 | デジタル回線マルチドロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504459B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278301A (ja) * | 1985-05-29 | 1986-12-09 | モ−ビル オイル コ−ポレ−ション | 同伴物除去チムニ−装置及び同伴物除去方法 |
-
1987
- 1987-04-16 JP JP62094129A patent/JP2504459B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278301A (ja) * | 1985-05-29 | 1986-12-09 | モ−ビル オイル コ−ポレ−ション | 同伴物除去チムニ−装置及び同伴物除去方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63260236A (ja) | 1988-10-27 |
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