JPH11224145A - インターフェイス装置 - Google Patents
インターフェイス装置Info
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- JPH11224145A JPH11224145A JP2553498A JP2553498A JPH11224145A JP H11224145 A JPH11224145 A JP H11224145A JP 2553498 A JP2553498 A JP 2553498A JP 2553498 A JP2553498 A JP 2553498A JP H11224145 A JPH11224145 A JP H11224145A
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Abstract
(57)【要約】
【課題】 制御機器と被制御機器との間で制御データを
アクセスする場合に両者間に介在されるインターフェイ
ス装置において、従来よりも回路構成を一層簡素化す
る。 【解決手段】 制御機器から伝送される、被制御機器へ
の制御データの書き込み位置または読み出し位置を制御
するアドレスデータとともに、被制御機器に対する制御
データの書き込み動作モードなのか、あるいは読み出し
動作モードなのかを示すモード識別信号を前記アドレス
データの一部に割り当てた信号を、前記アドレスデータ
とモード識別信号とに分離する手段２と、この分離手段
２で分離されたモード識別信号に基づいて、アドレスデ
ータで指定された被制御機器における制御データの書き
込み動作、または読み出し動作を行うリード／ライト手
段３，４，６とを備える。
アクセスする場合に両者間に介在されるインターフェイ
ス装置において、従来よりも回路構成を一層簡素化す
る。 【解決手段】 制御機器から伝送される、被制御機器へ
の制御データの書き込み位置または読み出し位置を制御
するアドレスデータとともに、被制御機器に対する制御
データの書き込み動作モードなのか、あるいは読み出し
動作モードなのかを示すモード識別信号を前記アドレス
データの一部に割り当てた信号を、前記アドレスデータ
とモード識別信号とに分離する手段２と、この分離手段
２で分離されたモード識別信号に基づいて、アドレスデ
ータで指定された被制御機器における制御データの書き
込み動作、または読み出し動作を行うリード／ライト手
段３，４，６とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のディジタル
制御データをアドレスデータによって指定し、制御デー
タの書き込み、および読み出しを行うインターフェイス
装置に関する。
制御データをアドレスデータによって指定し、制御デー
タの書き込み、および読み出しを行うインターフェイス
装置に関する。
【０００２】
【従来の技術】マイクロコンピュータ(以下、マイコン
という)から各種の制御素子を制御する場合、マイコン
から制御素子に対して制御データを伝送するだけではな
く、制御素子から送信されるその素子の状態などを示す
情報をマイコン側で制御データとして受け取り、マイコ
ンは、その受信した制御データに基づいて制御素子の状
態などを判断し、再び適切な制御データを制御素子に対
して送信するという制御形態が一般的になってきた。
という)から各種の制御素子を制御する場合、マイコン
から制御素子に対して制御データを伝送するだけではな
く、制御素子から送信されるその素子の状態などを示す
情報をマイコン側で制御データとして受け取り、マイコ
ンは、その受信した制御データに基づいて制御素子の状
態などを判断し、再び適切な制御データを制御素子に対
して送信するという制御形態が一般的になってきた。
【０００３】そのため、従来、マイコンと制御素子との
間に介在されるインターフェイス装置においては、マイ
コンからの制御用のデータを制御素子に対して送信する
動作(以下、ライト動作という)と、制御素子からのデー
タを受信してマイコンに転送する動作(以下、リード動
作という)の両方の動作を行うように構成されている。
間に介在されるインターフェイス装置においては、マイ
コンからの制御用のデータを制御素子に対して送信する
動作(以下、ライト動作という)と、制御素子からのデー
タを受信してマイコンに転送する動作(以下、リード動
作という)の両方の動作を行うように構成されている。
【０００４】なお、ここでは、マイコンから制御素子に
送る制御データをライトデータと、制御素子から送信さ
れてマイコン側に取り込まれる制御データをリードデー
タとそれぞれ称するものとする。
送る制御データをライトデータと、制御素子から送信さ
れてマイコン側に取り込まれる制御データをリードデー
タとそれぞれ称するものとする。
【０００５】以下、この種の従来のインターフェイス装
置について、図７および図８を参照して説明する。
置について、図７および図８を参照して説明する。
【０００６】図７は、従来のインターフェイス装置の構
成を示すブロック図である。
成を示すブロック図である。
【０００７】このインターフェイス装置は、データ生成
手段１、アドレスデータ生成手段２、リード／ライト識
別手段８、ライトデータ生成手段３a、リードデータ生
成手段３b、ライトデータ切換手段４、リードデータ切
換手段６、複数のライトレジスタ５，５，…、およびリ
ードレジスタ７，７，…を備えて構成されている。
手段１、アドレスデータ生成手段２、リード／ライト識
別手段８、ライトデータ生成手段３a、リードデータ生
成手段３b、ライトデータ切換手段４、リードデータ切
換手段６、複数のライトレジスタ５，５，…、およびリ
ードレジスタ７，７，…を備えて構成されている。
【０００８】そして、データ生成手段１とリードデータ
生成手段３bとは、図外のマイコンに接続され、また、
ライトレジスタ５，５，…およびリードレジスタ７，
７，…はバスラインを介して図外の制御素子にそれぞれ
接続されている。
生成手段３bとは、図外のマイコンに接続され、また、
ライトレジスタ５，５，…およびリードレジスタ７，
７，…はバスラインを介して図外の制御素子にそれぞれ
接続されている。
【０００９】さらに、ライトレジスタ５，５，…とリー
ドレジスタ７，７，…とは、通し番地が決められてい
る。たとえば、ライトレジスタ５，５，…とリードレジ
スタ７，７，…とがそれぞれ５個ずつあるとすれば、番
地“０”〜“４”までがライトレジスタ５，５，…に、
番地“５”〜“９”までがリードレジスタ７，７，…に
それぞれ割り当てられている。
ドレジスタ７，７，…とは、通し番地が決められてい
る。たとえば、ライトレジスタ５，５，…とリードレジ
スタ７，７，…とがそれぞれ５個ずつあるとすれば、番
地“０”〜“４”までがライトレジスタ５，５，…に、
番地“５”〜“９”までがリードレジスタ７，７，…に
それぞれ割り当てられている。
【００１０】次に、上記構成の動作について、図８に示
すタイミングチャートを参照して説明する。なお、図８
(a)はライト動作時の一転送形態であり、図８(b)はリー
ド動作時の一転送形態である。
すタイミングチャートを参照して説明する。なお、図８
(a)はライト動作時の一転送形態であり、図８(b)はリー
ド動作時の一転送形態である。
【００１１】図外のマイコンから伝送されてきた入力デ
ータＲＸ、データクロックＣＬＫ、データ識別信号ＭＯ
Ｄの３つの信号が共に入力される。
ータＲＸ、データクロックＣＬＫ、データ識別信号ＭＯ
Ｄの３つの信号が共に入力される。
【００１２】ここで、上記のシリアルの入力データＲＸ
には、マイコンから制御素子に送るライトデータＷＲ、
およびライトレジスタ５，５，…あるいはリードレジス
タ７，７，…をアクセスするためのアドレスデータＡＤ
Ｒの２種類が含まれ、両データは時分割で与えられる。
には、マイコンから制御素子に送るライトデータＷＲ、
およびライトレジスタ５，５，…あるいはリードレジス
タ７，７，…をアクセスするためのアドレスデータＡＤ
Ｒの２種類が含まれ、両データは時分割で与えられる。
【００１３】すなわち、図８(a)に示すように、マイコ
ンがライト動作を要求する場合には、マイコンからは、
入力データＲＸとして最初にアドレスデータＡＤＲ(こ
の例ではb3〜b0の４ビット分)が、次にライトデータＷ
Ｒ(この例ではb3〜b0の４ビット分)が与えられる。
ンがライト動作を要求する場合には、マイコンからは、
入力データＲＸとして最初にアドレスデータＡＤＲ(こ
の例ではb3〜b0の４ビット分)が、次にライトデータＷ
Ｒ(この例ではb3〜b0の４ビット分)が与えられる。
【００１４】一方、図８(b)に示すように、マイコンが
リード動作を要求する場合には、マイコンからは、入力
データＲＸとしてアドレスデータＡＤＲ(この例ではb3
〜b0の４ビット分)が与えられるのみで、ライトデータ
ＷＲは含まれない。
リード動作を要求する場合には、マイコンからは、入力
データＲＸとしてアドレスデータＡＤＲ(この例ではb3
〜b0の４ビット分)が与えられるのみで、ライトデータ
ＷＲは含まれない。
【００１５】データクロックＣＬＫは、入力データＲＸ
をサンプリングするための同期用クロックである。ま
た、データ識別信号ＭＯＤは、入力データＲＸがライト
データＷＲであるのか、アドレスデータＡＤＲであるの
かを識別するための信号であって、たとえば、ＭＯＤ＝
１のときに入力データＲＸが存在すれば、それはアドレ
スデータＡＤＲであり、ＭＯＤ＝０のときに入力データ
ＲＸが存在すれば、それはライトデータＷＲであること
を示している。
をサンプリングするための同期用クロックである。ま
た、データ識別信号ＭＯＤは、入力データＲＸがライト
データＷＲであるのか、アドレスデータＡＤＲであるの
かを識別するための信号であって、たとえば、ＭＯＤ＝
１のときに入力データＲＸが存在すれば、それはアドレ
スデータＡＤＲであり、ＭＯＤ＝０のときに入力データ
ＲＸが存在すれば、それはライトデータＷＲであること
を示している。
【００１６】マイコンより伝送されるこれら３つの信号
ＲＸ，ＣＬＫ，ＭＯＤは、共にデータ生成手段１に入力
され、入力データＲＸは、他の信号ＣＬＫ，ＭＯＤに応
じてアドレスデータＡＤＲとライトデータＷＲとに分離
される。
ＲＸ，ＣＬＫ，ＭＯＤは、共にデータ生成手段１に入力
され、入力データＲＸは、他の信号ＣＬＫ，ＭＯＤに応
じてアドレスデータＡＤＲとライトデータＷＲとに分離
される。
【００１７】つまり、データ生成手段１は、入力データ
ＲＸの入力時にデータ識別信号ＭＯＤ＝１であれば、そ
のときの入力データＲＸはアドレスデータＡＤＲである
と判断して、このアドレスデータＡＤＲのみをアドレス
データ生成手段２に出力する。
ＲＸの入力時にデータ識別信号ＭＯＤ＝１であれば、そ
のときの入力データＲＸはアドレスデータＡＤＲである
と判断して、このアドレスデータＡＤＲのみをアドレス
データ生成手段２に出力する。
【００１８】一方、データ生成手段１は、入力データＲ
Ｘの入力時にデータ識別信号ＭＯＤ＝０であれば、その
ときの入力データＲＸはライトデータＷＲであると判断
して、このライトデータＷＲをライトデータ生成手段３
aに出力する。
Ｘの入力時にデータ識別信号ＭＯＤ＝０であれば、その
ときの入力データＲＸはライトデータＷＲであると判断
して、このライトデータＷＲをライトデータ生成手段３
aに出力する。
【００１９】そして、アドレスデータＡＤＲは、アドレ
スデータ生成手段２においてパラレル形式に変換されて
ライトデータ切換手段４、リードデータ切換手段６、お
よびリード／ライト識別手段８にそれぞれ与えられる。
スデータ生成手段２においてパラレル形式に変換されて
ライトデータ切換手段４、リードデータ切換手段６、お
よびリード／ライト識別手段８にそれぞれ与えられる。
【００２０】リード／ライト識別手段８は、読み出し専
用メモリ(以下、ＲＯＭと称す)を備えており、入力され
るアドレスデータＡＤＲに基づいてライト動作の処理を
行うのか、リード動作の処理を行うのかを決定し、その
結果に応じてライトデータ生成手段３aとリードデータ
生成手段３bのいずれか一方を起動する。
用メモリ(以下、ＲＯＭと称す)を備えており、入力され
るアドレスデータＡＤＲに基づいてライト動作の処理を
行うのか、リード動作の処理を行うのかを決定し、その
結果に応じてライトデータ生成手段３aとリードデータ
生成手段３bのいずれか一方を起動する。
【００２１】たとえば、上記の例で、リード／ライト識
別手段８に与えられるアドレスデータＡＤＲが番地
“０”〜“４”の内の一つを指定している場合には、ラ
イト動作と判断してライトデータ生成手段３aを起動す
る。また、アドレスデータＡＤＲが番地“５”〜“９”
の内の一つを指定している場合には、リード動作と判断
してリードデータ生成手段３bを起動する。
別手段８に与えられるアドレスデータＡＤＲが番地
“０”〜“４”の内の一つを指定している場合には、ラ
イト動作と判断してライトデータ生成手段３aを起動す
る。また、アドレスデータＡＤＲが番地“５”〜“９”
の内の一つを指定している場合には、リード動作と判断
してリードデータ生成手段３bを起動する。
【００２２】ここで、ライトデータ生成手段３aが起動
された場合には、データ生成手段１からのシリアルのラ
イトデータＷＲをパラレル形式に変換する。そして、こ
のライトデータＷＲは、ライトデータタイミング信号Ｒ
ＸＴＲＧに同期して、ライトデータ切換手段４に伝送さ
れる。
された場合には、データ生成手段１からのシリアルのラ
イトデータＷＲをパラレル形式に変換する。そして、こ
のライトデータＷＲは、ライトデータタイミング信号Ｒ
ＸＴＲＧに同期して、ライトデータ切換手段４に伝送さ
れる。
【００２３】ライトデータ切換手段４は、入力されたパ
ラレル形式のライトデータＷＲを、アドレスデータＡＤ
Ｒで指定された所定のライトデータレジスタ５に蓄え
る。そして、このライトデータレジスタ５から図外の制
御素子にライトデータＷＲが送出される。
ラレル形式のライトデータＷＲを、アドレスデータＡＤ
Ｒで指定された所定のライトデータレジスタ５に蓄え
る。そして、このライトデータレジスタ５から図外の制
御素子にライトデータＷＲが送出される。
【００２４】一方、リードデータ生成手段３bが起動さ
れた場合には、リードデータ切換手段６は、アドレスデ
ータＡＤＲで指定された一つのリードレジスタ７に既に
蓄えられているリードデータＲＤをパラレルで読み出
し、これをリードデータタイミング信号ＴＸＴＲＧに同
期してリードデータ生成手段３bに送出する。
れた場合には、リードデータ切換手段６は、アドレスデ
ータＡＤＲで指定された一つのリードレジスタ７に既に
蓄えられているリードデータＲＤをパラレルで読み出
し、これをリードデータタイミング信号ＴＸＴＲＧに同
期してリードデータ生成手段３bに送出する。
【００２５】リードデータ生成手段３bは、伝送された
パラレルのリードデータＲＤをシリアル形式に変換した
後、図８(b)に示すように、これを出力データＴＸとし
て図外のマイコンに対して出力する。
パラレルのリードデータＲＤをシリアル形式に変換した
後、図８(b)に示すように、これを出力データＴＸとし
て図外のマイコンに対して出力する。
【００２６】
【発明が解決しようとする課題】図７に示した従来のイ
ンターフェイス装置は、次のような問題がある。
ンターフェイス装置は、次のような問題がある。
【００２７】(１) 前述のように、ライトレジスタ５，
５，…とリードレジスタ７，７，…とは、通しで番地が
決められており、そのため、両レジスタ５，７をアクセ
スするするためのアドレスデータＡＤＲもライト動作と
リード動作に応じてそれぞれ異なる独自のアドレスデー
タを付加する必要がある。
５，…とリードレジスタ７，７，…とは、通しで番地が
決められており、そのため、両レジスタ５，７をアクセ
スするするためのアドレスデータＡＤＲもライト動作と
リード動作に応じてそれぞれ異なる独自のアドレスデー
タを付加する必要がある。
【００２８】このために、制御するデータが増えてきて
レジスタ５，７の数も多くなると、それだけアドレスデ
ータＡＤＲの管理が複雑になり、ライト動作とリード動
作との番地の関連なども分かりにくく、制御ソフトウェ
アを開発する上でも煩雑になる。
レジスタ５，７の数も多くなると、それだけアドレスデ
ータＡＤＲの管理が複雑になり、ライト動作とリード動
作との番地の関連なども分かりにくく、制御ソフトウェ
アを開発する上でも煩雑になる。
【００２９】(２) また、従来のものでは、アドレスデ
ータＡＤＲに基づいてライト動作なのかリード動作なの
を判別するためのリード／ライト識別手段８が別途必要
になる。
ータＡＤＲに基づいてライト動作なのかリード動作なの
を判別するためのリード／ライト識別手段８が別途必要
になる。
【００３０】(３) さらに、従来のものでは、ライトデ
ータ生成手段３aとリードデータ生成手段３bとをそれぞ
れ個別に設けているために、全体の回路構成が複雑にな
っている。
ータ生成手段３aとリードデータ生成手段３bとをそれぞ
れ個別に設けているために、全体の回路構成が複雑にな
っている。
【００３１】本発明は、上記の問題点を解決し、装置内
の回路構成を簡素化するとともに、送受信データのフォ
ーマットも簡素化できるインターフェイス装置を提供す
ること課題とする。
の回路構成を簡素化するとともに、送受信データのフォ
ーマットも簡素化できるインターフェイス装置を提供す
ること課題とする。
【００３２】
【課題を解決するための手段】この課題を解決するため
に、本発明は、制御機器と被制御機器との間で制御デー
タをアクセスする場合に両者間に介在されるインターフ
ェイス装置において、次の構成を採用している。
に、本発明は、制御機器と被制御機器との間で制御デー
タをアクセスする場合に両者間に介在されるインターフ
ェイス装置において、次の構成を採用している。
【００３３】請求項１記載の発明は、前記被制御機器へ
の制御データの書き込み位置または読み出し位置を制御
するアドレスデータとともに、前記被制御機器に対する
制御データの書き込み動作モードなのか、あるいは読み
出し動作モードなのかを示すモード識別信号を前記アド
レスデータの一部に割り当てた信号で、前記制御機器と
インターフェイスすることを特徴としている。
の制御データの書き込み位置または読み出し位置を制御
するアドレスデータとともに、前記被制御機器に対する
制御データの書き込み動作モードなのか、あるいは読み
出し動作モードなのかを示すモード識別信号を前記アド
レスデータの一部に割り当てた信号で、前記制御機器と
インターフェイスすることを特徴としている。
【００３４】請求項２記載の発明は、制御機器から伝送
される、被制御機器への制御データの書き込み位置また
は読み出し位置を指定するアドレスデータとともに、被
制御機器に対する制御データの書き込み動作モードなの
か、あるいは読み出し動作モードなのかを示すモード識
別信号を前記アドレスデータの一部に割り当てた信号
を、前記アドレスデータとモード識別信号とに分離する
手段と、この分離手段で分離されたモード識別信号に基
づいて、前記アドレスデータで指定された被制御機器に
おける制御データの書き込み動作、または読み出し動作
を行うリード／ライト手段とを備える。
される、被制御機器への制御データの書き込み位置また
は読み出し位置を指定するアドレスデータとともに、被
制御機器に対する制御データの書き込み動作モードなの
か、あるいは読み出し動作モードなのかを示すモード識
別信号を前記アドレスデータの一部に割り当てた信号
を、前記アドレスデータとモード識別信号とに分離する
手段と、この分離手段で分離されたモード識別信号に基
づいて、前記アドレスデータで指定された被制御機器に
おける制御データの書き込み動作、または読み出し動作
を行うリード／ライト手段とを備える。
【００３５】このように、アドレスデータからモード識
別信号を分離することで、従来のようにアドレスデータ
を識別しなくても直接に制御データがリードデータであ
るのか、ライトデータであるのかを識別できる。そのた
め、ライトデータとリードデータにそれぞれ同じアドレ
スを付加することが可能となり、アクセスするデータの
フォーマットを簡素化できる。また、従来のリード／ラ
イト識別手段を省略できるため、回路構成も簡素化する
ことが可能となる。
別信号を分離することで、従来のようにアドレスデータ
を識別しなくても直接に制御データがリードデータであ
るのか、ライトデータであるのかを識別できる。そのた
め、ライトデータとリードデータにそれぞれ同じアドレ
スを付加することが可能となり、アクセスするデータの
フォーマットを簡素化できる。また、従来のリード／ラ
イト識別手段を省略できるため、回路構成も簡素化する
ことが可能となる。
【００３６】請求項３記載の発明は、請求項１記載のイ
ンターフェイス装置において、リード／ライト手段は、
前記モード識別信号によって被制御機器に対する制御デ
ータの書き込み動作が指定されている場合には、この制
御データをシリアル形式からパラレル形式に変換し、前
記モード識別信号によって被制御機器に対する制御デー
タの読み出し動作が指定されている場合には、被制御機
器からの制御データをパラレル形式からシリアル形式に
変換するリード／ライトデータ生成手段を含み、このリ
ード／ライトデータ生成手段は、前記両変換機能が前記
モード識別信号によって切り換え可能に構成されてい
る。
ンターフェイス装置において、リード／ライト手段は、
前記モード識別信号によって被制御機器に対する制御デ
ータの書き込み動作が指定されている場合には、この制
御データをシリアル形式からパラレル形式に変換し、前
記モード識別信号によって被制御機器に対する制御デー
タの読み出し動作が指定されている場合には、被制御機
器からの制御データをパラレル形式からシリアル形式に
変換するリード／ライトデータ生成手段を含み、このリ
ード／ライトデータ生成手段は、前記両変換機能が前記
モード識別信号によって切り換え可能に構成されてい
る。
【００３７】これにより、ライトデータ生成機能とリー
ドデータ生成機能の２つの機能を一つのモード識別信号
でもって切り換えることができるため、装置内部の回路
をさらに一層簡素化することができる。
ドデータ生成機能の２つの機能を一つのモード識別信号
でもって切り換えることができるため、装置内部の回路
をさらに一層簡素化することができる。
【００３８】
【発明の実施の形態】以下、本発明のインターフェイス
装置の一実施形態について、図面を用いて説明する。
装置の一実施形態について、図面を用いて説明する。
【００３９】図１は、本発明のインターフェイス装置の
実施形態を示すブロック図であり、図７に示した従来技
術に対応する部分には同一の符号を付す。
実施形態を示すブロック図であり、図７に示した従来技
術に対応する部分には同一の符号を付す。
【００４０】この実施形態のインターフェイス装置は、
データ生成手段１、アドレスデータ生成手段２、ライト
データ切換手段４、リードデータ切換手段６、リード／
ライトデータ生成手段３、ライトレジスタ５，５，…、
リードレジスタ７，７，…を備えて構成されている。
データ生成手段１、アドレスデータ生成手段２、ライト
データ切換手段４、リードデータ切換手段６、リード／
ライトデータ生成手段３、ライトレジスタ５，５，…、
リードレジスタ７，７，…を備えて構成されている。
【００４１】つまり、この実施形態では、図７に示した
従来構成と比較したとき、モード識別手段８が省略さ
れ、また、ライトデータ生成手段３aおよびリードデー
タ生成手段３bに代えて単一のリード／ライトデータ生
成手段３が設けられている。
従来構成と比較したとき、モード識別手段８が省略さ
れ、また、ライトデータ生成手段３aおよびリードデー
タ生成手段３bに代えて単一のリード／ライトデータ生
成手段３が設けられている。
【００４２】また、ライトレジスタ５，５，…とリード
レジスタ７，７，…とは、従来のように通し番地が決め
られてはおらず、ライトレジスタ５，５，…とリードレ
ジスタ７，７，…とはそれぞれ番地の重複を許容したか
たちで番地が割り当てられている。たとえば、ライトレ
ジスタ５，５，…とリードレジスタ７，７，…とがそれ
ぞれ５個ずつあるとすれば、ライトレジスタ５，５，…
として番地“０”〜“４”までが割り当てられ、同様
に、リードレジスタ７，７，…には番地“０”〜“４”
までが割り当てられる。
レジスタ７，７，…とは、従来のように通し番地が決め
られてはおらず、ライトレジスタ５，５，…とリードレ
ジスタ７，７，…とはそれぞれ番地の重複を許容したか
たちで番地が割り当てられている。たとえば、ライトレ
ジスタ５，５，…とリードレジスタ７，７，…とがそれ
ぞれ５個ずつあるとすれば、ライトレジスタ５，５，…
として番地“０”〜“４”までが割り当てられ、同様
に、リードレジスタ７，７，…には番地“０”〜“４”
までが割り当てられる。
【００４３】さらに、この実施形態では、図２に示すよ
うに、図外のマイコンからの入力データＲＸのデータフ
ォーマットが従来に比べて一部変更されている。
うに、図外のマイコンからの入力データＲＸのデータフ
ォーマットが従来に比べて一部変更されている。
【００４４】つまり、ＭＯＤ＝１のときの入力データＲ
Ｘは、モード識別兼アドレスデータＲＷＡＤＲとされて
おり、このデータＲＷＡＤＲの内、上位ビット(この例
では１ビット分)がライト動作なのか、あるいはリード
動作なのかを示すモード識別信号ＲＷＳＷとして、ま
た、残りのビット(この例では３ビット分)がレジスタ
５，７を個別に指定するための通常のアドレスデータＡ
ＤＲとして構成されている。
Ｘは、モード識別兼アドレスデータＲＷＡＤＲとされて
おり、このデータＲＷＡＤＲの内、上位ビット(この例
では１ビット分)がライト動作なのか、あるいはリード
動作なのかを示すモード識別信号ＲＷＳＷとして、ま
た、残りのビット(この例では３ビット分)がレジスタ
５，７を個別に指定するための通常のアドレスデータＡ
ＤＲとして構成されている。
【００４５】なお、ＭＯＤ＝０のときのライトデータＷ
Ｒについては、従来とフォーマットに変更はない。
Ｒについては、従来とフォーマットに変更はない。
【００４６】さらにまた、アドレスデータ生成手段２か
らパラレル形式で出力されるデータの内、上位１ビット
(ＭＳＢ)のモード識別信号ＲＷＳＷがリード／ライトデ
ータ生成手段３に、また、残りのアドレスデータＡＤＲ
が両データ切換手段４，６に共に与えられるようになっ
ている。
らパラレル形式で出力されるデータの内、上位１ビット
(ＭＳＢ)のモード識別信号ＲＷＳＷがリード／ライトデ
ータ生成手段３に、また、残りのアドレスデータＡＤＲ
が両データ切換手段４，６に共に与えられるようになっ
ている。
【００４７】そして、上記のリード／ライトデータ生成
手段３、ライトデータ切換手段４、およびリードデータ
切換手段６が、特許請求の範囲におけるリード／ライト
手段に対応している。
手段３、ライトデータ切換手段４、およびリードデータ
切換手段６が、特許請求の範囲におけるリード／ライト
手段に対応している。
【００４８】図３は、上記のリード／ライトデータ生成
手段３の具体的な構成を示すブロック図である。
手段３の具体的な構成を示すブロック図である。
【００４９】この生成手段３は、スイッチ(以下、ＳＷ
と表記する)２２〜２５，３１とＤフリップフロップ(以
下、ＦＦと表記する)１０〜１３とが交互に順次縦列接
続されるとともに、各ＦＦ１０〜ＦＦ１３のデータ出力
部ＤにはＳＷ２７〜３０がさらに設けられている。
と表記する)２２〜２５，３１とＤフリップフロップ(以
下、ＦＦと表記する)１０〜１３とが交互に順次縦列接
続されるとともに、各ＦＦ１０〜ＦＦ１３のデータ出力
部ＤにはＳＷ２７〜３０がさらに設けられている。
【００５０】また、各信号ＴＸＴＲＧ，ＷＲ，ＲＸＴＲ
Ｇの信号入力側には、モード識別信号ＲＷＳＷに応じて
各信号ＴＸＴＲＧ，ＷＲ，ＲＸＴＲＧをオン・オフする
ＳＷ２０，２１，２６が、また、最終段のＦＦ１３の出
力側にもモード識別信号ＲＷＳＷに応じてその出力信号
をオン・オフするＳＷ３１がそれぞれ設けられている。
Ｇの信号入力側には、モード識別信号ＲＷＳＷに応じて
各信号ＴＸＴＲＧ，ＷＲ，ＲＸＴＲＧをオン・オフする
ＳＷ２０，２１，２６が、また、最終段のＦＦ１３の出
力側にもモード識別信号ＲＷＳＷに応じてその出力信号
をオン・オフするＳＷ３１がそれぞれ設けられている。
【００５１】さらに、上記の各ＳＷ２２〜２５は、ライ
トデータタイミング信号ＲＸＴＲＧに応じて、ライトデ
ータＷＲの入力とリードデータＲＤ(Ｒa〜Ｒd)の入力を
選択するように切り換えられるよう構成される一方、各
ＦＦ１０〜ＦＦ１３のクロック入力部ＣＫには、同期用
のクロック信号ＣＬＫが加わえられている。
トデータタイミング信号ＲＸＴＲＧに応じて、ライトデ
ータＷＲの入力とリードデータＲＤ(Ｒa〜Ｒd)の入力を
選択するように切り換えられるよう構成される一方、各
ＦＦ１０〜ＦＦ１３のクロック入力部ＣＫには、同期用
のクロック信号ＣＬＫが加わえられている。
【００５２】その他の構成は、図７に示した従来の場合
と同様である。
と同様である。
【００５３】次に、図１および図３に示したこの実施形
態の構成の動作について、図２のタイミングチャートを
参照して説明する。なお、図２(a)はライト動作時の一
転送形態であり、図２(b)はリード動作時の一転送形態
である。
態の構成の動作について、図２のタイミングチャートを
参照して説明する。なお、図２(a)はライト動作時の一
転送形態であり、図２(b)はリード動作時の一転送形態
である。
【００５４】図外のマイコンからは、入力データＲＸ、
データクロックＣＬＫ、データ識別信号ＭＯＤの３つの
信号が伝送される。
データクロックＣＬＫ、データ識別信号ＭＯＤの３つの
信号が伝送される。
【００５５】そして、マイコンより伝送されるこれら３
つの信号ＲＸ，ＣＬＫ，ＭＯＤは、共にデータ生成手段
１に入力され、入力データＲＸは、他の信号ＣＬＫ，Ｍ
ＯＤに応じてモード識別兼アドレスデータＲＷＡＤＲと
ライトデータＷＲとに分離される。
つの信号ＲＸ，ＣＬＫ，ＭＯＤは、共にデータ生成手段
１に入力され、入力データＲＸは、他の信号ＣＬＫ，Ｍ
ＯＤに応じてモード識別兼アドレスデータＲＷＡＤＲと
ライトデータＷＲとに分離される。
【００５６】つまり、データ生成手段１は、入力データ
ＲＸの入力時にデータ識別信号ＭＯＤ＝１であれば、そ
のときの入力データＲＸはモード識別兼アドレスデータ
ＲＷＡＤＲであると判断して、このモード識別兼アドレ
スデータＲＷＡＤＲ(この例ではb3〜b0の４ビット分)を
アドレスデータ生成手段２に出力する。
ＲＸの入力時にデータ識別信号ＭＯＤ＝１であれば、そ
のときの入力データＲＸはモード識別兼アドレスデータ
ＲＷＡＤＲであると判断して、このモード識別兼アドレ
スデータＲＷＡＤＲ(この例ではb3〜b0の４ビット分)を
アドレスデータ生成手段２に出力する。
【００５７】また、データ生成手段１は、入力データＲ
Ｘの入力時にデータ識別信号ＭＯＤ＝０であれば、その
ときの入力データＲＸはライトデータＷＲであると判断
して、このライトデータＷＲ(この例ではb3〜b0の４ビ
ット分)をリード／ライトデータ生成手段３に出力す
る。
Ｘの入力時にデータ識別信号ＭＯＤ＝０であれば、その
ときの入力データＲＸはライトデータＷＲであると判断
して、このライトデータＷＲ(この例ではb3〜b0の４ビ
ット分)をリード／ライトデータ生成手段３に出力す
る。
【００５８】そして、アドレスデータ生成手段２におい
て、モード識別兼アドレスデータＲＷＡＤＲはパラレル
形式に変換され、それらのデータの内、上位ビット(こ
の例ではb3(ＭＳＢ)の１ビット分)のモード識別信号Ｒ
ＷＳＷがリード／ライトデータ生成手段３に、また、残
りのビット(この例ではb2〜b0の３ビット分)のアドレス
データＡＤＲが両データ切換手段４，６に共に与えられ
る。
て、モード識別兼アドレスデータＲＷＡＤＲはパラレル
形式に変換され、それらのデータの内、上位ビット(こ
の例ではb3(ＭＳＢ)の１ビット分)のモード識別信号Ｒ
ＷＳＷがリード／ライトデータ生成手段３に、また、残
りのビット(この例ではb2〜b0の３ビット分)のアドレス
データＡＤＲが両データ切換手段４，６に共に与えられ
る。
【００５９】ここで、モード識別信号ＲＷＳＷは、本例
の場合、ライト動作のモードを指定するときは”０”で
あり、リード動作のモードを指定するときは”１”に設
定されている。
の場合、ライト動作のモードを指定するときは”０”で
あり、リード動作のモードを指定するときは”１”に設
定されている。
【００６０】以下、モード識別信号ＲＷＳＷがライト動
作のモードを指定している場合(b3＝０の場合)と、リー
ド動作のモードを指定している場合(b3＝１の場合)とに
区別してそれぞれ説明する。
作のモードを指定している場合(b3＝０の場合)と、リー
ド動作のモードを指定している場合(b3＝１の場合)とに
区別してそれぞれ説明する。
【００６１】(ライト動作モードの場合)モード識別信号
ＲＷＳＷがライト動作モードを指定しているとき(つま
りb3＝０のとき)、リード／ライトデータ生成手段３
は、ライトデータ生成手段に切り換わる。
ＲＷＳＷがライト動作モードを指定しているとき(つま
りb3＝０のとき)、リード／ライトデータ生成手段３
は、ライトデータ生成手段に切り換わる。
【００６２】すなわち、このライト動作モードでは、デ
ータ生成手段１からのライトデータＷＲをシリアル形式
からパラレルラ形式のライトデータＷＲに変換して出力
する。
ータ生成手段１からのライトデータＷＲをシリアル形式
からパラレルラ形式のライトデータＷＲに変換して出力
する。
【００６３】そして、このパラレルのライトデータＷＲ
は、ライトデータタイミング信号ＲＸＴＲＧに同期し
て、ライトデータ切換手段４に転送され、ライトデータ
切換手段４によってアドレスデータＡＤＲで指定された
所定のアドレス位置にあるライトレジスタ５に蓄えられ
る。
は、ライトデータタイミング信号ＲＸＴＲＧに同期し
て、ライトデータ切換手段４に転送され、ライトデータ
切換手段４によってアドレスデータＡＤＲで指定された
所定のアドレス位置にあるライトレジスタ５に蓄えられ
る。
【００６４】さらに、ライト動作モード時のリード／ラ
イトデータ生成手段３の具体的な動作について、図４お
よび図５に示すタイムチャートを参照して説明する。
イトデータ生成手段３の具体的な動作について、図４お
よび図５に示すタイムチャートを参照して説明する。
【００６５】このライト動作モード時には、モード識別
信号ＲＷＳＷはローレベル(b3＝０)となっており、これ
に応じて、ＳＷ２０はシリアルのライトデータＷＲの入
力に接続され、ＳＷ２１，ＳＷ３１は共に接地される。
それに伴い、ＦＦ１０のデータ入力に接続されたＳＷ２
２はＳＷ２０に接続され、ＦＦ１１〜ＦＦ１３のデータ
入力に接続されたＳＷ２３〜ＳＷ２５はそれぞれの前段
のデータ出力(以下、Ｑ出力と呼ぶ)に接続される。ま
た、ＳＷ２６はライトデータタイミング信号ＲＸＴＲＧ
入力に接続される。
信号ＲＷＳＷはローレベル(b3＝０)となっており、これ
に応じて、ＳＷ２０はシリアルのライトデータＷＲの入
力に接続され、ＳＷ２１，ＳＷ３１は共に接地される。
それに伴い、ＦＦ１０のデータ入力に接続されたＳＷ２
２はＳＷ２０に接続され、ＦＦ１１〜ＦＦ１３のデータ
入力に接続されたＳＷ２３〜ＳＷ２５はそれぞれの前段
のデータ出力(以下、Ｑ出力と呼ぶ)に接続される。ま
た、ＳＷ２６はライトデータタイミング信号ＲＸＴＲＧ
入力に接続される。
【００６６】ここで、図５において、シリアルのライト
データＷＲは、クロック信号ＣＬＫの立ち上りに同期し
て、”Ｌ””Ｈ””Ｈ””Ｌ”という順に入力されるも
のとすると、このシリアルのライトデータＷＲは、ＳＷ
２０，ＳＷ２２を経由してＦＦ１０のデータ入力に入力
され、その最初のデータ”Ｌ”は、クロックＣＫbのタ
イミングでＦＦ１０に取り込まれ、ＦＦ１０のＱ出力
は”Ｌ”となる。
データＷＲは、クロック信号ＣＬＫの立ち上りに同期し
て、”Ｌ””Ｈ””Ｈ””Ｌ”という順に入力されるも
のとすると、このシリアルのライトデータＷＲは、ＳＷ
２０，ＳＷ２２を経由してＦＦ１０のデータ入力に入力
され、その最初のデータ”Ｌ”は、クロックＣＫbのタ
イミングでＦＦ１０に取り込まれ、ＦＦ１０のＱ出力
は”Ｌ”となる。
【００６７】さらに、次のクロックＣＫcでＦＦ１０に
取り込まれたライトデータＷＲの最初のデータ”Ｌ”
は、ＦＦ１１に取り込まれ、ＦＦ１０にはシリアルのラ
イトデータＷＲ次のデータ”Ｈ”が取り込まれる。
取り込まれたライトデータＷＲの最初のデータ”Ｌ”
は、ＦＦ１１に取り込まれ、ＦＦ１０にはシリアルのラ
イトデータＷＲ次のデータ”Ｈ”が取り込まれる。
【００６８】このように、シリアルのライトデータＷＲ
は、順次、各ＦＦ１０〜１３を移動し、その最初のデー
タ”Ｌ”は、クロックＣＫeによりＦＦ１３のＱ出力ま
で移動する。
は、順次、各ＦＦ１０〜１３を移動し、その最初のデー
タ”Ｌ”は、クロックＣＫeによりＦＦ１３のＱ出力ま
で移動する。
【００６９】この時点でライトデータＷＲ＝”Ｌ”，”
Ｈ”，”Ｈ”，”Ｌ”は、データＷd，Ｗc，Ｗb，Ｗaの
順に並ぶので、この時点でライトデータタイミング信号
ＲＸＴＲＧが入力されるとＳＷ２７〜ＳＷ３０が同時に
すべて接続されるため、パラレル形式に変換されたライ
トデータＷＲが所定のライトレジスタ７に向けて出力さ
れる。
Ｈ”，”Ｈ”，”Ｌ”は、データＷd，Ｗc，Ｗb，Ｗaの
順に並ぶので、この時点でライトデータタイミング信号
ＲＸＴＲＧが入力されるとＳＷ２７〜ＳＷ３０が同時に
すべて接続されるため、パラレル形式に変換されたライ
トデータＷＲが所定のライトレジスタ７に向けて出力さ
れる。
【００７０】(リード動作モードの場合) 一方、モード識別信号ＲＷＳＷがリード動作モードを指
定しているとき(すなわちb3＝１のとき)、リード／ライ
トデータ生成手段３は、リードデータ生成手段に切り換
わる。
定しているとき(すなわちb3＝１のとき)、リード／ライ
トデータ生成手段３は、リードデータ生成手段に切り換
わる。
【００７１】すなわち、このリード動作モードでは、リ
ードデータ切換手段６は、アドレスデータＡＤＲで指定
されたアドレスにあるリードレジスタ７に予め蓄えられ
ているリードデータＲＤをパラレル形式で読み出し、こ
のリードデータＲＤがリード制御データタイミング信号
ＴＸＴＲＧに同期してリード／ライトデータ生成手段３
に取り込まれる。
ードデータ切換手段６は、アドレスデータＡＤＲで指定
されたアドレスにあるリードレジスタ７に予め蓄えられ
ているリードデータＲＤをパラレル形式で読み出し、こ
のリードデータＲＤがリード制御データタイミング信号
ＴＸＴＲＧに同期してリード／ライトデータ生成手段３
に取り込まれる。
【００７２】リード／ライトデータ生成手段３は、伝送
されたパラレルのリードデータＲＤをシリアル形式に変
換した後、出力データＴＸとしてマイコンに向けて出力
する。
されたパラレルのリードデータＲＤをシリアル形式に変
換した後、出力データＴＸとしてマイコンに向けて出力
する。
【００７３】さらに、リード動作モード時のリード／ラ
イトデータ生成手段３の具体的な動作について、図６に
示すタイミングチャートを参照して説明する。
イトデータ生成手段３の具体的な動作について、図６に
示すタイミングチャートを参照して説明する。
【００７４】このリード動作モード時には、モード識別
信号ＲＷＳＷはハイレベル(b3＝１)となっており、これ
に応じてＳＷ２０は接地され、ＳＷ２１はリードデータ
タイミング信号ＴＸＴＲＧに接続され、ＳＷ２６は接地
される。さらに、ＳＷ３１はＦＦ１３のＱ出力に接続さ
れる。ＦＦ１０〜ＦＦ１３のＣＫ入力には、ライト動作
時と同様にクロック信号ＣＬＫが入力される。
信号ＲＷＳＷはハイレベル(b3＝１)となっており、これ
に応じてＳＷ２０は接地され、ＳＷ２１はリードデータ
タイミング信号ＴＸＴＲＧに接続され、ＳＷ２６は接地
される。さらに、ＳＷ３１はＦＦ１３のＱ出力に接続さ
れる。ＦＦ１０〜ＦＦ１３のＣＫ入力には、ライト動作
時と同様にクロック信号ＣＬＫが入力される。
【００７５】ライトデータ切換手段６によって、アドレ
スデータＡＤＲで指定された一つのリードレジスタ７に
蓄えられたパラレルのリードデータＲＤは、リードデー
タタイミング信号ＴＸＴＲＧが”Ｈ”の期間、データＲ
a、Ｒb、Ｒc、ＲdとしてＣＫaのクロックで、各ＦＦ１
０〜ＦＦ１３に個別に取り込まれる。
スデータＡＤＲで指定された一つのリードレジスタ７に
蓄えられたパラレルのリードデータＲＤは、リードデー
タタイミング信号ＴＸＴＲＧが”Ｈ”の期間、データＲ
a、Ｒb、Ｒc、ＲdとしてＣＫaのクロックで、各ＦＦ１
０〜ＦＦ１３に個別に取り込まれる。
【００７６】リードデータタイミング信号ＴＸＴＲＧ
は、次のＣＫbのクロックまでには、”Ｌ”に切り換わ
り、ＳＷ２２はＳＷ２０に接続され、ＳＷ２３〜ＳＷ２
５はそれぞれ前段のＦＦ１０〜ＦＦ１２のＱ出力に接続
される。
は、次のＣＫbのクロックまでには、”Ｌ”に切り換わ
り、ＳＷ２２はＳＷ２０に接続され、ＳＷ２３〜ＳＷ２
５はそれぞれ前段のＦＦ１０〜ＦＦ１２のＱ出力に接続
される。
【００７７】ＣＫbのクロックでＦＦ１０に取り込まれ
たデータＲaは、ＦＦ１１に取り込まれ、ＦＦ１１に取
り込まれたデータＲbは、後段のＦＦ１２に取り込まれ
る。
たデータＲaは、ＦＦ１１に取り込まれ、ＦＦ１１に取
り込まれたデータＲbは、後段のＦＦ１２に取り込まれ
る。
【００７８】このようにパラレルのリードデータＲＤ
は、順次、各ＦＦ１０〜１３を移動し、終段のＦＦ１３
に取り込まれたデータＲdはＳＷ３１を介して、出力デ
ータＴＸとして出力される。
は、順次、各ＦＦ１０〜１３を移動し、終段のＦＦ１３
に取り込まれたデータＲdはＳＷ３１を介して、出力デ
ータＴＸとして出力される。
【００７９】同様に、次のＣＫcのクロックでは、リー
ドデータＲＤはＦＦを移動し、データＲcはＳＷ３１を
介して出力データＴＸとして出力される。
ドデータＲＤはＦＦを移動し、データＲcはＳＷ３１を
介して出力データＴＸとして出力される。
【００８０】このように、取り込まれたパラレルのリー
ドデータＲＤは、順次ＦＦ１０〜１３を移動し、最初の
クロックＣＫaから４クロック後のクロックＣＫeにはデ
ータＲaがＳＷ３１を介して出力データＴＸとして出力
される。
ドデータＲＤは、順次ＦＦ１０〜１３を移動し、最初の
クロックＣＫaから４クロック後のクロックＣＫeにはデ
ータＲaがＳＷ３１を介して出力データＴＸとして出力
される。
【００８１】このように、リードレジスタ７から取り込
まれたパラレルのリードデータＲＤは、シリアル形式の
出力データＴＸに変換されて出力される。
まれたパラレルのリードデータＲＤは、シリアル形式の
出力データＴＸに変換されて出力される。
【００８２】なお、上記の説明では、ライトデータＷＲ
およびリードデータＲＤの１単位がb3〜b0の４ビットで
構成された場合を例にとって説明したが、これに限定さ
れるものではなく、その他、８ビットなどで構成された
データについても同様に実施可能である。
およびリードデータＲＤの１単位がb3〜b0の４ビットで
構成された場合を例にとって説明したが、これに限定さ
れるものではなく、その他、８ビットなどで構成された
データについても同様に実施可能である。
【００８３】
【発明の効果】本発明によれば、次の効果を奏する。
【００８４】(１) モード識別信号をアドレスデータか
ら分離することで、アドレスデータを識別しなくても直
接に制御データがリードデータであるのか、ライトデー
タであるのかを識別できる。
ら分離することで、アドレスデータを識別しなくても直
接に制御データがリードデータであるのか、ライトデー
タであるのかを識別できる。
【００８５】そのため、ライトデータとリードデータに
それぞれ同じアドレスを付加することが可能となり、ア
クセスするデータのフォーマットを簡素化できる。この
ため、制御ソフトウェアの開発も容易になる。また、従
来のリード／ライト識別手段を省略できるため、回路構
成も簡素化することが可能となる。
それぞれ同じアドレスを付加することが可能となり、ア
クセスするデータのフォーマットを簡素化できる。この
ため、制御ソフトウェアの開発も容易になる。また、従
来のリード／ライト識別手段を省略できるため、回路構
成も簡素化することが可能となる。
【００８６】(２) ライトデータ生成機能とリードデー
タ生成機能の２つの機能を一つのモード識別信号でもっ
て切り換えることができるため、装置内部の回路をさら
に一層簡素化することができる。
タ生成機能の２つの機能を一つのモード識別信号でもっ
て切り換えることができるため、装置内部の回路をさら
に一層簡素化することができる。
【図１】本発明のインタフェイス装置の一実施形態を示
すブロック図
すブロック図
【図２】図１のインターフェイス装置におけるライト動
作時およびリード動作時の一転送形態を示すタイミング
チャート
作時およびリード動作時の一転送形態を示すタイミング
チャート
【図３】図１の装置を構成するリード／ライトデータ生
成手段の具体的な構成図
成手段の具体的な構成図
【図４】図３のリード／ライトデータ生成手段のライト
動作時の説明図
動作時の説明図
【図５】図３のリード／ライトデータ生成手段のライト
動作時のタイミングチャート
動作時のタイミングチャート
【図６】図３のリード／ライトデータ生成手段のリード
動作時の説明図
動作時の説明図
【図７】従来のインターフェイス装置の一実施形態を示
すブロック図
すブロック図
【図８】従来のインターフェイス装置におけるライト動
作時およびリード動作時の一転送形態を示すタイミング
チャート
作時およびリード動作時の一転送形態を示すタイミング
チャート
１ データ生成手段 ２ アドレスデータ生成手段 ３ リード／ライトデータ生成手段 ４ ライトデータ切換手段 ５ ライトレジスタ ６ リードデータ切換手段 ７ リードレジスタ １０〜１３ フリップフロップ(ＦＦ) ２０〜３１ 切換素子(ＳＷ）
Claims (3)
- 【請求項１】 制御機器と被制御機器との間で制御デー
タをアクセスする場合に両者間に介在されるインターフ
ェイス装置であって、 前記被制御機器への制御データの書き込み位置または読
み出し位置を制御するアドレスデータとともに、前記被
制御機器に対する制御データの書き込み動作モードなの
か、あるいは読み出し動作モードなのかを示すモード識
別信号を前記アドレスデータの一部に割り当てた信号
で、前記制御機器とインターフェイスすることを特徴と
するインターフェイス装置。 - 【請求項２】 制御機器と被制御機器との間で制御デー
タをアクセスする場合に両者間に介在されるインターフ
ェイス装置であって、 前記制御機器から伝送される前記被制御機器への制御デ
ータの書き込み位置または読み出し位置を制御するアド
レスデータとともに、前記被制御機器に対する制御デー
タの書き込み動作モードなのか、あるいは読み出し動作
モードなのかを示すモード識別信号を前記アドレスデー
タの一部に割り当てた信号を、前記アドレスデータとモ
ード識別信号とに分離する手段と、 この分離手段で分離されたモード識別信号に基づいて、
前記アドレスデータで指定された被制御機器における制
御データの書き込み動作、または読み出し動作を行うリ
ード／ライト手段と、 を備えることを特徴とするインターフェイス装置。 - 【請求項３】 請求項１記載のインターフェイス装置に
おいて、 前記リード／ライト手段は、前記モード識別信号によっ
て被制御機器に対する制御データの書き込み動作が指定
されている場合には、この制御データをシリアル形式か
らパラレル形式に変換し、前記モード識別信号によって
被制御機器に対する制御データの読み出し動作が指定さ
れている場合には、被制御機器からの制御データをパラ
レル形式からシリアル形式に変換するリード／ライトデ
ータ生成手段を含み、このリード／ライトデータ生成手
段は、前記両変換機能が前記モード識別信号によって切
り換え可能に構成されていることを特徴とするインター
フェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2553498A JPH11224145A (ja) | 1998-02-06 | 1998-02-06 | インターフェイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2553498A JPH11224145A (ja) | 1998-02-06 | 1998-02-06 | インターフェイス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224145A true JPH11224145A (ja) | 1999-08-17 |
Family
ID=12168694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2553498A Pending JPH11224145A (ja) | 1998-02-06 | 1998-02-06 | インターフェイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11224145A (ja) |
-
1998
- 1998-02-06 JP JP2553498A patent/JPH11224145A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
| A521 | Written amendment |
Effective date: 20041210 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050308 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050628 |