JPH01162925A

JPH01162925A - 非同期式速度変換回路

Info

Publication number: JPH01162925A
Application number: JP62322591A
Authority: JP
Inventors: Masahiko Naruse; 成瀬　正彦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-18
Filing date: 1987-12-18
Publication date: 1989-06-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段作用実施例 ■、実施例と第１図との対応関係 ■、実施例の構成 ■、実施例の動作（ｉ）通常動作（ｉｉ　）タイミング重複時の動作 ■、実施例のまとめ ■１発明の変形態様発明の効果〔概　要〕加入者線のバーストデータをユーザシステム側のデータ
に変換するときの非同期式速度変換回路に関し、回路の小型化を目的とし、書込み信号に応じたデータの入出力動作を行なうＲＡＭ
と、書込み信号に同期して、データを書き込むための書
込みアドレスをＲＡＭに供給すると共に、書込みアドレ
スの供給動作の合間に、データを読み出すための読出し
アドレスをＲＡＭに供給するアドレス供給手段と、導入
された入力データをＲＡＭに供給して書き込む書込み手
段と、読出し信号と書込み信号とが導入され、ＲＡＭへ
のデータ書込み動作とタイミングが重ならないように、
読出し信号と周期の等しい読出し制御信号を出力する続
出し制御手段と、ＲＡＭから出力されるデータが導入さ
れ、読出し制御信号に同期した出力データを得る読出し
手段とを備えるように構成する。

〔産業上の利用分野〕

本発明は、非同期式速度変換回路に関し、特に、加入者
線のバーストデータをユーザシステム側のデータに変換
するときの非同期式速度変換回路に関するものである。

〔従来の技術〕

例えばピンポン伝送において、加入者線を介して受信し
たバーストデータをユーザが使用する場合、バーストデ
ータの伝送速度をユーザシステムのデータ処理速度に変
換する必要がある。

従来の速度変換においては、エラスティックストア　メ
モリ（以後ＥＳメモリと称する）を使用した速度変換回
路が用いられていた。ＥＳメモリは、入力用のクロック
信号に同期したデータの書込み動作と、出力用のクロッ
ク信号に同期したデータの読出し動作とを並行して行な
うことができ、このＥＳメモリを用いることで容易に非
同期式の速度変換を行なうことが可能となる。

〔発明が解決しようとする問題点〕

ところで、上述した従来方式にあっては、転送データを
一時記憶するための素子としてＥＳメモリを使用するた
め、制御用ＬＳＩ（入出力用クロック信号や入出力デー
タの供給を制御するためのＬＳＩ）にＥＳメモリを外付
けする必要がある。

そのため、制御用ＬＳＩの入出力ビンが多くなったり、
制御用ＬＳＩとＥＳメモリによる実装面積が大きくなっ
たりして、これらの素子を含む速度変換回路の小型化が
難しいという問題があった。

本発明は、このような点にかんがみて創作されたもので
あり、小型化が可能な非同期式速度変換回路を提供する
ことを目的としている。

〔問題点を解決するための手段〕

第１図は、本発明の非同期式速度変換回路の原理ブロッ
ク図である。

図において、ＲＡＭＩＩＩは、書込み信号に応じたデー
タの入出力動作を行なう。

アドレス供給手段１２１は、書込み信号に同期して、デ
ータを書き込むための書込みアドレスをＲＡＭＩＩＩに
供給すると共に、書込みアドレスの供給動作の合間に、
データを読み出すための読出しアドレスをＲＡＭＩ　１
１に供給する。

書込み手段１３１は、導入された入力データをＲＡＭＩ
ＩＩに供給して書き込む。

読出し制御手段１５１は、読出し信号と書込み信号とが
導入され、ＲＡＭＩ　１１へのデータ書込み動作とタイ
ミングが重ならないように、読出し信号と周期の等しい
読出し制御信号を出力する。

読出し手段１４１は、ＲＡＭＩＩＩから出力されるデー
タが導入され、読出し制御信号に同期した出力データを
得る。

従って、全体として、書込み信号に同期して入力データ
をＲＡＭＩＩＩに書き込むと共に、読出し制御信号に同
期した出力データを得るように構成されている。

〔作　用〕

アドレス供給手段１２１は、書込みアドレスをＲＡＭＩ
　１１に、書込み信号と同期をとって供給すると共に、
この書込みアドレス供給動作の合間に読出しアドレスを
ＲＡＭＩＩＩに供給する。

アドレス供給手段１２１からＲＡＭＩ　１１に書込みア
ドレスが供給されているときに、書込み手段１３１は導
入された入力データをＲＡＭＩＩＩに供給して書き込む
。

読出し制御手段１５１は、書込み信号と読出し信号とに
応じて、ＲＡＭＩ　１１のデータ書込み動作とタイミン
グが重ならないように、読出し信号と周期の等しい続出
し制御信号を読出し手段１４１に供給する。読出し手段
１４１は、この読出し制御信号に同期したＲＡＭＩＩＩ
からのデータの読出しを行なって出力データを得る。

本発明にあっては、書込み信号に同期して入力データを
ＲＡＭＩＩＩに書き込むと共に、ＲＡＭ１１１へのデー
タ書込み動作とタイミングが重ならないように、ＲＡＭ
Ｉ　１１からデータを読み出して続出し制御信号に同期
した出力データを得ることにより、速度変換回路の小型
化が可能になる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例における非同期式速度変換
回路の構成を示す。

■　　　　と　１′との、・　　、ここで、本発明の実施例と第１図との対応関係を示して
おく。

ＲＡＭＩ　１１は、ＲＡＭ２１１に相当する。

アドレス供給手段１２１は、セレクタ２２１゜Ｄ−ＦＦ
２２３に相当する。

書込み手段１３１は、シフトレジスタ２３１に相当する
。

読出し手段１４１は、Ｄ−ＦＦ２４１．Ｄ−ＦＦ２４３
に相当する。

読出し制御手段１５１は、微分回路２５１．Ｄ−ＦＦ２
５３．セレクタ２５５．アンドゲート２６１、Ｄ−ＦＦ
２６３．Ｄ−ＦＦ２６５．Ｄ−ＦＦ２７１に相当する。

入力データは、シフトレジスタ２３１に入力されるバー
ストデータに相当する。

出力データは、Ｄ−ＦＦ２４３がら出力されるパラレル
データに相当する。

書込み信号は、アドレス切替え信号に相当する。

読出し信号は、セレクタ２５５の第１入力端子に入力さ
れる微分信号に相当する。

読出し制御信号は、セレクタ２５５から出力されるラッ
チクロック信号に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

ニー裏旌皿■盪虞第２図において、本発明実施例の非同期式速度変換回路
は、通信データを一時格納するためのＲＡＭ２１１と、
加入者線を介して入力されるバーストデータ（シリアル
データ）をパラレルデータに変換するシフトレジスタ２
３１と、クロック信号を微分するための微分回路２５１
と、２つのセレクタ２２１，２５５と、７つのＤ型フリ
ップフロップ（Ｄ−ＦＦ）２２３，２４１，２４３，２
５３．２６３，２６５，２７１と、アンドゲート２６１
とを備えている。

シフトレジスタ２３１のパラレル出力端子ＰＯはＲＡＭ
２１１のデータ入力端子ＤＩと接続されている。シフト
レジスタ２３１のシリアル入力端子Ｓｒには加入者線を
介したバーストデータが入力される。

セレクタ２２１の２つの入力端子の内の第１入力端子に
はＲＡＭ２１１の読出しアドレスデータが入力され、第
２入力端子には書込みアドレスデータが入力される゛。

また、セレクタ２２１の選択動作を制御するための制御
端子にはアドレス切換信号が入力される。セレクタ２２
１は、このアドレス切換信号に応じて、入力されたアド
レスデー夕の一方をＲＡＭ２１１のアドレス入力端子Ａ
ｄｄに供給する。

また、上述のアドレス切換信号は、Ｄ−ＦＦ２２３の入
力端子り及びアンドゲート２６１の一方の入力端子に共
通に入力される。Ｄ−ＦＦ２２３の出力端子Ｑは、ＲＡ
Ｍ２１１のライトイネーブル端子ＷＥと接続されており
、アンドゲート２６１の出力端子はＤ−ＦＦ２６５の入
力端子りと接続されている。

微分回路２５１の出力端子は、アンドゲート２６１の他
方の入力端子、Ｄ−ＦＦ２６３の入力端子り及びＤ−Ｆ
Ｆ２５３の入力端子りと接続されている。微分回路２５
１の入力端子には、ユーザシステム用マスタークロック
信号（以後読出しクロック信号と称する）が入力される
。

Ｄ−ＦＦ２５３の出力端子Ｑは、セレクタ２５５の第１
入力端子及びＤ−ＦＦ２７１の入力端子りと接続されて
いる。Ｄ−ＦＦ２７１の出力端子Ｑはセレクタ２５５の
第２入力端子と接続されている。更に、Ｄ−ＦＦ２６５
の出力端子Ｑはセレクタ２５５の制御端子と接続されて
いる。

セレクタ２５５は、制御端子に入力された信号に応じて
、２つの入力端子に入力されたデータの一方を選択して
、ラッチクロック信号としてＤ−ＦＦ２４１のクロック
端子ＣＫに入力する。Ｄ−ＦＦ２４１の入力端子りは、
ＲＡＭ２１１のデータ出力端子ＤＯと接続されており、
Ｄ−ＦＦ２４１の出力端子ＱはＤ−ＦＦ２４３の入力端
子りと接続されている。更に、Ｄ−ＦＦ２４３のクロッ
ク端子ＣＫには読出しクロック信号が入力され、Ｄ−Ｆ
Ｆ２４３の出力端子Ｑからはユーザシステム用パラレル
データが出力される。

アンドゲート２６１の出力端子はＤ−ＦＦ２６５の入力
端子と接続されており、Ｄ−ＦＦ２６３の出力端子Ｑは
Ｄ−ＦＦ２６５のクロック端子ＣＫと接続されている。

ＲＡＭ２１１．　　シフトレジスタ２３１．微分回路２
５１及び５つのＤ−ＦＦ２２３，２５３，２６３．２６
５．２７１の各クロック端子ＣＫには、加入者線用マス
タークロツタ信号（以後書込みクロック信号と称する）
が入力される。尚、書込みクロック信号の入力は、シフ
トレジスタ２３１゜微分回路２５１．Ｄ−ＦＦ２５３．
２７１においては負論理で、ＲＡＭ２１１．Ｄ−ＦＦ２
６３゜２６５においては正論理で行なわれる。

ｌ−災旅■皇監作次に、上述した本発明実施例の非同期式速度変換回路の
動作を説明する。

第３図は、実施例の動作手順を示す。図において、ｒＲ
ＡＭ　　ＷＥ、はＤ−ＦＦ２２３からＲＡＭ２１１のラ
イトイネーブル端子ＷＥに入力される信号を、「微分信
号」は微分回路２５１の出力信号を、ｒＲＡＭアドレス
」はＲＡＭ２１１のアドレス入力端子Ａｄｄに入力され
るアドレスデータを、ｒＲＡＭ出力」はＲＡＭ２１１の
データ出力端子ＤＯから出力されるデータを、「ゲート
出力」はアンドゲート２６１の出力信号を、「混触信号
ラッチクロック信号」はＤ−ＦＦ２６３からＤ−ＦＦ２
６５のクロック端子ＣＫに供給される信号を、「書込／
読出混触信号」はＤ−ＦＦ２６５からセレクタ２５５の
制御端子に供給される信号を、「通常ラッチクロック信
号」はセレクタ２５５の第１入力端子に入力される信号
をそれぞれ示している。

いま、書込みクロック信号に同期して入力されるバース
トデータの６ビツトを１ワードとしてＲＡＭ２１１に書
き込み、書込みクロック信号と非同期の読出しクロック
信号（例えば書込みクロ・ンク信号の１７１０の周波数
のクロック信号）に同期し赳ユーザシステム用パラレル
データを得る場合を考える。

データの読書き動作のタイミングが重ならない通常時の
動作と、タイミングが重なったときの動作とを場合を分
けて説明する。

以下、第２図、第３図を参照する。

」土と盈皇執作先ス、ＲＡＭ２１１へのパラレルデータの書込みを行な
う。

シフトレジスタ２３１では、読出しクロック信号の立ち
上がりに同期して入力されるバーストデータのシリアル
／パラレル変換を行なう、６ピツト分のデータ（＃１．
＃２．　　・・・）を１ワードとしてＲＡＭ２１１に供
給する。

また、上述の１ワードの５ビツト目に対応したアドレス
切換信号が、セレクタ２２１及びＤ−ＦＦ２２３に人力
れれる。

セレクタ２２１では、アドレス切換信号が入力されたと
きに、第２入力端子から入力される書込みアドレスデー
タ（Ｗｌ、Ｗ２．　　・・・）を選択してＲＡＭ２１１
に供給する。ＲＡＭ２１１は、次の書込みクロック信号
の立ち上がりに同期して、セレクタ２２１から供給され
た書込みアドレスデータを読み込む。

ｌワードの６ビツト目には、Ｄ−ＦＦ２２３でアドレス
切換信号を１段（書込みクロック信号の１周期分）シフ
トしたライトイネーブル信号がＲＡＭ２１１に供給され
る。ＲＡＭ２１１は、書込みクロック信号の立ち上がり
に同期して、シフトレジスタ２３１から入力されるパラ
レルデータを格納する。

尚、ＲＡＭ２１１において、書込みアドレスデータ供給
時以外は読出しアドレスデータ（Ｒ９゜Ｒ１０，・・・
）の供給が行なわれ、この読出しアドレスデータによっ
て指定された６ビツトデータが出力される。

次に、ＲＡＭ２１１に格納されたデータの読出しを行な
う、尚、非同期なのでデータの書込みと読出しは並行し
て行なわれる。

微分回路２５１は、入力される読出しクロック信号を書
込みクロック信号で微分する。微分回路２５１から出力
される微分信号はＤ−ＦＦ２５３に入力され、Ｄ−ＦＦ
２５３では１段シフトした微分信号をセレクタ２５５の
第１入力端に入力する。セレクタ２５５は、制御端子に
書込／読出混触信号が入力されないとき（データの読書
きのタイミングが重ならないとき）は、第１入力端子に
入力された微分信号をラッチクロック信号としてＤ−Ｆ
Ｆ２４１に供給する。

Ｄ−ＦＦ２４１は、ＲＡＭ２１１から出力されるパラレ
ルデータをラッチクロック信号の立ち上がりでラッチす
る。更に、そのパラレルデータは、読出しクロック信号
に同期したラッチ動作を行なうＤ−ＦＦ２４３を介して
ユーザシステム用パラレルデータとして取り出される。

ｊ　　　イミング　　四の次に、ＲＡＭ２１１へのデータの書込み動作タイミング
と、Ｄ−ＦＦ２４１におけるデータのラッチ（読込み）
タイミングが重複したときの動作を説明する。

ＲＡＭ２１１へのデータの書込み動作は上述の「（ｉ）
通常動作」と同様にして行ない、Ｄ−ＦＦ２４１におけ
るラッチタイミングが重なった場合は、Ｄ−ＦＦ２４１
のタイミングをずらすようにする。

先ず、書込予知信号（アドレス切換信号）と続出予知信
号（微分回路２５１から出力される微分信号）とがアン
ドゲート２６１に入力され、アンドゲート２６１では論
理積を求めて結果をＤ−ＦＦ２６５に出力する。尚、ア
ドレス切換信号はＤ−ＦＦ２２３で１段シフトしてライ
トイネーブル信号としてＲＡＭ２１１に入力され、微分
信号はＤ−ＦＦ２５３で１段シフトしてセレクタ２５５
を介してラッチクロック信号としてＤ−ＦＦ２４１に入
力されるので、それぞれを予知信号として使用する。

Ｄ−ＦＦ２６３の入力端子りには微分回路２５１からの
微分信号が、Ｄ−ＦＦ２６３のクロック端子ＣＫには書
込みクロック信号が入力れさるので、Ｄ−ＦＦ２６３で
は微分信号を半クロツク分シフトした混触信号ラフチク
ロック信号を作成して、Ｄ−ＦＦ２６５のクロック端子
ＣＫに供給する。

Ｄ−ＦＦ２６５では、アンドゲート２６１の出力を混触
信号ラッチクロック信号の立ち上がりでラッチして、セ
レクタ２５５の制御端子に供給する。セレクタ２５５で
は、Ｄ−ＦＦ２６５からの書込／読出混触信号が入力さ
れると、Ｄ−ＦＦ２７１からの出力を選択してラッチク
ロック信号としてＤ−ＦＦ２４１に供給する。Ｄ−ＦＦ
２７１からは、Ｄ−ＦＦ２５３の出力を１段シフトした
信号が出力されるので、セレクタ２５５から出力される
ラッチクロック信号は、ＲＡＭ２１１に入力されるライ
トイネーブル信号と１クロック分（書込みクロック信号
の１クロック分）ずれた信号となる。

更に、Ｄ−ＦＦ２４３を介すことにより、読出しクロッ
ク信号に同期したユーザシステム用パラレルデータを得
る。

■　　　　のまとめこのように、書込みクロック信号の６サイクル毎に対応
するアドレス切換信号に同期して、ＲＡＭ２１１へのデ
ータの書込みを行ない、データ書込み動作時以外はＲＡ
Ｍ２１１からのデータの出力（読出し）を行なう。

Ｄ−ＦＦ２４１は、ラッチクロック信号（読出しクロッ
ク信号を微分した信号なので周期が等しい）に同期して
、ＲＡＭ２１１から出力されたデータをラッチし、更に
、Ｄ−ＦＦ２４３を介してユーザシステム用パラレルデ
ータを得る。

ＲＡＭ２１１へのデータの書込みとＤ−ＦＦ２４１での
ＲＡＭ２１１のデータのラッチのタイミングが重なると
きは、Ｄ−ＦＦ２６５から出力される書込／読出混触信
号に応じて、続出しクロック信号の１クロック分ずらし
たラッチクロック信号をＤ−ＦＦ２４１に入力して、Ｄ
−ＦＦ２４１におけるラッチのタイミングをずらす。

このように、非同期のクロック信号（書込みクロック信
号、読出しクロック信号）に同期した動作のタイミング
が重なったときに、データ読出し動作のタイミングをず
らすことにより、一般に汎用されているＲＡＭ２１１を
使用した速度変換を実現することが可能となるので、速
度変換回路を小型化することができる。

特に、最近では、ＬＳＩ技術の発達に伴ってメモリ内蔵
のＬＳＩを作成することも容易になり、実施例の非同期
式速度変換回路を１チツプのＬＳＩで実現することも可
能である。また、そのときに、外付けのＥＳメモリが不
要になり、回路の実装面積も小さくなる。

■　　　　　日　の　・　ノ　Ｕなお、上述した本発明の実施例にあっては、入力端子と
出力端子を別々に備えたＲＡＭ２１１を考えたが、入力
端子と出力端子が共通（通常このタイプが多い）のＲＡ
Ｍを用いてもよい。この場合は、入出力線上でデータの
衝突が生じないような制御部分（例えばトライステート
バッファで構成する）が必要になる。

また、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、書込み信号に同期し
て入力データをＲＡＭに書き込むと共に、ＲＡＭへのデ
ータ書込み動作とタイミングが重ならないように、ＲＡ
Ｍからデータを読み出して読出し制御信号に同期した出
力データを得ることにより、速度変換回路が小型化でき
るので、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の非同期式速度変換回路の原理ブロック
図、第２図は本発明の一実施例による非同期式速度変換回路
の構成ブロック図、第３図は実施例の非同期式速度変換回路の動作タイミン
グ図である。図において、１１１はＲＡＭ。１２１はアドレス供給手段、１３１は書込み手段、１４１は読出し手段、１５１は読出し制御手段、２１１はＲＡＭ。２２１．２５５はセレクタ、２２３．２４１，２４３，２５３，２６１，２６３．２
６５．２７１はＤ−ＦＦ。２３１はシフトレジスタ、２５１は微分回路、２６１はアンドゲートである。

Claims

【特許請求の範囲】書込み信号に応じたデータの入出力動作を行なうＲＡＭ
（１１１）と、前記書込み信号に同期して、データを書き込むための書
込みアドレスを前記ＲＡＭ（１１１）に供給すると共に
、前記書込みアドレスの供給動作の合間に、データを読
み出すための読出しアドレスを前記ＲＡＭ（１１１）に
供給するアドレス供給手段（１２１）と、導入された入力データを前記ＲＡＭ（１１１）に供給し
て書き込む書込み手段（１３１）と、読出し信号と前記
書込み信号とが導入され、前記ＲＡＭ（１１１）へのデ
ータ書込み動作とタイミングが重ならないように、前記
読出し信号と周期の等しい読出し制御信号を出力する読
出し制御手段（１５１）と、前記ＲＡＭ（１１１）から出力されるデータが導入され
、前記読出し制御信号に同期した出力データを得る読出
し手段（１４１）と、を備えるように構成したことを特徴とする非同期式速度
変換回路。